JPH07235185A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH07235185A JPH07235185A JP6285279A JP28527994A JPH07235185A JP H07235185 A JPH07235185 A JP H07235185A JP 6285279 A JP6285279 A JP 6285279A JP 28527994 A JP28527994 A JP 28527994A JP H07235185 A JPH07235185 A JP H07235185A
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- array
- memory cell
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- memory device
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
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- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/14—Word line organisation; Word line lay-out
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【目的】 複数のメモリセルを直列接続してメモリセル
ユニットを構成するＮＡＮＤ型アレイ方式において、デ
ータアクセス時の消費電力の低減をはかり得る半導体記
憶装置を提供すること。 【構成】 複数のメモリセルを直列接続してなるメモリ
セルユニットが複数個ずつビット線に接続されて構成さ
れるメモリセルアレイと、このメモリセルアレイとセン
スアンプ間にメモリセルユニットから読み出されたメモ
リセルデータを一時的に記憶するレジスタセルが配置さ
れたレジスタセルアレイとを備えたＮＡＮＤ型アレイ方
式の半導体記憶装置において、各々のアレイが複数のサ
ブアレイ１１，１２に分割され、サブアレイ１１，１２
毎にサブロウデコーダ１３とサブレジスタロウデコーダ
１４及びサブアレイ用センスアンプ１５を有し、サブア
レイ１１，１２が選択的に駆動されることを特徴とす
る。
ユニットを構成するＮＡＮＤ型アレイ方式において、デ
ータアクセス時の消費電力の低減をはかり得る半導体記
憶装置を提供すること。 【構成】 複数のメモリセルを直列接続してなるメモリ
セルユニットが複数個ずつビット線に接続されて構成さ
れるメモリセルアレイと、このメモリセルアレイとセン
スアンプ間にメモリセルユニットから読み出されたメモ
リセルデータを一時的に記憶するレジスタセルが配置さ
れたレジスタセルアレイとを備えたＮＡＮＤ型アレイ方
式の半導体記憶装置において、各々のアレイが複数のサ
ブアレイ１１，１２に分割され、サブアレイ１１，１２
毎にサブロウデコーダ１３とサブレジスタロウデコーダ
１４及びサブアレイ用センスアンプ１５を有し、サブア
レイ１１，１２が選択的に駆動されることを特徴とす
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に係わ
り、特にメモリセルが複数個直列に接続されたメモリセ
ルユニットのアレイを有する半導体記憶装置に関する。
り、特にメモリセルが複数個直列に接続されたメモリセ
ルユニットのアレイを有する半導体記憶装置に関する。
【０００２】
【従来の技術】従来より、複数個のメモリセルを直列接
続してＮＡＮＤ型のメモリセルユニットを形成し、この
メモリセルユニットを複数個ビット線に接続してメモリ
セルアレイを構成する方式のＤＲＡＭが知られている。
このセルアレイ方式は、個々のメモリセルをそれぞれビ
ット線に接続する方式に比べてビット線コンタクトが少
なくなるため、セル面積を小さくできるという利点があ
る。
続してＮＡＮＤ型のメモリセルユニットを形成し、この
メモリセルユニットを複数個ビット線に接続してメモリ
セルアレイを構成する方式のＤＲＡＭが知られている。
このセルアレイ方式は、個々のメモリセルをそれぞれビ
ット線に接続する方式に比べてビット線コンタクトが少
なくなるため、セル面積を小さくできるという利点があ
る。
【０００３】このＮＡＮＤ型セルアレイ方式では、メモ
リセルユニット内のビット線から遠い方のメモリセルデ
ータを読み出す際には、それよりビット線側のセルデー
タを破壊することになる。そこで、メモリセルユニット
内のデータを一時保持して再書き込みを行うためのレジ
スタを必要とする（例えば、1991年 IEEE ISSCC DIGEST
OF TECHNICAL PAPERS, VOL.34, p106, TAM6.2）。
リセルユニット内のビット線から遠い方のメモリセルデ
ータを読み出す際には、それよりビット線側のセルデー
タを破壊することになる。そこで、メモリセルユニット
内のデータを一時保持して再書き込みを行うためのレジ
スタを必要とする（例えば、1991年 IEEE ISSCC DIGEST
OF TECHNICAL PAPERS, VOL.34, p106, TAM6.2）。
【０００４】図１２は、従来のＮＡＮＤ型セルアレイ方
式の半導体記憶装置を示すもので、１は例えば４個のメ
モリセルＭを直列接続してなるＮＡＮＤ型セル、２はレ
ジスタセルＲＭ、３はセンスアンプ（Ｓ／Ａ）、４はロ
ウデコーダ（Ｒ／Ｄ）、５はレジスタ用ロウデコーダ
（Ｒ・Ｒ／Ｄ）を示している。
式の半導体記憶装置を示すもので、１は例えば４個のメ
モリセルＭを直列接続してなるＮＡＮＤ型セル、２はレ
ジスタセルＲＭ、３はセンスアンプ（Ｓ／Ａ）、４はロ
ウデコーダ（Ｒ／Ｄ）、５はレジスタ用ロウデコーダ
（Ｒ・Ｒ／Ｄ）を示している。
【０００５】この装置では、１メモリセルユニットのデ
ータを読みそして再書き込みするためには、ワード線Ｗ
Ｌ0 を立ち上げメモリセルＭ0 のデータをセンスし、ビ
ット線ＢＬを充放電し、ＲＷＬ0 を立ち上げメモリセル
Ｍ0 のデータをレジスタセルＲＭ0 に転送し、ＲＷＬ0
を立ち下げレジスタセルＲＭ0 のデータを確保するとい
うように動作する。このため、１ビットのデータをメモ
リセルＭからレジスタセルＲＭに読み出し転送するため
に、ＷＬが１回立ち上がり、レジスタセル用ワード線Ｒ
ＷＬが１回立ち上がり、１回立ち下がる。さらに、１ビ
ットのデータをメモリセルに再書き込みするためには、
レジスタセル用ワード線ＲＷＬが１回立ち上がり、立ち
下がり、ワード線ＷＬが１回立ち下がる。
ータを読みそして再書き込みするためには、ワード線Ｗ
Ｌ0 を立ち上げメモリセルＭ0 のデータをセンスし、ビ
ット線ＢＬを充放電し、ＲＷＬ0 を立ち上げメモリセル
Ｍ0 のデータをレジスタセルＲＭ0 に転送し、ＲＷＬ0
を立ち下げレジスタセルＲＭ0 のデータを確保するとい
うように動作する。このため、１ビットのデータをメモ
リセルＭからレジスタセルＲＭに読み出し転送するため
に、ＷＬが１回立ち上がり、レジスタセル用ワード線Ｒ
ＷＬが１回立ち上がり、１回立ち下がる。さらに、１ビ
ットのデータをメモリセルに再書き込みするためには、
レジスタセル用ワード線ＲＷＬが１回立ち上がり、立ち
下がり、ワード線ＷＬが１回立ち下がる。
【０００６】従って、４ビットが１ユニットのセルで
は、図１３に示すように、ワード線４本が１回立ち上が
り立ち下がり、レジスタワード線４本が２回立ち上がり
立ち下がりし（但し、ＲＷＬ3 は１回でもよい）、レジ
スタワード線が立ち上がるだけの回数、各々のビット線
が充放電することになる。このため、ワード線，レジス
タワード線，ビット線の充放電電流が極めて大きくなっ
てしまうと共に、メモリセルへのアクセスに時間がかか
るという問題点があった。
は、図１３に示すように、ワード線４本が１回立ち上が
り立ち下がり、レジスタワード線４本が２回立ち上がり
立ち下がりし（但し、ＲＷＬ3 は１回でもよい）、レジ
スタワード線が立ち上がるだけの回数、各々のビット線
が充放電することになる。このため、ワード線，レジス
タワード線，ビット線の充放電電流が極めて大きくなっ
てしまうと共に、メモリセルへのアクセスに時間がかか
るという問題点があった。
【０００７】
【発明が解決しようとする課題】このように従来、複数
のメモリセルを直列接続してＮＡＮＤ型メモリセルユニ
ットを構成する方式の半導体記憶装置においては、デー
タアクセス時に多数の大きな容量を持ったワード線，レ
ジスタワード線，ビット線の充放電が必要であり、消費
電力が大きくなると共にアクセス時間が長くなるという
問題があった。
のメモリセルを直列接続してＮＡＮＤ型メモリセルユニ
ットを構成する方式の半導体記憶装置においては、デー
タアクセス時に多数の大きな容量を持ったワード線，レ
ジスタワード線，ビット線の充放電が必要であり、消費
電力が大きくなると共にアクセス時間が長くなるという
問題があった。
【０００８】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、複数のメモリセルを直
列接続してメモリセルユニットを構成するＮＡＮＤ型セ
ルアレイ方式においても、データアクセスに伴う消費電
力の低減をはかり得、かつアクセス速度を高速化し得る
半導体記憶装置を提供することにある。
ので、その目的とするところは、複数のメモリセルを直
列接続してメモリセルユニットを構成するＮＡＮＤ型セ
ルアレイ方式においても、データアクセスに伴う消費電
力の低減をはかり得、かつアクセス速度を高速化し得る
半導体記憶装置を提供することにある。
【０００９】
【課題を解決するための手段】本発明の骨子は、メモリ
セルアレイを複数のサブアレイに分割し、分割されたサ
ブアレイを選択的に活性化することにより、データアク
セス時に充放電するワード線，レジスタワード線，ビッ
ト線等の容量を小さくすることにある。
セルアレイを複数のサブアレイに分割し、分割されたサ
ブアレイを選択的に活性化することにより、データアク
セス時に充放電するワード線，レジスタワード線，ビッ
ト線等の容量を小さくすることにある。
【００１０】即ち、本発明（請求項１）は、複数個のメ
モリセルを直列接続してなるメモリセルユニットが複数
本のビット線にそれぞれ複数個接続されて構成されるメ
モリセルアレイと、このメモリセルアレイに対応して設
けられ該アレイから読み出されたメモリセルデータを一
時的に記憶するためのレジスタセルアレイと、からなる
メインアレイを有する半導体記憶装置において、メイン
アレイが複数のサブアレイに分割され、該サブアレイ毎
にサブロウデコーダとサブレジスタロウデコーダ及びサ
ブアレイ用センスアンプを有し、該サブアレイが選択的
に駆動可能であることを特徴とする。
モリセルを直列接続してなるメモリセルユニットが複数
本のビット線にそれぞれ複数個接続されて構成されるメ
モリセルアレイと、このメモリセルアレイに対応して設
けられ該アレイから読み出されたメモリセルデータを一
時的に記憶するためのレジスタセルアレイと、からなる
メインアレイを有する半導体記憶装置において、メイン
アレイが複数のサブアレイに分割され、該サブアレイ毎
にサブロウデコーダとサブレジスタロウデコーダ及びサ
ブアレイ用センスアンプを有し、該サブアレイが選択的
に駆動可能であることを特徴とする。
【００１１】また、本発明（請求項２）は、複数のメモ
リセルを直列接続してなる複数のメモリセルユニットが
異なるビット線にそれぞれ接続されて構成されるメモリ
セルアレイと、同一のビット線につながるメモリセルユ
ニットから読み出されたメモリセルデータを一時的に記
憶する複数のレジスタセルが各々のビット線に接続され
て構成されるレジスタセルアレイとを具備した半導体記
憶装置において、メモリセルアレイ及びレジスタセルア
レイからなるアレイが、各々対応するメモリセルユニッ
トとレジスタセルユニットを含む複数のサブアレイに分
割され、該サブアレイ毎にサブロウデコーダとサブレジ
スタロウデコーダ及びサブアレイ用センスアンプを有
し、該サブアレイが選択的に駆動されることを特徴とす
る。
リセルを直列接続してなる複数のメモリセルユニットが
異なるビット線にそれぞれ接続されて構成されるメモリ
セルアレイと、同一のビット線につながるメモリセルユ
ニットから読み出されたメモリセルデータを一時的に記
憶する複数のレジスタセルが各々のビット線に接続され
て構成されるレジスタセルアレイとを具備した半導体記
憶装置において、メモリセルアレイ及びレジスタセルア
レイからなるアレイが、各々対応するメモリセルユニッ
トとレジスタセルユニットを含む複数のサブアレイに分
割され、該サブアレイ毎にサブロウデコーダとサブレジ
スタロウデコーダ及びサブアレイ用センスアンプを有
し、該サブアレイが選択的に駆動されることを特徴とす
る。
【００１２】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。 (1) サブアレイ内の任意のメモリセルユニットにアクセ
スする際に、該メモリセルユニットの第１番目のメモリ
セルにアクセスする際には全てのサブアレイを活性化
し、第２番目以降のメモリセルにアクセスする際には該
メモリセルユニットを有するサブアレイを選択的に活性
化すること。 (2) サブアレイ内の任意のメモリセルユニットにアクセ
スする際に、ロウアドレス，カラムアドレスの両アドレ
ス共にメモリ外よりチップ内に取り込んだ後、上記アド
レスで抽出されるメモリセルユニットを有するサブアレ
イを選択的に活性化すること。 (3) サブアレイ内の任意のメモリセルユニットにアクセ
スする際に、第１番目のメモリセルにアクセスする際に
はチップがロウアドレスを取り込んだ際に上記ロウアド
レスに対応する全てのサブアレイを活性化し、データを
サブアレイ用センスアンプに読み出す。しかるのちに、
引き続いて外部よりチップに入力されるカラムアドレス
に対応するデータを出力に読み出す。続く第２番目以降
のメモリセルに関しては、既に指定されているサブアレ
イのみを活性化すること。 (4) メモリセルユニットを構成する各々のメモリセル
は、ダイナミック型であること。 (5) サブロウデコーダはサブアレイデコーダと主ロウデ
コーダに接続され、サブアレイデコーダで選択されたサ
ブアレイの中の主ロウデコーダで選択されたメモリセル
ユニットを駆動するものであること。サブレジスタロウ
デコーダはサブアレイデコーダと主レジスタロウデコー
ダに接続され、サブアレイデコーダで選択されたサブア
レイの中の主レジスタロウデコーダで選択されたレジス
タセルを駆動するものであること。
は、次のものがあげられる。 (1) サブアレイ内の任意のメモリセルユニットにアクセ
スする際に、該メモリセルユニットの第１番目のメモリ
セルにアクセスする際には全てのサブアレイを活性化
し、第２番目以降のメモリセルにアクセスする際には該
メモリセルユニットを有するサブアレイを選択的に活性
化すること。 (2) サブアレイ内の任意のメモリセルユニットにアクセ
スする際に、ロウアドレス，カラムアドレスの両アドレ
ス共にメモリ外よりチップ内に取り込んだ後、上記アド
レスで抽出されるメモリセルユニットを有するサブアレ
イを選択的に活性化すること。 (3) サブアレイ内の任意のメモリセルユニットにアクセ
スする際に、第１番目のメモリセルにアクセスする際に
はチップがロウアドレスを取り込んだ際に上記ロウアド
レスに対応する全てのサブアレイを活性化し、データを
サブアレイ用センスアンプに読み出す。しかるのちに、
引き続いて外部よりチップに入力されるカラムアドレス
に対応するデータを出力に読み出す。続く第２番目以降
のメモリセルに関しては、既に指定されているサブアレ
イのみを活性化すること。 (4) メモリセルユニットを構成する各々のメモリセル
は、ダイナミック型であること。 (5) サブロウデコーダはサブアレイデコーダと主ロウデ
コーダに接続され、サブアレイデコーダで選択されたサ
ブアレイの中の主ロウデコーダで選択されたメモリセル
ユニットを駆動するものであること。サブレジスタロウ
デコーダはサブアレイデコーダと主レジスタロウデコー
ダに接続され、サブアレイデコーダで選択されたサブア
レイの中の主レジスタロウデコーダで選択されたレジス
タセルを駆動するものであること。
【００１３】また、本発明（請求項８）は、複数のメモ
リセルを直列接続してなるメモリセルユニットが複数個
アレイ配置され、各々のメモリセルユニットがビット線
に接続された半導体記憶装置において、メモリセルユニ
ット内のビット線コンタクトに近い方のセルから２番目
以降のメモリセルのワード線を、カラムアドレスによっ
て分割して選択する制御回路を設けたことを特徴とす
る。
リセルを直列接続してなるメモリセルユニットが複数個
アレイ配置され、各々のメモリセルユニットがビット線
に接続された半導体記憶装置において、メモリセルユニ
ット内のビット線コンタクトに近い方のセルから２番目
以降のメモリセルのワード線を、カラムアドレスによっ
て分割して選択する制御回路を設けたことを特徴とす
る。
【００１４】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。 (6) カラムアドレスは、ロウアドレスと同じピンを用い
て時分割で入力されること。 (7) ロウアドレス，カラムアドレスは、外部のシステム
クロックに同期して入力されること。 (8) 制御回路は、カラムアドレスにより分割して選択さ
れるメモリセルユニットの数を可変に設定できるもので
あること。
は、次のものがあげられる。 (6) カラムアドレスは、ロウアドレスと同じピンを用い
て時分割で入力されること。 (7) ロウアドレス，カラムアドレスは、外部のシステム
クロックに同期して入力されること。 (8) 制御回路は、カラムアドレスにより分割して選択さ
れるメモリセルユニットの数を可変に設定できるもので
あること。
【００１５】また、本発明（請求項１２）は、複数のメ
モリセルを直列に接続してなるメモリセルユニットが複
数個アレイ配置され、各々のメモリセルユニットがビッ
ト線に接続された半導体記憶装置において、メモリセル
ユニットの内部の動作状態を外部より設定することがで
きる制御回路を有することを特徴とする。
モリセルを直列に接続してなるメモリセルユニットが複
数個アレイ配置され、各々のメモリセルユニットがビッ
ト線に接続された半導体記憶装置において、メモリセル
ユニットの内部の動作状態を外部より設定することがで
きる制御回路を有することを特徴とする。
【００１６】
【作用】本発明（請求項１〜７）によれば、メモリセル
及びレジスタセルの各々のアレイを複数のサブアレイに
分割し、分割したサブアレイを選択的に駆動することに
より、データアクセス時に動作するワード線，レジスタ
ワード線，ビット線の容量が従来より極めて小さい。こ
のため、ワード線，レジスタワード線，ビット線等の充
放電電流が小さくなり、消費電力を大幅に低減すること
が可能となる。
及びレジスタセルの各々のアレイを複数のサブアレイに
分割し、分割したサブアレイを選択的に駆動することに
より、データアクセス時に動作するワード線，レジスタ
ワード線，ビット線の容量が従来より極めて小さい。こ
のため、ワード線，レジスタワード線，ビット線等の充
放電電流が小さくなり、消費電力を大幅に低減すること
が可能となる。
【００１７】また、メモリセルユニットの第１番目のメ
モリセルにアクセスする際には全てのサブアレイを活性
化し、第２番目以降のメモリセルにアクセスする際には
１つのサブアレイを活性化することにより、データアク
セスの高速化と共に消費電力の低減をはかることが可能
となる。
モリセルにアクセスする際には全てのサブアレイを活性
化し、第２番目以降のメモリセルにアクセスする際には
１つのサブアレイを活性化することにより、データアク
セスの高速化と共に消費電力の低減をはかることが可能
となる。
【００１８】さらに本発明によれば、メモリセルにアク
セスする際のワード線の容量が従来のワード線の容量よ
り小さくできるため、高速にワード線を活性化できると
共に活性化されるビット線本数が従来より少ないため、
高速にビット線を充放電、即ち読み出し，書き込みを行
うことができ、メモリセルへ従来より高速にアクセスす
ることが可能となる。
セスする際のワード線の容量が従来のワード線の容量よ
り小さくできるため、高速にワード線を活性化できると
共に活性化されるビット線本数が従来より少ないため、
高速にビット線を充放電、即ち読み出し，書き込みを行
うことができ、メモリセルへ従来より高速にアクセスす
ることが可能となる。
【００１９】また、(2) の構成によれば、(3) の構成よ
りも消費電流を少なくできる。(3)の構成によれば、(2)
の構成よりも、第１番目のセルへのアクセスがメモリ
がカラムアドレス入力を待つ間分だけ速くアクセスでき
る。
りも消費電流を少なくできる。(3)の構成によれば、(2)
の構成よりも、第１番目のセルへのアクセスがメモリ
がカラムアドレス入力を待つ間分だけ速くアクセスでき
る。
【００２０】本発明（請求項８〜１１）によれば、メモ
リセルユニット内のビット線コンタクトから近い方のセ
ルから２番目以降のワード線をカラムアドレスによって
分割し、選択することによって、カラムアドレスによっ
て指定されたメモリセルユニットの近辺のメモリセルユ
ニットのみ活性化されるため、不要な消費電力を低減す
ることが出来る。
リセルユニット内のビット線コンタクトから近い方のセ
ルから２番目以降のワード線をカラムアドレスによって
分割し、選択することによって、カラムアドレスによっ
て指定されたメモリセルユニットの近辺のメモリセルユ
ニットのみ活性化されるため、不要な消費電力を低減す
ることが出来る。
【００２１】また、この発明によればロウアドレスとカ
ラムアドレスを時分割で、入力する方法、例えば従来の
ＤＲＡＭのアドレスマルチプレクス方式、シンクロナス
ＤＲＡＭのクロックに同期して入力する方式、ランバス
ＤＲＡＭに見られるパケット入力方式などにおいても、
最初からのロウアドレスでメモリセルユニット内のビッ
ト線コンタクトから一番近いセルのワード線が同一ロウ
で全て選択される。従って、次に入力されるカラムアド
レスを待つ必要がないので、アクセス時間を遅らせるこ
とがない。
ラムアドレスを時分割で、入力する方法、例えば従来の
ＤＲＡＭのアドレスマルチプレクス方式、シンクロナス
ＤＲＡＭのクロックに同期して入力する方式、ランバス
ＤＲＡＭに見られるパケット入力方式などにおいても、
最初からのロウアドレスでメモリセルユニット内のビッ
ト線コンタクトから一番近いセルのワード線が同一ロウ
で全て選択される。従って、次に入力されるカラムアド
レスを待つ必要がないので、アクセス時間を遅らせるこ
とがない。
【００２２】また、予めコマンド入力方式を用いて、カ
ラムアドレスによって活性化される大きさを決めること
ができるので、活性化する大きさを、読み出したいデー
タの量に応じて変化させることができる。
ラムアドレスによって活性化される大きさを決めること
ができるので、活性化する大きさを、読み出したいデー
タの量に応じて変化させることができる。
【００２３】
【実施例】以下、本発明の実施例を図面を参照して説明
する。 （実施例１）図１は、本発明の第１の実施例に係わる半
導体記憶装置の概略構成を模式的に示すブロック図であ
る。メモリセルを直列接続したＮＡＮＤ型のメモリセル
ユニットはマトリックス配置されてアレイを構成する
が、このアレイが複数に分割されてサブアレイ１１が形
成されている。このメモリセルアレイの分割に応じてレ
ジスタセルのアレイも分割され、レジスタセルのサブア
レイ１２が形成されている。
する。 （実施例１）図１は、本発明の第１の実施例に係わる半
導体記憶装置の概略構成を模式的に示すブロック図であ
る。メモリセルを直列接続したＮＡＮＤ型のメモリセル
ユニットはマトリックス配置されてアレイを構成する
が、このアレイが複数に分割されてサブアレイ１１が形
成されている。このメモリセルアレイの分割に応じてレ
ジスタセルのアレイも分割され、レジスタセルのサブア
レイ１２が形成されている。
【００２４】メモリセルのサブアレイ１１にはサブロウ
デコーダ１３が接続され、レジスタセルのサブアレイ１
２にはサブレジスタロウデコーダ１４が接続されてい
る。また、各サブアレイ１１，１２にはサブアレイ用セ
ンスアンプ１５が接続されている。サブロウデコーダ１
３はサブワード線ＳＷＬを選択するものであり、このサ
ブワード線ＳＷＬにメモリセルが接続されている。サブ
ロウデコーダ１４はサブレジスタワード線ＳＲＷＬを選
択するものであり、このサブレジスタワード線ＳＲＷＬ
にレジスタセルが接続されている。
デコーダ１３が接続され、レジスタセルのサブアレイ１
２にはサブレジスタロウデコーダ１４が接続されてい
る。また、各サブアレイ１１，１２にはサブアレイ用セ
ンスアンプ１５が接続されている。サブロウデコーダ１
３はサブワード線ＳＷＬを選択するものであり、このサ
ブワード線ＳＷＬにメモリセルが接続されている。サブ
ロウデコーダ１４はサブレジスタワード線ＳＲＷＬを選
択するものであり、このサブレジスタワード線ＳＲＷＬ
にレジスタセルが接続されている。
【００２５】また、各サブアレイ１１，１２におけるサ
ブロウデコーダ１３，サブレジスタロウデコーダ１４及
びサブアレイ用センスアンプ１５は、サブアレイデコー
ダ１６により選択される。複数のサブアレイ１１を通過
して主ワード線ＭＷＬが配置されているが、この主ワー
ド線ＭＷＬは主ロウデコーダ１７により選択される。同
様に、複数のサブアレイ１２を通過して主レジスタワー
ド線ＭＲＷＬが配置されているが、この主レジスタワー
ド線ＭＲＷＬは主レジスタロウデコーダ１８により選択
されるものとなっている。
ブロウデコーダ１３，サブレジスタロウデコーダ１４及
びサブアレイ用センスアンプ１５は、サブアレイデコー
ダ１６により選択される。複数のサブアレイ１１を通過
して主ワード線ＭＷＬが配置されているが、この主ワー
ド線ＭＷＬは主ロウデコーダ１７により選択される。同
様に、複数のサブアレイ１２を通過して主レジスタワー
ド線ＭＲＷＬが配置されているが、この主レジスタワー
ド線ＭＲＷＬは主レジスタロウデコーダ１８により選択
されるものとなっている。
【００２６】図２は、メモリセルのサブアレイ１１とサ
ブロウデコーダ１３の接続関係をより具体的に示す図で
ある。サブロウデコーダ１３は複数のスイッチング素子
より構成され、これらのスイッチング素子が主ワード線
ＭＷＬにより駆動されてサブワード線ＳＷＬを直列接続
セルデコーダ１９に接続する。この直列接続セルデコー
ダ１９は、サブアレイデコーダ１６により選択されてサ
ブワード線ＳＷＬのいずれか一つを選択する。これによ
り、主ワード線ＭＷＬの選択とサブアレイデコーダ１６
の選択により、サブワード線ＳＷＬのいずれかが選択さ
れるものとなっている。
ブロウデコーダ１３の接続関係をより具体的に示す図で
ある。サブロウデコーダ１３は複数のスイッチング素子
より構成され、これらのスイッチング素子が主ワード線
ＭＷＬにより駆動されてサブワード線ＳＷＬを直列接続
セルデコーダ１９に接続する。この直列接続セルデコー
ダ１９は、サブアレイデコーダ１６により選択されてサ
ブワード線ＳＷＬのいずれか一つを選択する。これによ
り、主ワード線ＭＷＬの選択とサブアレイデコーダ１６
の選択により、サブワード線ＳＷＬのいずれかが選択さ
れるものとなっている。
【００２７】なお、ここでは主ワード線ＭＷＬの１本に
対してサブワード線ＳＷＬを４本を対応させたが、１本
の主ワード線ＭＷＬに対して１本のサブワード線ＳＷＬ
を対応させるようにしてもよい。また、サブレジスタロ
ウデコーダ１４は上記のサブロウデコーダ１３と同様に
構成することができる。
対してサブワード線ＳＷＬを４本を対応させたが、１本
の主ワード線ＭＷＬに対して１本のサブワード線ＳＷＬ
を対応させるようにしてもよい。また、サブレジスタロ
ウデコーダ１４は上記のサブロウデコーダ１３と同様に
構成することができる。
【００２８】本実施例においては、ロウアドレス入力に
よって主ロウデコーダ１７がメインワード線ＭＷＬを選
択し、サブアレイデコーダ入力に従ってメインワード線
ＭＷＬとサブアレイデコーダ１６と両方で決定されたサ
ブワード線ＳＷＬが選択される。そして、このサブワー
ド線ＳＷＬに接続されたメモリセルのデータがビット線
ＢＬに読み出され、サブアレイ用センスアンプ１５によ
り選択的にデータセンスＢＬの充放電が行われる。この
際、サブアレイデコーダ１６で選択されない他のサブア
レイのサブワード線ＳＷＬ、更にはサブレジスタワード
線ＳＲＷＬは動作せず、そのサブアレイのＢＬも充放電
しない。
よって主ロウデコーダ１７がメインワード線ＭＷＬを選
択し、サブアレイデコーダ入力に従ってメインワード線
ＭＷＬとサブアレイデコーダ１６と両方で決定されたサ
ブワード線ＳＷＬが選択される。そして、このサブワー
ド線ＳＷＬに接続されたメモリセルのデータがビット線
ＢＬに読み出され、サブアレイ用センスアンプ１５によ
り選択的にデータセンスＢＬの充放電が行われる。この
際、サブアレイデコーダ１６で選択されない他のサブア
レイのサブワード線ＳＷＬ、更にはサブレジスタワード
線ＳＲＷＬは動作せず、そのサブアレイのＢＬも充放電
しない。
【００２９】このように本実施例によれば、データアク
セスする際に、アレイ全体が同時に駆動されるのではな
く、主ロウデコーダ１７及びサブアレイデコーダ１６に
より選択されたサブアレイのみが選択される。このた
め、データアクセス時に動作するワード線，レジスタワ
ード線の容量が従来より極めて小さくなり、これらの充
放電に要する電流が格段に小さくなる。従って、ＮＡＮ
Ｄ型セルアレイ方式においても、データアクセスに伴う
消費電力を大幅に低減することができる。 （実施例２）図３は、本発明の第２の実施例に係わる半
導体記憶装置の概略構成を模式的に示すブロック図であ
る。なお、図１と同一部分には同一符号を付して、その
詳しい説明は省略する。
セスする際に、アレイ全体が同時に駆動されるのではな
く、主ロウデコーダ１７及びサブアレイデコーダ１６に
より選択されたサブアレイのみが選択される。このた
め、データアクセス時に動作するワード線，レジスタワ
ード線の容量が従来より極めて小さくなり、これらの充
放電に要する電流が格段に小さくなる。従って、ＮＡＮ
Ｄ型セルアレイ方式においても、データアクセスに伴う
消費電力を大幅に低減することができる。 （実施例２）図３は、本発明の第２の実施例に係わる半
導体記憶装置の概略構成を模式的に示すブロック図であ
る。なお、図１と同一部分には同一符号を付して、その
詳しい説明は省略する。
【００３０】この実施例が先に説明した第１の実施例と
異なる点は、メモリセルのサブアレイ１１とレジスタセ
ルのサブアレイ１２間に、センスアンプ選択スイッチサ
ブアレイ３１を設けたことにある。そして、サブアレイ
３１毎にサブφＴコントローラ３３が設けられ、さらに
主φＴコントローラ３７が設けられている。これは、図
４のように、複数のビット線で１つのセンスアンプを共
有する場合の実施例である。
異なる点は、メモリセルのサブアレイ１１とレジスタセ
ルのサブアレイ１２間に、センスアンプ選択スイッチサ
ブアレイ３１を設けたことにある。そして、サブアレイ
３１毎にサブφＴコントローラ３３が設けられ、さらに
主φＴコントローラ３７が設けられている。これは、図
４のように、複数のビット線で１つのセンスアンプを共
有する場合の実施例である。
【００３１】本実施例においては、ワード線，レジスタ
ワード線，センスアンプ以外に、ビット線とセンスアン
プの接続を行うφT 信号もサブアレイ毎に選択的に活性
化される。これにより、φT 信号の充放電電流も低減さ
れる。従って、第１の実施例と同様に、データアクセス
に伴う消費電力を大幅に低減することができる。 （実施例３）図５は、本発明の第３の実施例に係わる半
導体記憶装置の概略構成を模式的に示すブロック図であ
る。なお、図１と同一部分には同一符号を付して、その
詳しい説明は省略する。この実施例は、基本的には図１
の構成と同様であるが、これに加えてサブアレイ選択抽
出回路２１が設けられている。２０はサブアレイ活性化
信号線、２２は全サブアレイ活性化信号線である。
ワード線，センスアンプ以外に、ビット線とセンスアン
プの接続を行うφT 信号もサブアレイ毎に選択的に活性
化される。これにより、φT 信号の充放電電流も低減さ
れる。従って、第１の実施例と同様に、データアクセス
に伴う消費電力を大幅に低減することができる。 （実施例３）図５は、本発明の第３の実施例に係わる半
導体記憶装置の概略構成を模式的に示すブロック図であ
る。なお、図１と同一部分には同一符号を付して、その
詳しい説明は省略する。この実施例は、基本的には図１
の構成と同様であるが、これに加えてサブアレイ選択抽
出回路２１が設けられている。２０はサブアレイ活性化
信号線、２２は全サブアレイ活性化信号線である。
【００３２】一般に、ＤＲＡＭでは、チップにロウアド
レス，カラムアドレスが順次アドレスマルチプレックス
されて入力される。本実施例においては、高速化と低消
費電力化を両立させるため、第１のタイミングでロウア
ドレスが入力されると、回路２１ではどのサブアレイが
活性化されるかまだ確定していないことを検知し、全サ
ブアレイ活性化信号線２２をアクティベートする。
レス，カラムアドレスが順次アドレスマルチプレックス
されて入力される。本実施例においては、高速化と低消
費電力化を両立させるため、第１のタイミングでロウア
ドレスが入力されると、回路２１ではどのサブアレイが
活性化されるかまだ確定していないことを検知し、全サ
ブアレイ活性化信号線２２をアクティベートする。
【００３３】これにより、ロウアドレスに従って選択さ
れるメインワード線につながる全サブアレイが同時に活
性化され、ビット線に読み出されたデータはセンスアン
プにラッチされる。
れるメインワード線につながる全サブアレイが同時に活
性化され、ビット線に読み出されたデータはセンスアン
プにラッチされる。
【００３４】次に、第２のタイミングでカラムアドレス
が入力されると、カラムアドレスを用いて選択されるサ
ブアレイが確定する。選択サブアレイが確定したことを
回路２１が検知し、全サブアレイ活性化信号２２が非活
性となる。
が入力されると、カラムアドレスを用いて選択されるサ
ブアレイが確定する。選択サブアレイが確定したことを
回路２１が検知し、全サブアレイ活性化信号２２が非活
性となる。
【００３５】次に、第３のタイミングで次のロウアドレ
スが入力されるときは、上記の通り選択されるサブアレ
イは決まっているので、サブアレイデコーダ動作に従っ
て特定のサブアレイのみ活性化される。
スが入力されるときは、上記の通り選択されるサブアレ
イは決まっているので、サブアレイデコーダ動作に従っ
て特定のサブアレイのみ活性化される。
【００３６】このように本実施例によれば、選択される
サブアレイが未定の場合には全サブアレイを活性化し、
データをセンスアンプにラッチすることにより、選択サ
ブアレイが決まった時に高速にデータを読み出すことが
できると共に、選択されるサブアレイが決定している場
合には、その特定のサブアレイのみを活性化することに
より低消費電力となる。
サブアレイが未定の場合には全サブアレイを活性化し、
データをセンスアンプにラッチすることにより、選択サ
ブアレイが決まった時に高速にデータを読み出すことが
できると共に、選択されるサブアレイが決定している場
合には、その特定のサブアレイのみを活性化することに
より低消費電力となる。
【００３７】また、上記実施例は特に図４や図１２に示
される如き直列接続となったメモリセルと共に用いると
効果が期待される。その理由は、メモリセルが直列接続
される場合、一般に直列接続されたメモリセルにアクセ
スするため、このアクセスサイクル間には同一のメモリ
サブアレイが選択されるからである。
される如き直列接続となったメモリセルと共に用いると
効果が期待される。その理由は、メモリセルが直列接続
される場合、一般に直列接続されたメモリセルにアクセ
スするため、このアクセスサイクル間には同一のメモリ
サブアレイが選択されるからである。
【００３８】なお、本発明は上述した各実施例に限定さ
れるものではない。実施例では、ダイナミック型半導体
記憶装置を例に説明したが、これに限らず複数のメモリ
セルを直列接続したメモリセルユニットを有するもので
あれば、不揮発性半導体記憶装置に適用することも可能
である。その他、本発明の要旨を逸脱しない範囲で、種
々変形して実施することができる。 （実施例４）次に、本発明の第４の実施例について説明
する。この実施例は、基本的には第１の実施例と同様で
あるが、これをより具体的に説明したものである。
れるものではない。実施例では、ダイナミック型半導体
記憶装置を例に説明したが、これに限らず複数のメモリ
セルを直列接続したメモリセルユニットを有するもので
あれば、不揮発性半導体記憶装置に適用することも可能
である。その他、本発明の要旨を逸脱しない範囲で、種
々変形して実施することができる。 （実施例４）次に、本発明の第４の実施例について説明
する。この実施例は、基本的には第１の実施例と同様で
あるが、これをより具体的に説明したものである。
【００３９】図６は、第４の実施例に係わる半導体記憶
装置の概略構成を模式的に示すブロック図である。図中
の４０はサブブロック、４１（41l,41r)はメモリセルユ
ニット、４３（43l,43r)はサブロウデコーダ、４７（47
l,47r)は主ロウデコーダ、５０はカラムブロック制御回
路、６０はカラムブロックデコーダ、７０はカラムアド
レスバッファを示している。
装置の概略構成を模式的に示すブロック図である。図中
の４０はサブブロック、４１（41l,41r)はメモリセルユ
ニット、４３（43l,43r)はサブロウデコーダ、４７（47
l,47r)は主ロウデコーダ、５０はカラムブロック制御回
路、６０はカラムブロックデコーダ、７０はカラムアド
レスバッファを示している。
【００４０】複数のメモリセルを直列に接続したメモリ
セルユニット４１のアレイがカラム方向に複数個分割さ
れサブブロック４０を形成している。各サブブロック４
０において、メモリセルユニット４１は左右に分離され
ており、メモリセルユニット４１l ，４１r 間にレジス
タセルユニット，センスアンプ，イコライズ回路等が形
成されている。
セルユニット４１のアレイがカラム方向に複数個分割さ
れサブブロック４０を形成している。各サブブロック４
０において、メモリセルユニット４１は左右に分離され
ており、メモリセルユニット４１l ，４１r 間にレジス
タセルユニット，センスアンプ，イコライズ回路等が形
成されている。
【００４１】全てのサブブロック４０に共通に主のロウ
デコーダ（Ｒ／Ｄ）４７があり、このロウデコーダ４７
もメモリセルユニット４１l ，４１r に対応して４７l
，４７r に分離されている。ロウデコーダ４７では、
ロウアドレスにより主のワード線１本が選択される。主
のワード線はメモリセルユニット１つを選択する信号に
相当する。各サブブロック４０には、副のロウデコーダ
４３があり、このサブロウデコーダ４３もメモリセルユ
ニット４１l ，４１r に対応して４３l ，４３rに分離
されている。そして、主のワード線の信号と、メモリセ
ルユニット内のセルを選択する信号ＷＤＲＶ0n〜3nと
で、該当するサブブロック４０のメモリセルのワード線
を選択するものとなっている。
デコーダ（Ｒ／Ｄ）４７があり、このロウデコーダ４７
もメモリセルユニット４１l ，４１r に対応して４７l
，４７r に分離されている。ロウデコーダ４７では、
ロウアドレスにより主のワード線１本が選択される。主
のワード線はメモリセルユニット１つを選択する信号に
相当する。各サブブロック４０には、副のロウデコーダ
４３があり、このサブロウデコーダ４３もメモリセルユ
ニット４１l ，４１r に対応して４３l ，４３rに分離
されている。そして、主のワード線の信号と、メモリセ
ルユニット内のセルを選択する信号ＷＤＲＶ0n〜3nと
で、該当するサブブロック４０のメモリセルのワード線
を選択するものとなっている。
【００４２】ＷＤＲＶ0n〜3nは、カラムブロック制御回
路５０により発生されるが、この回路５０は図７に示す
ように構成されている。全メモリセルアレイに共通にメ
モリセルユニット内のワード線のタイミング制御を行う
ＷＤＲＶ0 〜ＷＤＲＶ3 に対し、カラムアドレスによっ
て選択された信号ＣＢＳＬn によってＷＤＲＶ1 〜ＷＤ
ＲＶ3 が選択されるようになっている。
路５０により発生されるが、この回路５０は図７に示す
ように構成されている。全メモリセルアレイに共通にメ
モリセルユニット内のワード線のタイミング制御を行う
ＷＤＲＶ0 〜ＷＤＲＶ3 に対し、カラムアドレスによっ
て選択された信号ＣＢＳＬn によってＷＤＲＶ1 〜ＷＤ
ＲＶ3 が選択されるようになっている。
【００４３】また、本セル構成に必要な一時記憶用のレ
ジスタやセンスアンプの駆動信号もセンスアンプとビッ
ト線の接続を制御する信号なども、各サブブロック毎に
ワード線と同様な関係で制御する。これはＰＲＣＨn ，
ＢＰＲＣＨn によって制御する。図８にサブロウデコー
ダ（ＳｕｂＲ／Ｄ）４３及びサブブロック４０のセンス
アンプ（ＳＡＮn ，ＳＡＰn ）、一時記憶用セルのワー
ド線（ＲＷＬ0n〜3n）イコライス信号（ＥＱＬn ）、セ
ンスアンプとビット線を接続する信号（φｔ0n〜φｔ3
n）を制御する回路を示す。
ジスタやセンスアンプの駆動信号もセンスアンプとビッ
ト線の接続を制御する信号なども、各サブブロック毎に
ワード線と同様な関係で制御する。これはＰＲＣＨn ，
ＢＰＲＣＨn によって制御する。図８にサブロウデコー
ダ（ＳｕｂＲ／Ｄ）４３及びサブブロック４０のセンス
アンプ（ＳＡＮn ，ＳＡＰn ）、一時記憶用セルのワー
ド線（ＲＷＬ0n〜3n）イコライス信号（ＥＱＬn ）、セ
ンスアンプとビット線を接続する信号（φｔ0n〜φｔ3
n）を制御する回路を示す。
【００４４】図９には、サブブロック４０の具体的構成
を示す。即ち、図６に示されるメモリセルユニット４
１、センスアンプ回路４５、ＤＱゲート４８、レジスタ
セルユニット４２、イコライズ回路４６、センスアンプ
回路４５とビット線ＢＬとの接続回路４８の詳細な回路
を示す。ここで○印は、メモリセルを示す。
を示す。即ち、図６に示されるメモリセルユニット４
１、センスアンプ回路４５、ＤＱゲート４８、レジスタ
セルユニット４２、イコライズ回路４６、センスアンプ
回路４５とビット線ＢＬとの接続回路４８の詳細な回路
を示す。ここで○印は、メモリセルを示す。
【００４５】図１０には、これまで述べた回路のタイミ
ング図を示す。ここでは、カラムアドレスによってサブ
ブロックｎが選択された時を示している。先に入力され
たロウアドレスによって、ＷＤＲＶ00〜ＷＤＲＶ0sが全
て活性化される。これによって、ロウアドレスで選択さ
れたメモリセルユニット全てのＷＬ0 が活性化され、デ
ータが読み出される。次に、カラムアドレスが入力され
ると、このアドレスによって選択されたサブブロックｎ
のみが活性化され、ＷＬ1n，ＷＬ2n，ＷＬ3nが活性化さ
れデータが読み出される。他のサブブロックのＷＬ1 ，
ＷＬ2 ，ＷＬ3 は活性化されない。
ング図を示す。ここでは、カラムアドレスによってサブ
ブロックｎが選択された時を示している。先に入力され
たロウアドレスによって、ＷＤＲＶ00〜ＷＤＲＶ0sが全
て活性化される。これによって、ロウアドレスで選択さ
れたメモリセルユニット全てのＷＬ0 が活性化され、デ
ータが読み出される。次に、カラムアドレスが入力され
ると、このアドレスによって選択されたサブブロックｎ
のみが活性化され、ＷＬ1n，ＷＬ2n，ＷＬ3nが活性化さ
れデータが読み出される。他のサブブロックのＷＬ1 ，
ＷＬ2 ，ＷＬ3 は活性化されない。
【００４６】ところで、本メモリセル構成では、メモリ
セルを直列に接続しているので、メモリのランダムのビ
ットアクセスは非常に遅い。従って、データをシリアル
に大量に読み出して、データレートを上げるという使い
方が望ましい。そのためには、使用する毎に、活性化す
るサブブロックの数を変化させる方が使いやすい。
セルを直列に接続しているので、メモリのランダムのビ
ットアクセスは非常に遅い。従って、データをシリアル
に大量に読み出して、データレートを上げるという使い
方が望ましい。そのためには、使用する毎に、活性化す
るサブブロックの数を変化させる方が使いやすい。
【００４７】そこで、本実施例では、１回に活性化する
ブロックの数を前もって入力しておく装置を設けてい
る。図１１は、サブブロックを選択するための制御回路
（カラムブロックデコーダ）６０の具体的構成を示す図
である。この回路は、ラッチ回路５１とデコーダ５２及
び各種の論理ゲートで構成される。
ブロックの数を前もって入力しておく装置を設けてい
る。図１１は、サブブロックを選択するための制御回路
（カラムブロックデコーダ）６０の具体的構成を示す図
である。この回路は、ラッチ回路５１とデコーダ５２及
び各種の論理ゲートで構成される。
【００４８】本実施例では、サブブロックのカラムの数
を１２８（＝２7 ）カラムにしている。そのため、ブロ
ックを選択する信号に必要なアドレスは８番目のアドレ
スビット（ＣＡ7 ）より上位のアドレスである。まず、
予めアドレスピンより活性化するブロックの数を入力す
る。本実施例では、ＬＡＴ信号でラッチ回路５１にデー
タを保持するようにしている。ＬＡＴ信号はＲＡＳ，Ｃ
ＡＳ，ＷＥ，ＯＥなどの信号から論理合成して作っても
よいし、シンクロナスＤＲＡＭやランバスＤＲＡＭのよ
うにクロックに同期して作ってもかまわない。例えば、
２ブロックを活性化する場合はＡ7 （ロウアドレス，カ
ラムアドレスの７に相当）を“１”にし、他を“０”に
して、入力しておく。その後、メモリアクセスが行われ
ると、ＣＡ7 より入力されるアドレスによっての選択は
行われなくなるため、デコードされた信号は（ＣＢＬ0
，ＣＢＬ1 ）（ＣＢＬ2 ，ＣＢＬ3 ）…の組み合わせ
で活性化される。よって、２個のサブブロック毎に活性
化されることになる。
を１２８（＝２7 ）カラムにしている。そのため、ブロ
ックを選択する信号に必要なアドレスは８番目のアドレ
スビット（ＣＡ7 ）より上位のアドレスである。まず、
予めアドレスピンより活性化するブロックの数を入力す
る。本実施例では、ＬＡＴ信号でラッチ回路５１にデー
タを保持するようにしている。ＬＡＴ信号はＲＡＳ，Ｃ
ＡＳ，ＷＥ，ＯＥなどの信号から論理合成して作っても
よいし、シンクロナスＤＲＡＭやランバスＤＲＡＭのよ
うにクロックに同期して作ってもかまわない。例えば、
２ブロックを活性化する場合はＡ7 （ロウアドレス，カ
ラムアドレスの７に相当）を“１”にし、他を“０”に
して、入力しておく。その後、メモリアクセスが行われ
ると、ＣＡ7 より入力されるアドレスによっての選択は
行われなくなるため、デコードされた信号は（ＣＢＬ0
，ＣＢＬ1 ）（ＣＢＬ2 ，ＣＢＬ3 ）…の組み合わせ
で活性化される。よって、２個のサブブロック毎に活性
化されることになる。
【００４９】なお、本実施例では活性化するブロック数
を予め入力しておく例を示したが、本メモリを制御する
方法であれば、他の方法で予め入力してもかまわない。
例えば、シリアルに読み出すビット数や、リフレッシュ
回数、メモリセルユニット内のワード線を上げる本数な
どである。従って、メモリ構成において、様々な制御を
予め入力しておくことと、ブロックを分割して動かすこ
とは別に一緒に設ける必要はない。
を予め入力しておく例を示したが、本メモリを制御する
方法であれば、他の方法で予め入力してもかまわない。
例えば、シリアルに読み出すビット数や、リフレッシュ
回数、メモリセルユニット内のワード線を上げる本数な
どである。従って、メモリ構成において、様々な制御を
予め入力しておくことと、ブロックを分割して動かすこ
とは別に一緒に設ける必要はない。
【００５０】本実施例では、アドレスをＲＡＳ，ＣＡＳ
で入力するようにしているが、本発明は、クロック同期
型やパケット転送型のアクセスでもかまわない。さら
に、本実施例では、内部の動作状態を入力するピンをア
ドレスピンで行っているが、これはデータ入力ピン，デ
ータ出力ピン，データ入出力ピンでもかまわない。
で入力するようにしているが、本発明は、クロック同期
型やパケット転送型のアクセスでもかまわない。さら
に、本実施例では、内部の動作状態を入力するピンをア
ドレスピンで行っているが、これはデータ入力ピン，デ
ータ出力ピン，データ入出力ピンでもかまわない。
【００５１】
【発明の効果】以上説明したように本発明によれば、複
数のメモリセルを直列接続してメモリセルユニットを構
成したＮＡＮＤ型セルアレイ方式において、メモリセル
のアレイ及びレジスタセルのアレイを複数のサブアレイ
に分割し、分割したサブアレイを選択的に駆動すること
により、データアクセスに伴う消費電力の低減をはかり
得る半導体記憶装置を実現することが可能となる。
数のメモリセルを直列接続してメモリセルユニットを構
成したＮＡＮＤ型セルアレイ方式において、メモリセル
のアレイ及びレジスタセルのアレイを複数のサブアレイ
に分割し、分割したサブアレイを選択的に駆動すること
により、データアクセスに伴う消費電力の低減をはかり
得る半導体記憶装置を実現することが可能となる。
【図１】第１の実施例に係わる半導体記憶装置の概略構
成を模式的に示すブロック図。
成を模式的に示すブロック図。
【図２】第１の実施例におけるサブアレイとサブロウデ
コーダをより具体的に示す図。
コーダをより具体的に示す図。
【図３】第２の実施例に係わる半導体記憶装置の概略構
成を模式的に示すブロック図。
成を模式的に示すブロック図。
【図４】第２の実施例における複数ビット線と１つのセ
ンスアンプの接続例を示す図。
ンスアンプの接続例を示す図。
【図５】第３の実施例に係わる半導体記憶装置の概略構
成を模式的に示すブロック図。
成を模式的に示すブロック図。
【図６】第４の実施例に係わる半導体記憶装置の概略構
成を模式的に示すブロック図。
成を模式的に示すブロック図。
【図７】第４の実施例におけるカラムブロック制御回路
の具体的構成を示す図。
の具体的構成を示す図。
【図８】第４の実施例におけるサブロウデコーダ部分を
示す図。
示す図。
【図９】第４の実施例におけるメモリアレイとセンスア
ンプ部分を示す図。
ンプ部分を示す図。
【図１０】第４の実施例における動作を説明するための
タイミング図。
タイミング図。
【図１１】第４の実施例におけるカラムブロックデコー
ダ部分の具体的構成を示す図。
ダ部分の具体的構成を示す図。
【図１２】従来の半導体記憶装置の回路構成を示す図。
【図１３】従来装置におけるデータアクセス時の動作を
説明するための信号波形図。
説明するための信号波形図。
１１…メモリセルのサブアレイ １２…レジスタセルのサブアレイ １３…サブロウデコーダ １４…サブレジスタロウデコーダ １５…サブアレイ用センスアンプ １６…サブアレイデコーダ １７…主ロウデコーダ １８…主レジスタロウデコーダ ３１…センスアンプ選択スイッチサブアレイ ３３…サブφＴコントローラ ３７…主φＴコントローラ
Claims (12)
- 【請求項１】複数個のメモリセルを直列接続してなるメ
モリセルユニットが複数本のビット線にそれぞれ複数個
接続されて構成されるメモリセルアレイと、このメモリ
セルアレイに対応して設けられ該アレイから読み出され
たメモリセルデータを一時的に記憶するためのレジスタ
セルアレイと、からなるメインアレイを有し、 前記メインアレイが複数のサブアレイに分割され、該サ
ブアレイ毎にサブロウデコーダとサブレジスタロウデコ
ーダ及びサブアレイ用センスアンプを有し、該サブアレ
イが選択的に駆動可能であることを特徴とする半導体記
憶装置。 - 【請求項２】複数のメモリセルを直列接続してなる複数
のメモリセルユニットが異なるビット線にそれぞれ接続
されて構成されるメモリセルアレイと、同一のビット線
につながるメモリセルユニットから読み出されたメモリ
セルデータを一時的に記憶する複数のレジスタセルが各
々のビット線に接続されて構成されるレジスタセルアレ
イとを具備し、 前記メモリセルアレイ及びレジスタセルアレイからなる
アレイが、各々対応するメモリセルユニットとレジスタ
セルユニットを含む複数のサブアレイに分割され、該サ
ブアレイ毎にサブロウデコーダとサブレジスタロウデコ
ーダ及びサブアレイ用センスアンプを有し、該サブアレ
イが選択的に駆動されることを特徴とする半導体記憶装
置。 - 【請求項３】前記サブアレイ内の任意のメモリセルユニ
ットにアクセスする際に、該メモリセルユニットの第１
番目のメモリセルにアクセスする際には全てのサブアレ
イを活性化し、第２番目以降のメモリセルにアクセスす
る際には該メモリセルユニットを有するサブアレイを選
択的に活性化することを特徴とする請求項１又は２に記
載の半導体記憶装置。 - 【請求項４】前記サブアレイ内の任意のメモリセルユニ
ットにアクセスする際に、ロウアドレス，カラムアドレ
スの両アドレス共にメモリ外よりチップ内に取り込んだ
後、上記アドレスで抽出されるメモリセルユニットを有
するサブアレイを選択的に活性化することを特徴とする
請求項１又は２に記載の半導体記憶装置。 - 【請求項５】前記サブアレイ内の任意のメモリセルユニ
ットにアクセスする際に、第１番目のメモリセルにアク
セスする際にはチップがロウアドレスを取り込んだ際に
上記ロウアドレスに対応する全てのサブアレイを活性化
し、データをサブアレイ用センスアンプに読み出し、引
き続いて外部よりチップに入力されるカラムアドレスに
対応するデータを出力に読み出し、続く第２番目以降の
メモリセルに関しては、既に指定されているサブアレイ
のみを活性化することを特徴とする請求項１又は２に記
載の半導体記憶装置。 - 【請求項６】前記メモリセルユニットを構成する各々の
メモリセルは、ダイナミック型であることを特徴とする
請求項１又は２に記載の半導体記憶装置。 - 【請求項７】前記サブロウデコーダはサブアレイデコー
ダと主ロウデコーダに接続され、サブアレイデコーダで
選択されたサブアレイの中の主ロウデコーダで選択され
たメモリセルユニットを駆動するものであり、前記サブ
レジスタロウデコーダはサブアレイデコーダと主レジス
タロウデコーダに接続され、サブアレイデコーダで選択
されたサブアレイの中の主レジスタロウデコーダで選択
されたレジスタセルを駆動するものであることを特徴と
する請求項１又は２に記載の半導体記憶装置。 - 【請求項８】複数のメモリセルを直列接続してなるメモ
リセルユニットが複数個アレイ配置され、各々のメモリ
セルユニットがビット線に接続された半導体記憶装置に
おいて、 前記メモリセルユニット内のビット線コンタクトに近い
方のセルから２番目以降のメモリセルのワード線を、カ
ラムアドレスによって分割して選択する制御回路を設け
たことを特徴とする半導体記憶装置。 - 【請求項９】前記カラムアドレスは、ロウアドレスと同
じピンを用いて時分割で入力されることを特徴とする請
求項８記載の半導体記憶装置。 - 【請求項１０】前記ロウアドレス，カラムアドレスは、
外部のシステムクロックに同期して入力されることを特
徴とする請求項９記載の半導体記憶装置。 - 【請求項１１】前記制御回路は、カラムアドレスにより
分割して選択されるメモリセルユニットの数を可変に設
定できるものであることを特徴とする請求項８，９又は
１０に記載の半導体記憶装置。 - 【請求項１２】複数のメモリセルを直列に接続してなる
メモリセルユニットが複数個アレイ配置され、各々のメ
モリセルユニットがビット線に接続された半導体記憶装
置において、 前記メモリセルユニットの内部の動作状態を外部より設
定することができる制御回路を有することを特徴とする
半導体記憶装置。
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