JPH07235544A - 半導体装置の配線パターン形成方法 - Google Patents
半導体装置の配線パターン形成方法Info
- Publication number
- JPH07235544A JPH07235544A JP6046396A JP4639694A JPH07235544A JP H07235544 A JPH07235544 A JP H07235544A JP 6046396 A JP6046396 A JP 6046396A JP 4639694 A JP4639694 A JP 4639694A JP H07235544 A JPH07235544 A JP H07235544A
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- JP
- Japan
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- resist
- wiring
- material film
- wiring material
- pattern
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- Pending
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- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】
【目的】 半導体基板上に対するレジストパターン形成
時のハレーションを防止する。 【構成】 半導体基板１は配線材料膜２を成膜した後、
配線材料膜２の表面にイオンが注入され、その表面部分
が改質される。その後、表面にはレジスト３が塗布さ
れ、露光、現像により所定のレジストパターンが形成さ
れ、ドライエッチングにより所望の配線パターンが形成
される。配線材料膜２の表面改質に伴う反射率の低下に
より、露光時のハレーションが抑制される。
時のハレーションを防止する。 【構成】 半導体基板１は配線材料膜２を成膜した後、
配線材料膜２の表面にイオンが注入され、その表面部分
が改質される。その後、表面にはレジスト３が塗布さ
れ、露光、現像により所定のレジストパターンが形成さ
れ、ドライエッチングにより所望の配線パターンが形成
される。配線材料膜２の表面改質に伴う反射率の低下に
より、露光時のハレーションが抑制される。
Description
【０００１】
【産業上の利用分野】本発明は、半導体基板上への配線
パターン形成法に関し、特に配線パターン形成のため基
板表面にレジストパターンを形成してエッチングするこ
とにより配線パターンを形成する方法に関する。
パターン形成法に関し、特に配線パターン形成のため基
板表面にレジストパターンを形成してエッチングするこ
とにより配線パターンを形成する方法に関する。
【０００２】
【従来の技術】半導体製造過程において、基板上に配線
材料をパターン化するためには、フォトレジストなどを
用いたレジストパターニング法が知られている。この方
法は、基板上に配線材料を成膜した後、その表面全域に
亙って均一にレジストを塗布し、更に所定のパターンを
レジスト面に被せて露光してレジストパターンを形成
し、その後、エッチング装置によって特定箇所の配線材
料を食刻することにより配線パターンを形成する方法で
ある。
材料をパターン化するためには、フォトレジストなどを
用いたレジストパターニング法が知られている。この方
法は、基板上に配線材料を成膜した後、その表面全域に
亙って均一にレジストを塗布し、更に所定のパターンを
レジスト面に被せて露光してレジストパターンを形成
し、その後、エッチング装置によって特定箇所の配線材
料を食刻することにより配線パターンを形成する方法で
ある。
【０００３】ところで、このようなレジストパターニン
グ法においては、配線材料としてアルミニウムなどを成
膜するような場合には、レジストパターン形成の際、ア
ルミニウムからの反射によって、その周囲にハレーショ
ンが生じ、形成されるレジストパターンが設計パターン
よりも若干大きくなってしまうという問題がある。
グ法においては、配線材料としてアルミニウムなどを成
膜するような場合には、レジストパターン形成の際、ア
ルミニウムからの反射によって、その周囲にハレーショ
ンが生じ、形成されるレジストパターンが設計パターン
よりも若干大きくなってしまうという問題がある。
【０００４】このようなハレーション発生に対しては、
現在、配線材料膜上にａ−Ｓｉ（アモルファスシリコ
ン）やＴｉＯＮなどの低反射率の被膜を形成し、配線材
料膜からの反射率を低くさせ、これにより露光時、ハレ
ーションが生じないような対策が施されている。
現在、配線材料膜上にａ−Ｓｉ（アモルファスシリコ
ン）やＴｉＯＮなどの低反射率の被膜を形成し、配線材
料膜からの反射率を低くさせ、これにより露光時、ハレ
ーションが生じないような対策が施されている。
【０００５】
【発明が解決しようとする課題】しかしながら、このよ
うに配線材料膜上に低反射率の膜を積層した場合、当然
ながら、その多層構造のために配線加工の際のエッチン
グ選択比の設定が難しくなるばかりか、エッチングで基
板上に形成されたパターンのアスペクト比（高さ／幅）
が大きくなってしまう傾向にある。更に、この方法は、
ａ−ＳｉやＴｉＯＮなどの成膜の際に多くのダストが発
生するため、このダストにより配線材料同士が短絡した
りして、いわゆる配線パターン不良が生じる恐れがあ
り、これを避けるためには高度な成膜技術が必要であ
る。
うに配線材料膜上に低反射率の膜を積層した場合、当然
ながら、その多層構造のために配線加工の際のエッチン
グ選択比の設定が難しくなるばかりか、エッチングで基
板上に形成されたパターンのアスペクト比（高さ／幅）
が大きくなってしまう傾向にある。更に、この方法は、
ａ−ＳｉやＴｉＯＮなどの成膜の際に多くのダストが発
生するため、このダストにより配線材料同士が短絡した
りして、いわゆる配線パターン不良が生じる恐れがあ
り、これを避けるためには高度な成膜技術が必要であ
る。
【０００６】本発明は、かかる現状に鑑み、配線材料膜
上に低反射率の膜を形成することなく、レジストパター
ン形成時のハレーションを防止できるような配線パター
ン形成方法を提供することを目的とするものである。
上に低反射率の膜を形成することなく、レジストパター
ン形成時のハレーションを防止できるような配線パター
ン形成方法を提供することを目的とするものである。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、本発明によれば、配線材料膜を成膜した半導体基板
の表面にレジストを塗布し、基板上のレジストを部分的
に露光して基板上に所定のレジストパターンを形成し、
その後エッチングすることにより、基板表面に所定の配
線パターンを形成する方法において、前記レジスト塗布
に先立ち、基板表面に形成された配線材料膜にイオン注
入することを特徴とする配線パターン形成方法が提供さ
れる。
め、本発明によれば、配線材料膜を成膜した半導体基板
の表面にレジストを塗布し、基板上のレジストを部分的
に露光して基板上に所定のレジストパターンを形成し、
その後エッチングすることにより、基板表面に所定の配
線パターンを形成する方法において、前記レジスト塗布
に先立ち、基板表面に形成された配線材料膜にイオン注
入することを特徴とする配線パターン形成方法が提供さ
れる。
【０００８】
【作用】配線材料膜にイオンを注入することにより、材
料膜の膜表面は改質し、表面自体の粗度も粗い方向に変
化する。これにより、材料膜表面は、あたかもブラスト
をかけたように反射率が低くなり、低反射率膜を形成し
なくともハレーションを抑制することができる。
料膜の膜表面は改質し、表面自体の粗度も粗い方向に変
化する。これにより、材料膜表面は、あたかもブラスト
をかけたように反射率が低くなり、低反射率膜を形成し
なくともハレーションを抑制することができる。
【０００９】
【実施例】図面を参照しながら本発明による配線パター
ン形成法を以下、説明する。図１および図２は、本発明
方法による配線パターン形成過程を順に示したものであ
る。まず、図１（ａ）に示すように、配線パターン形成
対象物として、例えばＳｉなどからなる半導体基板１が
用意される。次に、この半導体基板１の表面全域に、例
えばスパッタリング装置（図示せず）を用いて、導電性
の配線材料膜２が形成される（図１−ｂ）。この配線材
料は、例えばＡｌ（アルミニウム）やＣｕ（銅）などか
ら構成され、それ自体は高い反射率を有するものである
（したがって、このままレジストパターニングした場合
には、ハレーションを起こし所望の配線パターンが得ら
れない）。
ン形成法を以下、説明する。図１および図２は、本発明
方法による配線パターン形成過程を順に示したものであ
る。まず、図１（ａ）に示すように、配線パターン形成
対象物として、例えばＳｉなどからなる半導体基板１が
用意される。次に、この半導体基板１の表面全域に、例
えばスパッタリング装置（図示せず）を用いて、導電性
の配線材料膜２が形成される（図１−ｂ）。この配線材
料は、例えばＡｌ（アルミニウム）やＣｕ（銅）などか
ら構成され、それ自体は高い反射率を有するものである
（したがって、このままレジストパターニングした場合
には、ハレーションを起こし所望の配線パターンが得ら
れない）。
【００１０】以上のようにして、半導体基板１上に所定
膜厚の配線材料膜２が一様に成膜されたならば、次にイ
オン注入装置（図示せず）を用いて、配線材料膜２の表
面に対しイオン（例えば、Ｏ、Ｎ、Ｃイオンなど）を注
入する。この結果、膜２は照射されたイオンによって、
その表面から深さ数〜数１０ミクロンに亙って部分的に
荒らされ、その表面輝度、すなわち反射率を低めること
になる。図１（ｃ）は、イオン注入によって配線材料膜
２が表面改質した状態を示している。このイオン注入工
程に関しては、短時間でできるだけ効果的に配線材料膜
２の反射率を下げることが好ましく、この観点から言え
ば、比較的原子半径の大きなイオンが選択されることが
好ましい。なお当然ながら、配線材料膜２の導電性に著
しく影響の与えるようなイオンは排除されるべきであ
る。
膜厚の配線材料膜２が一様に成膜されたならば、次にイ
オン注入装置（図示せず）を用いて、配線材料膜２の表
面に対しイオン（例えば、Ｏ、Ｎ、Ｃイオンなど）を注
入する。この結果、膜２は照射されたイオンによって、
その表面から深さ数〜数１０ミクロンに亙って部分的に
荒らされ、その表面輝度、すなわち反射率を低めること
になる。図１（ｃ）は、イオン注入によって配線材料膜
２が表面改質した状態を示している。このイオン注入工
程に関しては、短時間でできるだけ効果的に配線材料膜
２の反射率を下げることが好ましく、この観点から言え
ば、比較的原子半径の大きなイオンが選択されることが
好ましい。なお当然ながら、配線材料膜２の導電性に著
しく影響の与えるようなイオンは排除されるべきであ
る。
【００１１】次に、表面改質した配線材料膜２に対し、
その表面にポジ型レジスト３を塗布する。このポジ型レ
ジスト３は、光照射によって分解して現像液に可溶性と
なる感光性材料であり、図１（ｄ）に示したように、ス
ピンコータＳなどを使用することにより、ノズルＮより
レジストを滴下しウエハチャック（図示しない）上に固
定保持したウエハを矢印Ｗのように高速回転させてレジ
スト３を配線材料膜２全域に亙って均一に塗布すること
ができる。このようにして配線材料膜２上に所定厚さの
レジスト３が塗布されたならば、次にレジスト３上に所
定のマスクパターン４を被せ、その上から露光装置（図
示せず）を使用して配線領域とならないレジスト部分を
露光する。露光後、この基板１はレジスト３に対し現
像、洗浄、乾燥の各処理がなされ、これにより露光され
たレジスト部分だけが配線材料膜２上より除去され、最
終的には配線材料膜２の表面には図２（ｅ）に示したよ
うな、レジストパターンが形成される。
その表面にポジ型レジスト３を塗布する。このポジ型レ
ジスト３は、光照射によって分解して現像液に可溶性と
なる感光性材料であり、図１（ｄ）に示したように、ス
ピンコータＳなどを使用することにより、ノズルＮより
レジストを滴下しウエハチャック（図示しない）上に固
定保持したウエハを矢印Ｗのように高速回転させてレジ
スト３を配線材料膜２全域に亙って均一に塗布すること
ができる。このようにして配線材料膜２上に所定厚さの
レジスト３が塗布されたならば、次にレジスト３上に所
定のマスクパターン４を被せ、その上から露光装置（図
示せず）を使用して配線領域とならないレジスト部分を
露光する。露光後、この基板１はレジスト３に対し現
像、洗浄、乾燥の各処理がなされ、これにより露光され
たレジスト部分だけが配線材料膜２上より除去され、最
終的には配線材料膜２の表面には図２（ｅ）に示したよ
うな、レジストパターンが形成される。
【００１２】次に、このレジストパターンを形成した基
板１に対し、レジスト３が除去された配線材料膜部分を
基板表面から除去する配線加工がなされる。この配線加
工は、例えば反応性ガスプラズマを利用したドライエッ
チング装置によりなされ、レジスト３で保護されない配
線材料膜が食刻され、基板１の表面には図２（ｆ）に示
すような配線パターンが形成されることになる。そし
て、エッチング終了後において、基板表面にはレジスト
剥離液５がかけられ、配線材料膜２より残りのレジスト
３が除去され、図２（ｇ）に示すような配線パターンが
得られる。
板１に対し、レジスト３が除去された配線材料膜部分を
基板表面から除去する配線加工がなされる。この配線加
工は、例えば反応性ガスプラズマを利用したドライエッ
チング装置によりなされ、レジスト３で保護されない配
線材料膜が食刻され、基板１の表面には図２（ｆ）に示
すような配線パターンが形成されることになる。そし
て、エッチング終了後において、基板表面にはレジスト
剥離液５がかけられ、配線材料膜２より残りのレジスト
３が除去され、図２（ｇ）に示すような配線パターンが
得られる。
【００１３】このように本形成法によれば、露光前処理
として、配線材料膜２の表面にイオン注入し、その表面
からの反射率を低下させるため、レジスト塗布後の露光
の際には、配線材料膜２からの光反射が抑えられ、マス
キング部分への漏光に起因したレジストパターン不良が
なくなる。また、この方法は、配線材料膜表面に低反射
率の薄膜を形成する従来のハレーション対策と異なり、
配線材料膜そのものを一部変質させるため、その分、層
の数が少なくなり、配線加工の際のエッチング選択比の
設定が容易になる。更に、これに伴って配線膜厚が従来
よりも小さくなり、配線パターンのアスペクト比（高さ
／幅）を小さくして、基板を平坦化することができる。
なお、本形成法において、イオン注入過程に発生するダ
ストは、従来の低反射率の薄膜膜付けの際に発生するダ
スト量よりも格段に少ないことが確認されており、この
点においても配線パターン不良発生を低減させることが
できる。
として、配線材料膜２の表面にイオン注入し、その表面
からの反射率を低下させるため、レジスト塗布後の露光
の際には、配線材料膜２からの光反射が抑えられ、マス
キング部分への漏光に起因したレジストパターン不良が
なくなる。また、この方法は、配線材料膜表面に低反射
率の薄膜を形成する従来のハレーション対策と異なり、
配線材料膜そのものを一部変質させるため、その分、層
の数が少なくなり、配線加工の際のエッチング選択比の
設定が容易になる。更に、これに伴って配線膜厚が従来
よりも小さくなり、配線パターンのアスペクト比（高さ
／幅）を小さくして、基板を平坦化することができる。
なお、本形成法において、イオン注入過程に発生するダ
ストは、従来の低反射率の薄膜膜付けの際に発生するダ
スト量よりも格段に少ないことが確認されており、この
点においても配線パターン不良発生を低減させることが
できる。
【００１４】
【発明の効果】以上説明したように、本発明によれば、
配線材料膜にイオンを注入することにより、その膜表面
の反射率を容易に低くでき、低反射率膜の積層技術や複
雑な配線加工を必要とすることなく、ハレーション対策
を施すことができる。また、本形成法によれば、配線膜
厚が厚くならず小さなアスペクト比を実現でき、高品質
の配線パターンを持った基板を提供することができる。
配線材料膜にイオンを注入することにより、その膜表面
の反射率を容易に低くでき、低反射率膜の積層技術や複
雑な配線加工を必要とすることなく、ハレーション対策
を施すことができる。また、本形成法によれば、配線膜
厚が厚くならず小さなアスペクト比を実現でき、高品質
の配線パターンを持った基板を提供することができる。
【図１】本発明による配線パターン形成過程を順に示
し、レジスト塗布工程までを示した図である。
し、レジスト塗布工程までを示した図である。
【図２】図１に続く配線パターン形成過程を順に示し、
最終的な配線パターン形成工程までを示した図である。
最終的な配線パターン形成工程までを示した図である。
１…半導体基板 ２…配線材料膜 ３…レジスト
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/3065 7352−4Ｍ Ｈ０１Ｌ 21/30 ５６３ 7352−4Ｍ ５７２ Ｂ 21/302 Ｈ
Claims (3)
- 【請求項１】 配線材料膜を成膜した半導体基板の表面
にレジストを塗布し、基板上のレジストを部分的に露光
して基板上に所定のレジストパターンを形成し、その後
エッチングすることにより、基板表面に所定の配線パタ
ーンを形成する方法において、 前記レジスト塗布に先立ち、基板表面に形成された配線
材料膜にイオン注入することを特徴とする半導体装置の
配線パターン形成方法。 - 【請求項２】 前記イオンは、Ｏイオン、Ｎイオン、ま
たはＣイオンのいずれかであることを特徴とする請求項
１に記載の配線パターン形成方法。 - 【請求項３】 前記エッチングはドライエッチングであ
ることを特徴とする請求項１に記載の配線パターン形成
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6046396A JPH07235544A (ja) | 1994-02-21 | 1994-02-21 | 半導体装置の配線パターン形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6046396A JPH07235544A (ja) | 1994-02-21 | 1994-02-21 | 半導体装置の配線パターン形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07235544A true JPH07235544A (ja) | 1995-09-05 |
Family
ID=12745993
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6046396A Pending JPH07235544A (ja) | 1994-02-21 | 1994-02-21 | 半導体装置の配線パターン形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07235544A (ja) |
-
1994
- 1994-02-21 JP JP6046396A patent/JPH07235544A/ja active Pending
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