JPH07235609A - 電界効果トランジスタの保護装置 - Google Patents
電界効果トランジスタの保護装置Info
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- JPH07235609A JPH07235609A JP6040507A JP4050794A JPH07235609A JP H07235609 A JPH07235609 A JP H07235609A JP 6040507 A JP6040507 A JP 6040507A JP 4050794 A JP4050794 A JP 4050794A JP H07235609 A JPH07235609 A JP H07235609A
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- Logic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 ソース‐ドレイン区間を入力端子と出力端子
との間に接続されている直列パススルーＦＥＴの入力端
をＦＥＴの入力ソースまたはドレイン端子電極に与えら
れる過電圧から保護するための装置において、ＭＯＳイ
ンバータへの入力信号源として作動する入力パススルー
ＦＥＴのゲート酸化物の両端の電圧を制限する。 【構成】 ＦＥＴダイオードとして接続されている保護
用ＦＥＴを含んでおり、前記ダイオードがパススルーＦ
ＥＴの入力ドレインまたはソース端子とゲート電極との
間に接続されている。
との間に接続されている直列パススルーＦＥＴの入力端
をＦＥＴの入力ソースまたはドレイン端子電極に与えら
れる過電圧から保護するための装置において、ＭＯＳイ
ンバータへの入力信号源として作動する入力パススルー
ＦＥＴのゲート酸化物の両端の電圧を制限する。 【構成】 ＦＥＴダイオードとして接続されている保護
用ＦＥＴを含んでおり、前記ダイオードがパススルーＦ
ＥＴの入力ドレインまたはソース端子とゲート電極との
間に接続されている。
Description
【０００１】
【産業上の利用分野】本発明は、金属酸化物半導体電界
効果トランジスタ（ＭＯＳＦＥＴ）に関し、一層詳細に
は、入力直列パスＭＯＳＦＥＴのゲート酸化物の両端の
電圧を、ゲート酸化物の損傷を生じさせないレベルに制
限する保護装置に関する。
効果トランジスタ（ＭＯＳＦＥＴ）に関し、一層詳細に
は、入力直列パスＭＯＳＦＥＴのゲート酸化物の両端の
電圧を、ゲート酸化物の損傷を生じさせないレベルに制
限する保護装置に関する。
【０００２】
【従来の技術】ＭＯＳトランジスタまたはＭＯＳＦＥＴ
はよく知られている。これらのトランジスタは基本的に
ドープされたシリコンまたは抵抗器のように作用するい
くつかの他の基板材料のバーから成っている。電流が注
入される端子はソースと呼ばれている。ソース端子は機
能的に真空管の陰極に類似している。反対側の端子はド
レイン端子と呼ばれ、機能的に真空管の陽極に類似して
いる。ＭＯＳＦＥＴでは、ドレインおよびソースに与え
られる電圧の極性が変更され得る。ゲート電極は基本的
に、チャネル領域全体を覆っている酸化物の上に載せら
れている導電性領域から成っている。ゲートの導電性領
域は絶縁酸化物層および半導体チャネルと共にキャパシ
タを形成する。従ってゲート電極上の電圧を制御するこ
とにより、ソース電極とドレイン電極との間を流れる電
流を制御することができる。ドレイン電流の流れはゲー
ト電圧により増され、またそれにより制御または変調さ
れ得る。チャネル抵抗はゲート電圧に直接に関係付けら
れている。これらの動作はよく知られている。材料の導
電形を逆にすることによりｐまたはｎチャネルを有する
ＭＯＳＦＥＴを製造することが可能であり、また同一の
基板の上にｐチャネルＭＯＳＦＥＴおよびｎチャネルＭ
ＯＳＦＥＴの双方を形成することも可能である。それに
より、ディジタル回路に使用される相補性ＣＭＳ／ＭＯ
ＳまたはＣＭＯＳ形式が得られる。
はよく知られている。これらのトランジスタは基本的に
ドープされたシリコンまたは抵抗器のように作用するい
くつかの他の基板材料のバーから成っている。電流が注
入される端子はソースと呼ばれている。ソース端子は機
能的に真空管の陰極に類似している。反対側の端子はド
レイン端子と呼ばれ、機能的に真空管の陽極に類似して
いる。ＭＯＳＦＥＴでは、ドレインおよびソースに与え
られる電圧の極性が変更され得る。ゲート電極は基本的
に、チャネル領域全体を覆っている酸化物の上に載せら
れている導電性領域から成っている。ゲートの導電性領
域は絶縁酸化物層および半導体チャネルと共にキャパシ
タを形成する。従ってゲート電極上の電圧を制御するこ
とにより、ソース電極とドレイン電極との間を流れる電
流を制御することができる。ドレイン電流の流れはゲー
ト電圧により増され、またそれにより制御または変調さ
れ得る。チャネル抵抗はゲート電圧に直接に関係付けら
れている。これらの動作はよく知られている。材料の導
電形を逆にすることによりｐまたはｎチャネルを有する
ＭＯＳＦＥＴを製造することが可能であり、また同一の
基板の上にｐチャネルＭＯＳＦＥＴおよびｎチャネルＭ
ＯＳＦＥＴの双方を形成することも可能である。それに
より、ディジタル回路に使用される相補性ＣＭＳ／ＭＯ
ＳまたはＣＭＯＳ形式が得られる。
【０００３】公知のように、ＭＯＳデバイスには多くの
変形が存在する。ＭＯＳデバイスに関して従来よく知ら
れている難点はこのようなデバイスの保護に関するもの
である。従来技術では、ＭＯＳデバイスがそのケースに
よりピックアップ時に静電放電が生じ、また取扱者の身
体と接地点との間のキャパシタンスがデバイスのバルク
‐チャネル間およびチャネル‐ゲート間のキャパシタン
スの直列配置を通じて接地点へ放電されるという事実が
知られている。このことは離散的なＭＯＳＦＥＴにも相
補性のＭＯＳＩＣにも当てはまる。こうして、従来技術
では、このような損傷を防ぐべく正しく注意深くこのよ
うなデバイスを取り扱う必要があった。いずれの場合に
も、静電放電の問題のために、かなりの製造者が多数の
ＭＯＳデバイスに対して種々の形態の保護対策を講じて
きた。一般に、この保護は基板材料の部分として組み入
れられたダイオードの形態をとっている。
変形が存在する。ＭＯＳデバイスに関して従来よく知ら
れている難点はこのようなデバイスの保護に関するもの
である。従来技術では、ＭＯＳデバイスがそのケースに
よりピックアップ時に静電放電が生じ、また取扱者の身
体と接地点との間のキャパシタンスがデバイスのバルク
‐チャネル間およびチャネル‐ゲート間のキャパシタン
スの直列配置を通じて接地点へ放電されるという事実が
知られている。このことは離散的なＭＯＳＦＥＴにも相
補性のＭＯＳＩＣにも当てはまる。こうして、従来技術
では、このような損傷を防ぐべく正しく注意深くこのよ
うなデバイスを取り扱う必要があった。いずれの場合に
も、静電放電の問題のために、かなりの製造者が多数の
ＭＯＳデバイスに対して種々の形態の保護対策を講じて
きた。一般に、この保護は基板材料の部分として組み入
れられたダイオードの形態をとっている。
【０００４】従来のＭＯＳデバイスのゲート電圧取扱能
力は一般に３０Ｖと約１００Ｖとの間である。このよう
な電圧はブレークダウンを生じないであろう。しかし、
どのＭＯＳデバイスでも、いったん酸化物絶縁がブレー
クダウンすると、デバイスが通常破壊される。こうして
従来の技術は入力キャパシタンスと並列にダイオードを
使用し、またこの方法が単一ゲートＭＯＳデバイスに用
いられたが、デバイスがほぼ零バイアスで作動する時に
単一ダイオードが正弦波の正のピークをクリップするの
で、信号の取扱に関して制限を有していた。
力は一般に３０Ｖと約１００Ｖとの間である。このよう
な電圧はブレークダウンを生じないであろう。しかし、
どのＭＯＳデバイスでも、いったん酸化物絶縁がブレー
クダウンすると、デバイスが通常破壊される。こうして
従来の技術は入力キャパシタンスと並列にダイオードを
使用し、またこの方法が単一ゲートＭＯＳデバイスに用
いられたが、デバイスがほぼ零バイアスで作動する時に
単一ダイオードが正弦波の正のピークをクリップするの
で、信号の取扱に関して制限を有していた。
【０００５】ダイオードおよび逆直列ダイオードの使用
は大きい電圧に対して酸化物のブレークダウンを防止す
るべくＭＯＳデバイスで用いられた。ダイオードはモノ
リシックなチップの部分としてｐｎ接合を形成すること
により製造された。この保護方法はモトローラ、ＲＣＡ
などのような多くの会社で相補性ＭＯＳデバイスに使用
された。このような保護回路はよく知られている。たと
えば、レストン(Reston)出版社により１９７５年に出版
されたレンク(John D.Lenk) による「ＭＯＳユーザーの
ためのマニュアル」という名称のテキストを参照された
い。また米国特許第 4,061,928号明細書をも参照された
い。この特許には、静電気に起因して生じ得る過電圧に
対して集積ＭＯＳ回路の入力端を保護するための装置が
記載されている。この装置は、ＭＯＳ回路に接続されて
おり、また２つのバイパス回路を有し、また高抵抗の補
償抵抗を有する第１の回路を含んでいる。第２の回路は
第１の回路の前に接続されており、またバイパス回路お
よび他の高抵抗の補償抵抗を含んでいる。これらの回路
の組み合わせは、入力トランジスタとしてＭＯＳＦＥＴ
を、また負荷トランジスタとして他のＭＯＳＦＥＴを利
用するインバータ段への入力端を保護するべく作動す
る。
は大きい電圧に対して酸化物のブレークダウンを防止す
るべくＭＯＳデバイスで用いられた。ダイオードはモノ
リシックなチップの部分としてｐｎ接合を形成すること
により製造された。この保護方法はモトローラ、ＲＣＡ
などのような多くの会社で相補性ＭＯＳデバイスに使用
された。このような保護回路はよく知られている。たと
えば、レストン(Reston)出版社により１９７５年に出版
されたレンク(John D.Lenk) による「ＭＯＳユーザーの
ためのマニュアル」という名称のテキストを参照された
い。また米国特許第 4,061,928号明細書をも参照された
い。この特許には、静電気に起因して生じ得る過電圧に
対して集積ＭＯＳ回路の入力端を保護するための装置が
記載されている。この装置は、ＭＯＳ回路に接続されて
おり、また２つのバイパス回路を有し、また高抵抗の補
償抵抗を有する第１の回路を含んでいる。第２の回路は
第１の回路の前に接続されており、またバイパス回路お
よび他の高抵抗の補償抵抗を含んでいる。これらの回路
の組み合わせは、入力トランジスタとしてＭＯＳＦＥＴ
を、また負荷トランジスタとして他のＭＯＳＦＥＴを利
用するインバータ段への入力端を保護するべく作動す
る。
【０００６】米国特許第 4,527,213号明細書には、入力
端子の一端に接続されている第１の抵抗器と、入力サー
ジの放電を加速するため第１の抵抗器と参照電圧源との
間に接続されている第１の保護回路とを有するＭＯＳ回
路に対する保護回路が示されている。第１の保護回路は
第１のＭＯＳトランジスタとそのソース‐ドレイン区間
に直列に接続されている抵抗器とを含んでいる。第１の
トランジスタはそのゲート電極をドレイン電極に接続さ
れてダイオードとして配線されている。第２の回路もそ
のゲート電極をドレイン電極に接続されてダイオードと
して配線されている。それによって第１および第２の回
路は、大きい電位に関してＭＯＳトランジスタを保護す
るのに使用される抵抗器により分離されている。
端子の一端に接続されている第１の抵抗器と、入力サー
ジの放電を加速するため第１の抵抗器と参照電圧源との
間に接続されている第１の保護回路とを有するＭＯＳ回
路に対する保護回路が示されている。第１の保護回路は
第１のＭＯＳトランジスタとそのソース‐ドレイン区間
に直列に接続されている抵抗器とを含んでいる。第１の
トランジスタはそのゲート電極をドレイン電極に接続さ
れてダイオードとして配線されている。第２の回路もそ
のゲート電極をドレイン電極に接続されてダイオードと
して配線されている。それによって第１および第２の回
路は、大きい電位に関してＭＯＳトランジスタを保護す
るのに使用される抵抗器により分離されている。
【０００７】米国特許第 3,810,952号明細書には、それ
ぞれ保護されるべきＦＥＴのゲートおよびソースに接続
されているドレインおよびソースを有し、ゲートが抵抗
器を通じて入力端に接続されている第１の保護される絶
縁ゲート電界効果トランジスタが示されている。第１の
トランジスタよりもしきい電圧が高い第２の保護用トラ
ンジスタは第１のトランジスタのゲートに接続されてい
るソースを有し、また他の抵抗器を通じて、ゲートおよ
びドレインで入力端に接続されている同一のトランジス
タのソースに接続されている。第２の保護用トランジス
タは、保護されるトランジスタに与えられる電圧を減ず
るべく、また第１のトランジスタを導通させるべく、入
力端に与えられる過電圧に応答して導通する。第１のト
ランジスタの導通は、減ぜられたレベルでの電圧が保護
されるトランジスタに与えられるようにする。この回路
は前記米国特許の図２、３および４に示されており、そ
こには電界効果トランジスタがゲートおよびソースをダ
イオードとして互いに接続されて示されている。
ぞれ保護されるべきＦＥＴのゲートおよびソースに接続
されているドレインおよびソースを有し、ゲートが抵抗
器を通じて入力端に接続されている第１の保護される絶
縁ゲート電界効果トランジスタが示されている。第１の
トランジスタよりもしきい電圧が高い第２の保護用トラ
ンジスタは第１のトランジスタのゲートに接続されてい
るソースを有し、また他の抵抗器を通じて、ゲートおよ
びドレインで入力端に接続されている同一のトランジス
タのソースに接続されている。第２の保護用トランジス
タは、保護されるトランジスタに与えられる電圧を減ず
るべく、また第１のトランジスタを導通させるべく、入
力端に与えられる過電圧に応答して導通する。第１のト
ランジスタの導通は、減ぜられたレベルでの電圧が保護
されるトランジスタに与えられるようにする。この回路
は前記米国特許の図２、３および４に示されており、そ
こには電界効果トランジスタがゲートおよびソースをダ
イオードとして互いに接続されて示されている。
【０００８】米国特許第 4,481,522号明細書には、スパ
イク状の入力電圧のもとにブレークダウンしない集積ゲ
ート電界効果トランジスタ（ＩＧＦＥＴ）のゲート絶縁
に対する改良された保護デバイスが示されている。保護
デバイスは作動用ＩＧＦＥＴと同一の半導体チップの上
に形成されており、また入力端子と作動用ＩＧＦＥＴの
ゲートとの間に接続されている抵抗器を含んでいる。保
護用ＩＧＦＥＴのドレインおよびゲートは共に作動用Ｉ
ＧＦＥＴのゲートに接続されており、また他の抵抗器が
保護用ＩＧＦＥＴのソースと定電圧源との間に接続され
ている。
イク状の入力電圧のもとにブレークダウンしない集積ゲ
ート電界効果トランジスタ（ＩＧＦＥＴ）のゲート絶縁
に対する改良された保護デバイスが示されている。保護
デバイスは作動用ＩＧＦＥＴと同一の半導体チップの上
に形成されており、また入力端子と作動用ＩＧＦＥＴの
ゲートとの間に接続されている抵抗器を含んでいる。保
護用ＩＧＦＥＴのドレインおよびゲートは共に作動用Ｉ
ＧＦＥＴのゲートに接続されており、また他の抵抗器が
保護用ＩＧＦＥＴのソースと定電圧源との間に接続され
ている。
【０００９】上記の各特許および従来技術は、保護され
る電界効果トランジスタの寿命を延長するべくゲート絶
縁箔を保護するための保護デバイスおよび回路に関する
多くの開示が従来存在するという事実を認めるべく列挙
されてきた。ＦＥＴの改善された電気的性能が、ゲート
絶縁箔をより薄くすることによってしきい電圧の減少お
よび電圧ゲインの増大により達成されることは従来から
知られている。しかし、もしゲート絶縁箔がより薄くさ
れるならば、ゲート絶縁箔の誘電ブレークダウン電圧が
低くなる。こうして、ゲート絶縁箔を可能なかぎり薄く
保ち、しかも薄いゲート絶縁箔がデバイスの過電圧の間
に破壊されないように保護を行うことが望ましい。
る電界効果トランジスタの寿命を延長するべくゲート絶
縁箔を保護するための保護デバイスおよび回路に関する
多くの開示が従来存在するという事実を認めるべく列挙
されてきた。ＦＥＴの改善された電気的性能が、ゲート
絶縁箔をより薄くすることによってしきい電圧の減少お
よび電圧ゲインの増大により達成されることは従来から
知られている。しかし、もしゲート絶縁箔がより薄くさ
れるならば、ゲート絶縁箔の誘電ブレークダウン電圧が
低くなる。こうして、ゲート絶縁箔を可能なかぎり薄く
保ち、しかも薄いゲート絶縁箔がデバイスの過電圧の間
に破壊されないように保護を行うことが望ましい。
【００１０】多くのＭＯＳ回路構成に用いられる直列パ
ススルーＭＯＳＦＥＴを含んでいる場合には特別な問題
がある。直列パススルーＭＯＳＦＥＴを用いる多くのシ
ステム構成では、回路は異なる電力源から供給される２
つの異なる電圧を用いる。たとえば、このようなシステ
ムでは、バイアスおよび論理レベルを与えるために３．
３Ｖおよび５Ｖの電力源が用いられる。３．３Ｖの電力
源は、５Ｖの供給がターンオンされている時に、必ずし
もオンでなくてよい。これは短い周期にわたり、または
低いほうの電圧の供給源としての１つの供給源の故障の
ために任意の周期にわたり“パワー‐オン”の間に生起
し得る。この場合、３．３Ｖ回路構成要素の入力／出力
回路は、薄いゲート酸化物（１０ｎｍまたはそれ以下の
厚みを有するゲート酸化物）の場合に損傷と結び付けら
れる厳しい酸化物ストレスを生じさせ得る５．５Ｖによ
りバイアスされている。従来の技術はそれ自体では、直
列パススルーデバイスとして使用されるＭＯＳＦＥＴの
保護を指向していない。さらに、薄い酸化物は必要とさ
れ、またもし酸化物が問題を回避するべくより厚くされ
たならば、デバイスは回路性能の低下に通ずるより低い
相互コンダクタンスを呈する。
ススルーＭＯＳＦＥＴを含んでいる場合には特別な問題
がある。直列パススルーＭＯＳＦＥＴを用いる多くのシ
ステム構成では、回路は異なる電力源から供給される２
つの異なる電圧を用いる。たとえば、このようなシステ
ムでは、バイアスおよび論理レベルを与えるために３．
３Ｖおよび５Ｖの電力源が用いられる。３．３Ｖの電力
源は、５Ｖの供給がターンオンされている時に、必ずし
もオンでなくてよい。これは短い周期にわたり、または
低いほうの電圧の供給源としての１つの供給源の故障の
ために任意の周期にわたり“パワー‐オン”の間に生起
し得る。この場合、３．３Ｖ回路構成要素の入力／出力
回路は、薄いゲート酸化物（１０ｎｍまたはそれ以下の
厚みを有するゲート酸化物）の場合に損傷と結び付けら
れる厳しい酸化物ストレスを生じさせ得る５．５Ｖによ
りバイアスされている。従来の技術はそれ自体では、直
列パススルーデバイスとして使用されるＭＯＳＦＥＴの
保護を指向していない。さらに、薄い酸化物は必要とさ
れ、またもし酸化物が問題を回避するべくより厚くされ
たならば、デバイスは回路性能の低下に通ずるより低い
相互コンダクタンスを呈する。
【００１１】
【発明が解決しようとする課題】本発明の課題は、直列
パスまたはパススルーＭＯＳＦＥＴと共に入力／出力回
路のなかに高い相互コンダクタンスを有する薄い酸化物
デバイスの使用を許すことにある。
パスまたはパススルーＭＯＳＦＥＴと共に入力／出力回
路のなかに高い相互コンダクタンスを有する薄い酸化物
デバイスの使用を許すことにある。
【００１２】
【課題を解決するための手段】この課題は、本発明によ
れば、ソース‐ドレイン区間を入力端子と出力端子との
間に接続されている直列パススルーＦＥＴトランジスタ
の入力端をＦＥＴの入力ソースまたはドレイン端子電極
に与えられる過電圧から保護するための装置において、
ＦＥＴダイオードとして接続されている保護用ＦＥＴト
ランジスタを含んでおり、前記ダイオードが前記パスス
ルーＦＥＴの前記入力ドレインまたはソース端子と前記
ゲート電極との間に、前記入力端子における電圧が予め
定められたレベルを越える時に導通するような極性で接
続されていることにより解決される。
れば、ソース‐ドレイン区間を入力端子と出力端子との
間に接続されている直列パススルーＦＥＴトランジスタ
の入力端をＦＥＴの入力ソースまたはドレイン端子電極
に与えられる過電圧から保護するための装置において、
ＦＥＴダイオードとして接続されている保護用ＦＥＴト
ランジスタを含んでおり、前記ダイオードが前記パスス
ルーＦＥＴの前記入力ドレインまたはソース端子と前記
ゲート電極との間に、前記入力端子における電圧が予め
定められたレベルを越える時に導通するような極性で接
続されていることにより解決される。
【００１３】
【実施例】以下図面を参照して本発明の実施例を説明す
る。直列パスまたはパススルーＦＥＴ１０はＭＯＳＦＥ
Ｔ（Ｍ1 ）である。ＭＯＳＦＥＴ１０は参照符号Ｖｉｎ
を付されている入力パッドまたは端子１１に接続されて
いるソース電極を有する。ＭＯＳＦＥＴ１０のドレイン
電極は、参照符号Ｍ3 およびＭ4 を付されているトラン
ジスタ１２および１３から成るＣＭＯＳインバータの入
力端子に接続されている。トランジスタ１２および１３
を含んでいるインバータはよく知られており、またＦＥ
Ｔテクノロジーに広く利用されており、また入力バッフ
アまたは他のデバイスとして利用されている標準的回路
である。基本的に、ディジタル回路に使用される実際上
すべてのＭＯＳデバイスはなんらかの形態の相補性イン
バータである。基本的回路は共通の基板またはチップの
上に形成されたｐチャネルデバイスおよびｎチャネルデ
バイスを用いている。ｐチャネルデバイスのソース電極
は供給電圧（＋Ｖｄｄ）に接続されており、ｎチャネル
デバイスのソース電極は参照電位点または接地点に接続
されている。両チャネルのゲート電極は互いに接続され
ており、また参照符号Ｖb を付されている入力端をなし
ている。出力はｐチャネルデバイス１２のドレイン電極
とｎチャネルデバイス１３のドレイン電極との間の接続
点からとられており、また参照符号ＶOUT を付されてい
る。こうして図面に示されているインバータは非常に典
型的であり、またよく知られているインバータであり、
また通常論理レベルで作動する。ここで通常＋Ｖb は２
値“１”であり、接地またはＶb における零は２値
“０”である。十分に正の入力により、基板のｐチャネ
ル部分は零のゲート電圧を有し、またほぼカットオフさ
れている。ｐチャネルデバイス１２はＦＥＴデバイスに
対して非常に小さいドレイン電流しか導かず、またたと
えば典型的にエンハンスメントＭＯＳＦＥＴに対して数
ピコアンペアの漏れ電流を導く。ｎチャネルデバイス１
３またはチップのｎチャネル部分は導電性になり、また
そのドレイン電圧は接地または零に近い。出力端におけ
る負荷キャパシタンスは出力負荷キャパシタンスと漂遊
キャパシタンスとの和を表す。入力端における接地電位
により、ｎチャネルデバイス１３はカットオフされてお
り、また小さい大きさの漏れドレイン電流が流れること
しか許さない。ｐチャネル要素が導電性になり、こうし
てｐチャネルドレインを＋Ｖｄｄに近いある電圧にす
る。こうして明らかなように、いずれの論理信号が入力
端に与えられようと、または出力端に現れようと、イン
バータの電力消費は非常に小さい。なぜならば、両チャ
ネルが直列に接続されており、また１つのチャネルは、
論理状態の間の非常に短い移行時間を除いて、常にカッ
トオフされているので、１または０としての両安定状態
が数ピコアンペアの漏れ電流しか導かないからである。
電力はスイッチングの間しか消費されず、これを論理回
路に対して理想的な状況にする。
る。直列パスまたはパススルーＦＥＴ１０はＭＯＳＦＥ
Ｔ（Ｍ1 ）である。ＭＯＳＦＥＴ１０は参照符号Ｖｉｎ
を付されている入力パッドまたは端子１１に接続されて
いるソース電極を有する。ＭＯＳＦＥＴ１０のドレイン
電極は、参照符号Ｍ3 およびＭ4 を付されているトラン
ジスタ１２および１３から成るＣＭＯＳインバータの入
力端子に接続されている。トランジスタ１２および１３
を含んでいるインバータはよく知られており、またＦＥ
Ｔテクノロジーに広く利用されており、また入力バッフ
アまたは他のデバイスとして利用されている標準的回路
である。基本的に、ディジタル回路に使用される実際上
すべてのＭＯＳデバイスはなんらかの形態の相補性イン
バータである。基本的回路は共通の基板またはチップの
上に形成されたｐチャネルデバイスおよびｎチャネルデ
バイスを用いている。ｐチャネルデバイスのソース電極
は供給電圧（＋Ｖｄｄ）に接続されており、ｎチャネル
デバイスのソース電極は参照電位点または接地点に接続
されている。両チャネルのゲート電極は互いに接続され
ており、また参照符号Ｖb を付されている入力端をなし
ている。出力はｐチャネルデバイス１２のドレイン電極
とｎチャネルデバイス１３のドレイン電極との間の接続
点からとられており、また参照符号ＶOUT を付されてい
る。こうして図面に示されているインバータは非常に典
型的であり、またよく知られているインバータであり、
また通常論理レベルで作動する。ここで通常＋Ｖb は２
値“１”であり、接地またはＶb における零は２値
“０”である。十分に正の入力により、基板のｐチャネ
ル部分は零のゲート電圧を有し、またほぼカットオフさ
れている。ｐチャネルデバイス１２はＦＥＴデバイスに
対して非常に小さいドレイン電流しか導かず、またたと
えば典型的にエンハンスメントＭＯＳＦＥＴに対して数
ピコアンペアの漏れ電流を導く。ｎチャネルデバイス１
３またはチップのｎチャネル部分は導電性になり、また
そのドレイン電圧は接地または零に近い。出力端におけ
る負荷キャパシタンスは出力負荷キャパシタンスと漂遊
キャパシタンスとの和を表す。入力端における接地電位
により、ｎチャネルデバイス１３はカットオフされてお
り、また小さい大きさの漏れドレイン電流が流れること
しか許さない。ｐチャネル要素が導電性になり、こうし
てｐチャネルドレインを＋Ｖｄｄに近いある電圧にす
る。こうして明らかなように、いずれの論理信号が入力
端に与えられようと、または出力端に現れようと、イン
バータの電力消費は非常に小さい。なぜならば、両チャ
ネルが直列に接続されており、また１つのチャネルは、
論理状態の間の非常に短い移行時間を除いて、常にカッ
トオフされているので、１または０としての両安定状態
が数ピコアンペアの漏れ電流しか導かないからである。
電力はスイッチングの間しか消費されず、これを論理回
路に対して理想的な状況にする。
【００１４】参照符号Ｖb を付されているインバータへ
の入力は直列パスＭＯＳＦＥＴ１０を通じて供給され
る。ＭＯＳＦＥＴ１０は、ドレインまたはソースをゲー
トに接続されてダイオードとして接続されているＭＯＳ
ＦＥＴ１４（Ｍ2 ）を有し、このダイオードはＦＥＴ１
０のソース電極とゲート電極との間に接続されている。
ＭＯＳダイオード１４は、ダイオードを形成するべく、
そのソースまたはドレイン電極に接続されているゲート
電極を有する。またＦＥＴ１０のゲート電極にはｐｎダ
イオード１６が接続されており、その陽極電極は＋Ｖｄ
ｄ供給電圧源に接続されており、またその陰極電極はＦ
ＥＴ１０のゲート電極に接続されている。入力電圧（Ｖ
ｉｎ）は通常入力端子１１に与えられ、この入力端子は
パススルーＦＥＴ１０のソース電極に接続されている。
この電圧はパススルーＦＥＴ１０のゲート電極の両端
に、入力端子１１に与えられる電圧とパススルーＦＥＴ
１０のゲート電圧との間の差である電圧降下を生じさせ
る。酸化物電圧を受容可能な値に制限するため、ＭＯＳ
トランジスタ１４はＭＯＳダイオードとして配線されて
おり、またＦＥＴ１０のソース電極とゲート電極との間
に接続されている。このＭＯＳダイオード１４は、パス
スルーＦＥＴ１０の酸化物の両端の電圧がＭＯＳダイオ
ード１４のしきい電圧を越える時にターンオンする。こ
うして酸化物電圧は外部から与えられる電圧またはパス
スルーＦＥＴ１０のゲート電圧に対して非臨界的な値に
制限される。ｐｎダイオード１６は＋Ｖｄｄ供給源から
パススルーＦＥＴ１０のゲート電極への順方向にバイア
スされており、また出力端からＭＯＳダイオード１４を
経て＋Ｖｄｄ供給源への漏れ電流の流れを抑制するべく
作動する。この作用はＶｄｄよりも大きい出力電圧の場
合に生ずる。
の入力は直列パスＭＯＳＦＥＴ１０を通じて供給され
る。ＭＯＳＦＥＴ１０は、ドレインまたはソースをゲー
トに接続されてダイオードとして接続されているＭＯＳ
ＦＥＴ１４（Ｍ2 ）を有し、このダイオードはＦＥＴ１
０のソース電極とゲート電極との間に接続されている。
ＭＯＳダイオード１４は、ダイオードを形成するべく、
そのソースまたはドレイン電極に接続されているゲート
電極を有する。またＦＥＴ１０のゲート電極にはｐｎダ
イオード１６が接続されており、その陽極電極は＋Ｖｄ
ｄ供給電圧源に接続されており、またその陰極電極はＦ
ＥＴ１０のゲート電極に接続されている。入力電圧（Ｖ
ｉｎ）は通常入力端子１１に与えられ、この入力端子は
パススルーＦＥＴ１０のソース電極に接続されている。
この電圧はパススルーＦＥＴ１０のゲート電極の両端
に、入力端子１１に与えられる電圧とパススルーＦＥＴ
１０のゲート電圧との間の差である電圧降下を生じさせ
る。酸化物電圧を受容可能な値に制限するため、ＭＯＳ
トランジスタ１４はＭＯＳダイオードとして配線されて
おり、またＦＥＴ１０のソース電極とゲート電極との間
に接続されている。このＭＯＳダイオード１４は、パス
スルーＦＥＴ１０の酸化物の両端の電圧がＭＯＳダイオ
ード１４のしきい電圧を越える時にターンオンする。こ
うして酸化物電圧は外部から与えられる電圧またはパス
スルーＦＥＴ１０のゲート電圧に対して非臨界的な値に
制限される。ｐｎダイオード１６は＋Ｖｄｄ供給源から
パススルーＦＥＴ１０のゲート電極への順方向にバイア
スされており、また出力端からＭＯＳダイオード１４を
経て＋Ｖｄｄ供給源への漏れ電流の流れを抑制するべく
作動する。この作用はＶｄｄよりも大きい出力電圧の場
合に生ずる。
【００１５】以上に示されたように、本回路により解決
される問題は下記のとおりである。異なる電力源から供
給される３．３Ｖおよび５Ｖ回路を使用するシステムに
おいては、３．３Ｖの電力源が、５Ｖ供給源がターンオ
ンされている時に、必ずしもオンでなくてよい。これは
短い周期にわたるパワーオンの間に生起し得るし、また
は３．３Ｖ源の故障に起因して長い周期にわたって生起
し得る。この場合、３．３Ｖ構成要素の入力／出力回路
は、たとえば５〜２５ｎｍまたはその前後の薄いゲート
酸化物の場合に、デバイスの損傷を招く厳しいストレス
を生じさせ得る５．５Ｖ（最悪の場合）によりバイアス
されている。こうして、入力／出力パススルーＦＥＴ１
０のゲート酸化物を保護するため、ＭＯＳダイオード１
４が端子１１としての入力／出力パッドとパススルーＦ
ＥＴ１０のゲート電極との間に接続されている。こうし
て、非常に薄いゲート酸化物を有し、従ってまた高い相
互コンダクタンスを有するパススルーＦＥＴを利用し、
しかも、ゲート酸化物の両端の電圧がパススルーＦＥＴ
のソース電極とゲート電極との間に接続されているＭＯ
Ｓダイオードの存在に起因する値に制限されるという事
実に基づいて、デバイスが故障しないことを保証し得
る。
される問題は下記のとおりである。異なる電力源から供
給される３．３Ｖおよび５Ｖ回路を使用するシステムに
おいては、３．３Ｖの電力源が、５Ｖ供給源がターンオ
ンされている時に、必ずしもオンでなくてよい。これは
短い周期にわたるパワーオンの間に生起し得るし、また
は３．３Ｖ源の故障に起因して長い周期にわたって生起
し得る。この場合、３．３Ｖ構成要素の入力／出力回路
は、たとえば５〜２５ｎｍまたはその前後の薄いゲート
酸化物の場合に、デバイスの損傷を招く厳しいストレス
を生じさせ得る５．５Ｖ（最悪の場合）によりバイアス
されている。こうして、入力／出力パススルーＦＥＴ１
０のゲート酸化物を保護するため、ＭＯＳダイオード１
４が端子１１としての入力／出力パッドとパススルーＦ
ＥＴ１０のゲート電極との間に接続されている。こうし
て、非常に薄いゲート酸化物を有し、従ってまた高い相
互コンダクタンスを有するパススルーＦＥＴを利用し、
しかも、ゲート酸化物の両端の電圧がパススルーＦＥＴ
のソース電極とゲート電極との間に接続されているＭＯ
Ｓダイオードの存在に起因する値に制限されるという事
実に基づいて、デバイスが故障しないことを保証し得
る。
【００１６】こうして明らかなように、上記の本発明は
パススルー回路に対する薄い酸化物を有するデバイスの
使用を可能にする。基本的に図面に示されているよう
に、参照符号ＶGSM1を付されている電圧はパススルーＦ
ＥＴ１０のゲート電極とソース電極との間の電圧であ
り、また端子１１における電圧（Ｖｉｎ）が作動電位
（＋Ｖｄｄ）よりも大きい時のＭＯＳダイオードしきい
電圧（ＶTM2 ）に等しい。
パススルー回路に対する薄い酸化物を有するデバイスの
使用を可能にする。基本的に図面に示されているよう
に、参照符号ＶGSM1を付されている電圧はパススルーＦ
ＥＴ１０のゲート電極とソース電極との間の電圧であ
り、また端子１１における電圧（Ｖｉｎ）が作動電位
（＋Ｖｄｄ）よりも大きい時のＭＯＳダイオードしきい
電圧（ＶTM2 ）に等しい。
【００１７】本発明を特別な典型的な実施例について図
示し説明してきたが、部品の配置の変更が本発明の範囲
内で特別な要求に適するように行われ得ることは当業者
に容易に理解されよう。こうしてたとえば、ダイオード
１６は図示されている実施例ではｐｎ接合ダイオードと
して示されているが、それはたとえばＭＯＳＦＥＴダイ
オードとして、またはショットキ‐ダイオードとしても
実現することができる。
示し説明してきたが、部品の配置の変更が本発明の範囲
内で特別な要求に適するように行われ得ることは当業者
に容易に理解されよう。こうしてたとえば、ダイオード
１６は図示されている実施例ではｐｎ接合ダイオードと
して示されているが、それはたとえばＭＯＳＦＥＴダイ
オードとして、またはショットキ‐ダイオードとしても
実現することができる。
【図１】本発明の実施例を示す結線図。
１０ バススルーＦＥＴ １１ 入力端子 １２ ｐチャネル‐デバイス １３ ｎチャネル‐デバイス １４ ＭＯＳダイオード １６ ｐｎダイオード ＋Ｖｄｄ 作動電位
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/003 Ｅ 7514−4Ｍ Ｈ０１Ｌ 29/78 ３０１ Ｋ
Claims (15)
- 【請求項１】 ソース‐ドレイン区間を入力端子と出力
端子との間に接続されている直列パススルーＦＥＴの入
力端をＦＥＴの入力ソースまたはドレイン端子電極に与
えられる過電圧から保護するための装置において、ＦＥ
Ｔダイオードとして接続されている保護用ＦＥＴを含ん
でおり、前記ダイオードが前記パススルーＦＥＴの前記
入力ドレインまたはソース端子と前記ゲート電極との間
に接続されていることを特徴とする電界効果トランジス
タの保護装置。 - 【請求項２】 前記ＦＥＴがＭＯＳＦＥＴであることを
特徴とする請求項１記載の保護装置。 - 【請求項３】 それぞれソース、ドレインおよびゲート
を有するｐチャネルＦＥＴおよびｎチャネルＦＥＴを含
んでいるインバータを含んでおり、前記ｐチャネルＦＥ
Ｔのソース電極が作動電位源に接続されており、前記ｐ
チャネルＦＥＴおよびｎチャネルＦＥＴのドレイン電極
が共に出力端に接続されており、前記ｎチャネルＦＥＴ
のソース電極が参照電位点に接続されており、また前記
ｐチャネルＦＥＴおよびｎチャネルＦＥＴのゲート電極
が互いに接続されており、また前記パススルーＦＥＴの
前記ドレイン電極に接続されていることを特徴とする請
求項１記載の保護装置。 - 【請求項４】 前記パススルーＦＥＴの前記ゲート電極
に接続されている陰極電極と、作動電位源に接続されて
いる陽極電極とを有し、漏れ電流の流れを抑制するべく
作動するダイオードを含んでいることを特徴とする請求
項２記載の保護装置。 - 【請求項５】 前記ダイオードがｐｎダイオードである
ことを特徴とする請求項４記載の保護装置。 - 【請求項６】 前記ｐチャネルＦＥＴおよびｎチャネル
ＦＥＴがＭＯＳＦＥＴであることを特徴とする請求項３
記載の保護装置。 - 【請求項７】 前記パススルーＭＯＳＦＥＴのゲート酸
化物が１０ｎｍのオーダーの厚みであることを特徴とす
る請求項２記載の保護装置。 - 【請求項８】 前記ＦＥＴダイオードが、前記パススル
ーＦＥＴの両端の電圧が前記ＦＥＴダイオードのしきい
電圧を越える時にターンオンすることを特徴とする請求
項１記載の保護装置。 - 【請求項９】 前記パススルーＦＥＴのゲート電極にお
ける電圧がＭＯＳパススルーＦＥＴの酸化物の両端の電
圧であり、それによって酸化物電圧が大きいゲート電極
電圧に対して非臨界的な値に制限されることを特徴とす
る請求項８記載の保護装置。 - 【請求項１０】 それぞれソース、ドレインおよびゲー
トを有するｐチャネルＦＥＴおよびｎチャネルＦＥＴを
有するＣＭＯＳインバータを含んでおり、前記ｐチャネ
ルＦＥＴのソース電極が作動電位源に接続されるべく構
成されており、前記ｐチャネルＦＥＴおよびｎチャネル
ＦＥＴのドレイン電極が出力端子を形成するべく互いに
接続されており、前記ｎチャネルＦＥＴのソース電極が
参照電位点に接続されており、また前記ｎチャネルＦＥ
ＴおよびｐチャネルＦＥＴのゲート電極が入力端子を形
成するべく互いに接続されており、ソース、ドレインお
よびゲート電極を有し、ソース電極で入力信号を受ける
ための入力端子パッドに接続されており、またドレイン
電極で前記インバータの入力端子に接続されており、ま
たゲート電極で作動電位源に接続されている直列パスス
ルーＦＥＴを含んでおり、またソース、ドレインおよび
ゲート電極を有し、またダイオードとして接続されてい
る保護用ＭＯＳＦＥＴトランジスタを含んでおり、前記
保護用ＭＯＳＦＥＴのソース電極およびゲート電極が共
通に接続されて前記直列ＭＯＳＦＥＴのソース電極に接
続されており、また前記保護用ＭＯＳＦＥＴのドレイン
電極が前記直列ＭＯＳＦＥＴのゲート電極に接続されて
おり、それによって、前記入力端子パッドにおける電圧
が前記作動電位を越える時に、前記保護用ＭＯＳＦＥＴ
が前記パススルーＭＯＳＦＥＴのゲート酸化物に与えら
れる電圧を制限するべく導通することを特徴とする電界
効果トランジスタの保護装置。 - 【請求項１１】 直列パスＭＯＳＦＥＴのゲート電極に
接続されている一方の端子と前記作動電位点に接続され
ている他方の端子とを有し、漏れ電流の流れを抑制する
べく作動する単方向電流導通デバイスをも含んでいるこ
とを特徴とする請求項１０記載の保護装置。 - 【請求項１２】 前記単方向電流導通デバイスが前記直
列パスＭＯＳＦＥＴの前記ゲート電極に接続されている
陰極電極と作動電位源に接続されている陽極電極とを有
するダイオードであることを特徴とする請求項１１記載
の保護装置。 - 【請求項１３】 前記ダイオードがｐｎダイオードであ
ることを特徴とする請求項１２記載の保護装置。 - 【請求項１４】 前記パススルーＭＯＳＦＥＴのゲート
酸化物が１０ｎｍのオーダーの厚みであることを特徴と
する請求項１３記載の保護装置。 - 【請求項１５】 前記インバータ、前記直列パスＭＯＳ
ＦＥＴ、前記保護用ＭＯＳＦＥＴおよび前記ｐｎダイオ
ードが同一の基板の上に形成されていることを特徴とす
る請求項１３記載の保護装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04050794A JP3554353B2 (ja) | 1994-02-14 | 1994-02-14 | 電界効果トランジスタの保護装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04050794A JP3554353B2 (ja) | 1994-02-14 | 1994-02-14 | 電界効果トランジスタの保護装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07235609A true JPH07235609A (ja) | 1995-09-05 |
| JP3554353B2 JP3554353B2 (ja) | 2004-08-18 |
Family
ID=12582468
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04050794A Expired - Fee Related JP3554353B2 (ja) | 1994-02-14 | 1994-02-14 | 電界効果トランジスタの保護装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3554353B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003504860A (ja) * | 1999-06-29 | 2003-02-04 | コックレア リミティド | 標準ｃｍｏｓプロセスの高電圧保護回路 |
| JP2006222273A (ja) * | 2005-02-10 | 2006-08-24 | Seiko Epson Corp | 半導体集積回路 |
| CN111751692A (zh) * | 2019-03-26 | 2020-10-09 | 维谛技术有限公司 | 一种igbt的直通检测、保护方法及装置 |
-
1994
- 1994-02-14 JP JP04050794A patent/JP3554353B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003504860A (ja) * | 1999-06-29 | 2003-02-04 | コックレア リミティド | 標準ｃｍｏｓプロセスの高電圧保護回路 |
| JP4763192B2 (ja) * | 1999-06-29 | 2011-08-31 | コクレア リミテッド | 標準ｃｍｏｓプロセスの高電圧保護回路 |
| JP2006222273A (ja) * | 2005-02-10 | 2006-08-24 | Seiko Epson Corp | 半導体集積回路 |
| CN111751692A (zh) * | 2019-03-26 | 2020-10-09 | 维谛技术有限公司 | 一种igbt的直通检测、保护方法及装置 |
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| Publication number | Publication date |
|---|---|
| JP3554353B2 (ja) | 2004-08-18 |
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