JPH0724401B2 - 高速ディジタル・データ同期装置 - Google Patents
高速ディジタル・データ同期装置Info
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- JPH0724401B2 JPH0724401B2 JP32404191A JP32404191A JPH0724401B2 JP H0724401 B2 JPH0724401 B2 JP H0724401B2 JP 32404191 A JP32404191 A JP 32404191A JP 32404191 A JP32404191 A JP 32404191A JP H0724401 B2 JPH0724401 B2 JP H0724401B2
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
- H04L7/0338—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals the correction of the phase error being performed by a feed forward loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D3/00—Demodulation of angle-, frequency- or phase- modulated oscillations
- H03D3/02—Demodulation of angle-, frequency- or phase- modulated oscillations by detecting phase difference between two signals obtained from input signal
- H03D3/24—Modifications of demodulators to reject or remove amplitude variations by means of locked-in oscillator circuits
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Power Engineering (AREA)
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】
【産業上の利用分野】本発明は入ディジタル・データ信
号に局部クロック信号を同期することに関し、特にフェ
ーズ・ロック・ループ装置を使用した同期装置に関す
る。又、本発明はとりわけデータ通信システムに使用す
るデータ・バス装置に適用がある。
号に局部クロック信号を同期することに関し、特にフェ
ーズ・ロック・ループ装置を使用した同期装置に関す
る。又、本発明はとりわけデータ通信システムに使用す
るデータ・バス装置に適用がある。
【０００２】
【従来の技術】従来、入データ信号に固定する局部クロ
ック信号を発生するための装置及び手段が種々知られて
いる。ヅアーフルーの米国特許第４，６７７，６４８号
におけるディジタル・フェーズ・ロック・ループでは、
一連の遅延要素が位相ずれ検出及びクロック信号位相シ
フトを実現することを開示している。このシステムは局
部クロックの１期間に等しい遅延時間における遅延要素
線の複数の遅延要素の継続的な評価を必要とし、位相ず
れを位相選択値に修正するためにルックアップ表を必要
としている。
ック信号を発生するための装置及び手段が種々知られて
いる。ヅアーフルーの米国特許第４，６７７，６４８号
におけるディジタル・フェーズ・ロック・ループでは、
一連の遅延要素が位相ずれ検出及びクロック信号位相シ
フトを実現することを開示している。このシステムは局
部クロックの１期間に等しい遅延時間における遅延要素
線の複数の遅延要素の継続的な評価を必要とし、位相ず
れを位相選択値に修正するためにルックアップ表を必要
としている。
【０００３】アゼビドほかの米国特許第４，８６８，５
１４号におけるディジタル・フェーズ・ロック修正ルー
プはシステム・クロックへ加えられた連続する遅延増加
の蓄積が全局部クロック周期に等しくなったときはいつ
でも１局部クロック周期を減算してリセットする。
１４号におけるディジタル・フェーズ・ロック修正ルー
プはシステム・クロックへ加えられた連続する遅延増加
の蓄積が全局部クロック周期に等しくなったときはいつ
でも１局部クロック周期を減算してリセットする。
【０００４】メルローズほかによる米国特許に開示して
いるディジタル・フェーズ・ロック装置はクロック列発
生器により連続する選択周期中にトリガされ、遅延要素
線により供給される波形の状態をトラップするレジスタ
を含む。遷移検出器はトラップされた波形の遷移を検出
してクロック位置に対応する出力ビット・パターンを供
給する。該システムはウインドウを確認してウインドウ
内でビット・パターンを選択するスタートアップ・モー
ドから、該ウインドウ内に位置付けするためビット・パ
ターンを連続的に監視するロック・モードへ、及び連続
するビット・パターンがウインドウ外に出たため、エラ
ー・ロジックが連続エラーを表示したときにスタートア
ップ・モードに復帰するアンロック・モードへ切換える
手段を備えている。又、メルローズほかのシステムは選
択周期中各種他の動作を実行しうる該選択周期を規定す
る信号を発生するクロック列発生器を使用している。
いるディジタル・フェーズ・ロック装置はクロック列発
生器により連続する選択周期中にトリガされ、遅延要素
線により供給される波形の状態をトラップするレジスタ
を含む。遷移検出器はトラップされた波形の遷移を検出
してクロック位置に対応する出力ビット・パターンを供
給する。該システムはウインドウを確認してウインドウ
内でビット・パターンを選択するスタートアップ・モー
ドから、該ウインドウ内に位置付けするためビット・パ
ターンを連続的に監視するロック・モードへ、及び連続
するビット・パターンがウインドウ外に出たため、エラ
ー・ロジックが連続エラーを表示したときにスタートア
ップ・モードに復帰するアンロック・モードへ切換える
手段を備えている。又、メルローズほかのシステムは選
択周期中各種他の動作を実行しうる該選択周期を規定す
る信号を発生するクロック列発生器を使用している。
【０００５】
【発明が解決しようとする課題】例えば、上記のような
先行技術でも満足に動作するが、短いプリアンブルを使
用するファイバ・オプティクス・バスのようなある高速
直列データ・バスに対しては遅過ぎである。そのような
用途に対して十分高速にするためには、クロック回復回
路が出来る限り速く入直列データ・ストリームを固定で
きなければならない。特に、該回路は７回の立上り遷移
内で２値直列データ・ストリームを固定できることが必
要である。
先行技術でも満足に動作するが、短いプリアンブルを使
用するファイバ・オプティクス・バスのようなある高速
直列データ・バスに対しては遅過ぎである。そのような
用途に対して十分高速にするためには、クロック回復回
路が出来る限り速く入直列データ・ストリームを固定で
きなければならない。特に、該回路は７回の立上り遷移
内で２値直列データ・ストリームを固定できることが必
要である。
【０００６】初期同期に加え、該回路は、又メッセージ
・フレームの受信中にクロックを追跡し調節しなければ
ならない。ほとんどのディジタルＰＬＬは遅く、少くと
も１０ビットの入データ遷移の位相を局部クロックに固
定する必要がある。先行技術のＰＬＬ装置は精巧なクロ
ック選択アルゴリズム及び複雑な制御回路を使用してい
る。設計は現行技術に依存できない全ディジタル技術を
利用しなければならないという点にも困難性がある。従
って、本発明は上記の問題に鑑みてなされたもので、マ
ルチプル波形選択が省略され、エラー検出が不要であ
り、クロック列の発生が必要でなく、固定（ロック）及
びアンロックで切換えるモードを要求せず、システムを
高密度回路装置に容易に設計することができる高速ディ
ジタル・データ同期装置を提供することを目的とする。
・フレームの受信中にクロックを追跡し調節しなければ
ならない。ほとんどのディジタルＰＬＬは遅く、少くと
も１０ビットの入データ遷移の位相を局部クロックに固
定する必要がある。先行技術のＰＬＬ装置は精巧なクロ
ック選択アルゴリズム及び複雑な制御回路を使用してい
る。設計は現行技術に依存できない全ディジタル技術を
利用しなければならないという点にも困難性がある。従
って、本発明は上記の問題に鑑みてなされたもので、マ
ルチプル波形選択が省略され、エラー検出が不要であ
り、クロック列の発生が必要でなく、固定（ロック）及
びアンロックで切換えるモードを要求せず、システムを
高密度回路装置に容易に設計することができる高速ディ
ジタル・データ同期装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明は、上記の課題を
解決するため、ルックアップ表を必要とせず、クロック
周期を減算するか又は選択周期を発生するクロック列発
生器を使用することにより局部発振器をリセットするこ
となく、入データ信号に局部発振器を固定する同期シス
テムを提供する。
解決するため、ルックアップ表を必要とせず、クロック
周期を減算するか又は選択周期を発生するクロック列発
生器を使用することにより局部発振器をリセットするこ
となく、入データ信号に局部発振器を固定する同期シス
テムを提供する。
【０００８】本発明は基本的には入データ信号を使用し
て遅延要素線と局部発振器とにより発生した位相波形を
捕獲するタイミングを供給する同期システムを提供する
ものである。遷移検出手段は入データ信号と同期の特定
の位相波形に対応するビット・パターンを発生する。選
択手段は前記遷移検出手段からのビット・パターンを記
憶する記憶手段と、入データ信号に対応するそれと同期
の波形を選択する手段とから成る。選択手段は、更に、
遷移検出手段からのビット・パターンが記憶したビット
・パターンと同一か異なるかを決定するウインドウ検出
手段を含む。ウインドウ検出手段に応答して動作し、デ
ータ入力信号によって刻時される制御手段はウインドウ
検出手段がそこから最初記憶手段に記憶した遷移手段か
らのビット・パターンの変化を表示したときはいつでも
記憶手段のロードを制御する。
て遅延要素線と局部発振器とにより発生した位相波形を
捕獲するタイミングを供給する同期システムを提供する
ものである。遷移検出手段は入データ信号と同期の特定
の位相波形に対応するビット・パターンを発生する。選
択手段は前記遷移検出手段からのビット・パターンを記
憶する記憶手段と、入データ信号に対応するそれと同期
の波形を選択する手段とから成る。選択手段は、更に、
遷移検出手段からのビット・パターンが記憶したビット
・パターンと同一か異なるかを決定するウインドウ検出
手段を含む。ウインドウ検出手段に応答して動作し、デ
ータ入力信号によって刻時される制御手段はウインドウ
検出手段がそこから最初記憶手段に記憶した遷移手段か
らのビット・パターンの変化を表示したときはいつでも
記憶手段のロードを制御する。
【０００９】制御手段は前記ウインドウ検出手段及び前
記入データ信号に応答して該ウインドウ検出手段により
第１のビット・パターンとは異なると決定された第２の
ビット・パターンを最初記憶する第１の手段と、前記ウ
インドウ検出手段が前記遷移手段からの所定の複数の連
続ビット・パターンが前記記憶手段における前記第２の
ビット・パターンに対応すると決定した後、前記第２の
ビット・パターンに対応する信号及び位相の前記入デー
タ信号を固定するよう作動可能な第２の手段とを含む。
同期装置は、更に入データ信号と同期の波形の最下位数
の位相を識別する遷移検出手段に応答して作動可能な符
号化手段を含む。
記入データ信号に応答して該ウインドウ検出手段により
第１のビット・パターンとは異なると決定された第２の
ビット・パターンを最初記憶する第１の手段と、前記ウ
インドウ検出手段が前記遷移手段からの所定の複数の連
続ビット・パターンが前記記憶手段における前記第２の
ビット・パターンに対応すると決定した後、前記第２の
ビット・パターンに対応する信号及び位相の前記入デー
タ信号を固定するよう作動可能な第２の手段とを含む。
同期装置は、更に入データ信号と同期の波形の最下位数
の位相を識別する遷移検出手段に応答して作動可能な符
号化手段を含む。
【００１０】
【実施例】以下、添付図面と共に最良の実施例を説明す
ることにより本発明及びその利点を詳細に説明する。図
１において、その高速同期システムは図２に示すような
一連の遅延クロック位相を発生する遅延要素線１１に接
続された局部発振器１０を含む。遅延要素線１１から発
生した各クロック位相は位相レジスタ＃１及び＃２に対
する入力として作用する。位相レジスタ＃１はライン１
２の入データ信号によってクロックされ、遅延要素線１
１から発生したクロック位相の状態を捕獲する。そのデ
ータは準安定状態を除去するための動作を受ける前に位
相レジスタ＃２に転送される。ライン１２の入データ信
号と同期のクロック位相は位相レジスタ＃２における１
から０遷移（又は代りに０から１遷移）のビット位置に
対応する。これら位相レジスタ＃２の遷移は遷移検出器
１３に出力される。
ることにより本発明及びその利点を詳細に説明する。図
１において、その高速同期システムは図２に示すような
一連の遅延クロック位相を発生する遅延要素線１１に接
続された局部発振器１０を含む。遅延要素線１１から発
生した各クロック位相は位相レジスタ＃１及び＃２に対
する入力として作用する。位相レジスタ＃１はライン１
２の入データ信号によってクロックされ、遅延要素線１
１から発生したクロック位相の状態を捕獲する。そのデ
ータは準安定状態を除去するための動作を受ける前に位
相レジスタ＃２に転送される。ライン１２の入データ信
号と同期のクロック位相は位相レジスタ＃２における１
から０遷移（又は代りに０から１遷移）のビット位置に
対応する。これら位相レジスタ＃２の遷移は遷移検出器
１３に出力される。
【００１１】同期クロックとしてクロック位相を選択す
べきときを決定する選択手段は優先権エンコーダ１４
と、標本レジスタ１５と、標本デコーダ１６と、ウイン
ドウ検出器１７と、状態制御装置（ＣＳＭ）１８とによ
り実現する。以下、高速ディジタル・データ（又はクロ
ック）同期装置の各要素を詳細に説明する。
べきときを決定する選択手段は優先権エンコーダ１４
と、標本レジスタ１５と、標本デコーダ１６と、ウイン
ドウ検出器１７と、状態制御装置（ＣＳＭ）１８とによ
り実現する。以下、高速ディジタル・データ（又はクロ
ック）同期装置の各要素を詳細に説明する。
【００１２】〔遅延要素線〕遅延要素線１１は直列に接
続された複数のロジック・ゲートから成り、その各段の
出力は前段によって遅延される。遅延要素線１１を通し
て遅延される合計遅延時間は局部発振器１０の１期間よ
り大きくなければならない。その遅延は位相レジスタ＃
２の少くとも１回の１から０（又は０から１）遷移が遷
移検出器１３により検出することができなければならな
いことを保証する程十分でなければならない。遅延要素
線１１は一連の１６遅延段から成り、各段の出力は位相
レジスタ＃１及び最終的に選択ロジックに対して利用可
能である。かくして一連の１６遅延クロック位相の各々
は、特に図２に見られるように、１遅延段における遅延
時間だけ次の位相から離れるように形成される。クロッ
ク選択の機能はこれらクロック位相のどれが入データ信
号（データイン）と同期しているかを選択することであ
る。
続された複数のロジック・ゲートから成り、その各段の
出力は前段によって遅延される。遅延要素線１１を通し
て遅延される合計遅延時間は局部発振器１０の１期間よ
り大きくなければならない。その遅延は位相レジスタ＃
２の少くとも１回の１から０（又は０から１）遷移が遷
移検出器１３により検出することができなければならな
いことを保証する程十分でなければならない。遅延要素
線１１は一連の１６遅延段から成り、各段の出力は位相
レジスタ＃１及び最終的に選択ロジックに対して利用可
能である。かくして一連の１６遅延クロック位相の各々
は、特に図２に見られるように、１遅延段における遅延
時間だけ次の位相から離れるように形成される。クロッ
ク選択の機能はこれらクロック位相のどれが入データ信
号（データイン）と同期しているかを選択することであ
る。
【００１３】〔位相レジスタ〕位相レジスタ＃１及び＃
２は遅延要素線１１の位相の数に対応するよう１６ビッ
ト幅を有する。位相レジスタ＃１はライン１２の入デー
タ信号の立上り端によってクロックされると、遅延要素
線１１で形成された１６クロック位相の状態を捕獲す
る。位相レジスタ＃１に捕獲されたデータは準安定状態
の除去のための動作を受ける前に信号“データイン”の
同じ立上り端によって位相レジスタ＃２にクロックされ
る。かくして２つの位相レジスタは本質的にパイプライ
ン方式で動作する。
２は遅延要素線１１の位相の数に対応するよう１６ビッ
ト幅を有する。位相レジスタ＃１はライン１２の入デー
タ信号の立上り端によってクロックされると、遅延要素
線１１で形成された１６クロック位相の状態を捕獲す
る。位相レジスタ＃１に捕獲されたデータは準安定状態
の除去のための動作を受ける前に信号“データイン”の
同じ立上り端によって位相レジスタ＃２にクロックされ
る。かくして２つの位相レジスタは本質的にパイプライ
ン方式で動作する。
【００１４】〔遷移検出器〕遷移検出器１３は位相レジ
スタ＃２の１から０遷移を検出する組合せロジック回路
から成る。これら遷移は遅延要素線１１から発生したど
のクロック位相がライン１２の信号“データイン”と同
相であるかを表示する。これら遷移は、公知方法によ
り、位相レジスタ＃２の各ビットと次の高位ビットの補
数との論理アンド（＋ＢＩＴ００・−ＢＩＴ０１、＋Ｂ
ＩＴ０１・−ＢＩＴ０２等）によって検出される。かく
して、すべてのアンド・ゲートの出力における論理１は
検査している２ビット間の１から０遷移を示す。図３の
例において、遷移検出器１３はレジスタ＃２において１
から０遷移が発生する２つの段（２，８）を検出する。
遷移検出器１３は位相レジスタ＃２の＋ＢＩＴ１５と比
較するものがないので、その出力は１５ビットのみであ
る。遷移検出器１３の出力は優先権エンコーダ１４及び
ウインドウ検出器１７のＤ入力へ接続される。
スタ＃２の１から０遷移を検出する組合せロジック回路
から成る。これら遷移は遅延要素線１１から発生したど
のクロック位相がライン１２の信号“データイン”と同
相であるかを表示する。これら遷移は、公知方法によ
り、位相レジスタ＃２の各ビットと次の高位ビットの補
数との論理アンド（＋ＢＩＴ００・−ＢＩＴ０１、＋Ｂ
ＩＴ０１・−ＢＩＴ０２等）によって検出される。かく
して、すべてのアンド・ゲートの出力における論理１は
検査している２ビット間の１から０遷移を示す。図３の
例において、遷移検出器１３はレジスタ＃２において１
から０遷移が発生する２つの段（２，８）を検出する。
遷移検出器１３は位相レジスタ＃２の＋ＢＩＴ１５と比
較するものがないので、その出力は１５ビットのみであ
る。遷移検出器１３の出力は優先権エンコーダ１４及び
ウインドウ検出器１７のＤ入力へ接続される。
【００１５】〔優先権エンコーダ〕優先権エンコーダ１
４はライン１２の信号“データイン”と同期する最下位
数（すなわち、０に一番近い）のクロック位相を指定す
るため、遷移検出器１３の１５ビット出力を４ビットの
２値数に変換する組合せロジック回路から成る。例え
ば、図２及び図３に見られるように、位相２の立上り時
間は信号“データイン”の立上り時間と同期であり、標
本レジスタ１５に記憶のため優先権エンコーダ１４によ
って形成される符号化値は位相２を識別する４ビット
（００１０）から成る。かくして優先権エンコーダ１４
は遷移検出器１３からマルチプル論理１出力を除去し、
優先権エンコーダ１４の出力に接続されている標本レジ
スタ１５が４ビット・レジスタとして実行しうるように
してロジックが必要とする多数の回路要素を節約するこ
とができる。
４はライン１２の信号“データイン”と同期する最下位
数（すなわち、０に一番近い）のクロック位相を指定す
るため、遷移検出器１３の１５ビット出力を４ビットの
２値数に変換する組合せロジック回路から成る。例え
ば、図２及び図３に見られるように、位相２の立上り時
間は信号“データイン”の立上り時間と同期であり、標
本レジスタ１５に記憶のため優先権エンコーダ１４によ
って形成される符号化値は位相２を識別する４ビット
（００１０）から成る。かくして優先権エンコーダ１４
は遷移検出器１３からマルチプル論理１出力を除去し、
優先権エンコーダ１４の出力に接続されている標本レジ
スタ１５が４ビット・レジスタとして実行しうるように
してロジックが必要とする多数の回路要素を節約するこ
とができる。
【００１６】〔標本レジスタ／標本デコーダ〕標本レジ
スタ１５は制御状態装置１８の制御のもとに優先権エン
コーダ１４からロードされる。その出力は標本デコーダ
１６に供給され、ウインドウ検出器１７を構成するマル
チプレクサに対する「選択」入力（Ｓ）として使用され
る。ＣＳＭ１８によって行われるすべての決定は標本レ
ジスタ１５に記憶されている最終値に対するものであ
る。標本デコーダ１６は４−１５ビット・デコード作用
を実行する組合せロジックから成る。その出力は最終的
にライン１２の信号“データイン”と遅延要素線１１か
らの選ばれた位相との同期に使用するため、ＣＳＭ１８
の制御の基に選ばれた選択レジスタ１９にロードされ
る。
スタ１５は制御状態装置１８の制御のもとに優先権エン
コーダ１４からロードされる。その出力は標本デコーダ
１６に供給され、ウインドウ検出器１７を構成するマル
チプレクサに対する「選択」入力（Ｓ）として使用され
る。ＣＳＭ１８によって行われるすべての決定は標本レ
ジスタ１５に記憶されている最終値に対するものであ
る。標本デコーダ１６は４−１５ビット・デコード作用
を実行する組合せロジックから成る。その出力は最終的
にライン１２の信号“データイン”と遅延要素線１１か
らの選ばれた位相との同期に使用するため、ＣＳＭ１８
の制御の基に選ばれた選択レジスタ１９にロードされ
る。
【００１７】〔選択レジスタ／選択ロジック〕選択レジ
スタ１９は遅延要素線１１によって形成されたどのクロ
ック位相が同期クロックとして選ばれるかを指示する１
５ビット・レジスタである。“データイン”信号線１２
がアクティブでないときには、選択レジスタ１９はクロ
ック位相が選択されない（初期状態）ようクリヤされ
る。選択ロジック２０は単なる１５−１マルチプレクサ
であって、その出力は信号“データイン”に対し局部発
振器１０を固定する同期クロック信号である。
スタ１９は遅延要素線１１によって形成されたどのクロ
ック位相が同期クロックとして選ばれるかを指示する１
５ビット・レジスタである。“データイン”信号線１２
がアクティブでないときには、選択レジスタ１９はクロ
ック位相が選択されない（初期状態）ようクリヤされ
る。選択ロジック２０は単なる１５−１マルチプレクサ
であって、その出力は信号“データイン”に対し局部発
振器１０を固定する同期クロック信号である。
【００１８】〔ウインドウ検出器〕ウインドウ検出器１
７は、遷移検出器１３からのデータ入力（Ｄ）と、標本
レジスタ１５に記憶されている符号化値を含む選択入力
（Ｓ）とを有する１対の１５−１マルチプレクサから成
る。ウインドウ検出器１７はＣＳＭ１８に対し２ビット
出力（位相＋０，位相＋１）を供給する。一方の出力ビ
ット（位相＋０）は標本レジスタ１５によって指定され
た遷移検出器の出力ビットに対応する。もう一方の出力
ビット（位相＋１）は遷移検出器１３の次の高位出力ビ
ットに対応する。例えば、標本レジスタ１５に記憶され
た値が２値の３（すなわち、００１１）であれば、位相
＋０出力は遷移検出器１３の出力の第３ビットを選択
し、位相＋１出力はビット４であろう。
７は、遷移検出器１３からのデータ入力（Ｄ）と、標本
レジスタ１５に記憶されている符号化値を含む選択入力
（Ｓ）とを有する１対の１５−１マルチプレクサから成
る。ウインドウ検出器１７はＣＳＭ１８に対し２ビット
出力（位相＋０，位相＋１）を供給する。一方の出力ビ
ット（位相＋０）は標本レジスタ１５によって指定され
た遷移検出器の出力ビットに対応する。もう一方の出力
ビット（位相＋１）は遷移検出器１３の次の高位出力ビ
ットに対応する。例えば、標本レジスタ１５に記憶され
た値が２値の３（すなわち、００１１）であれば、位相
＋０出力は遷移検出器１３の出力の第３ビットを選択
し、位相＋１出力はビット４であろう。
【００１９】かくして標本レジスタ１５の値付近に２ビ
ット・ウインドウが形成される。ウインドウ検出器１７
の目的は最初標本レジスタ１５に記憶されている前ビッ
ト値と遷移検出器１３の現ビット・パターン出力とを比
較して、ウインドウ状態が外れた場合、ＣＳＭ１８にウ
インドウを変化させうるようにすることである。他のウ
インドウ変化を実行するウインドウ検出器１７の動作を
示す他の例としては、図４及び図５に例示する。
ット・ウインドウが形成される。ウインドウ検出器１７
の目的は最初標本レジスタ１５に記憶されている前ビッ
ト値と遷移検出器１３の現ビット・パターン出力とを比
較して、ウインドウ状態が外れた場合、ＣＳＭ１８にウ
インドウを変化させうるようにすることである。他のウ
インドウ変化を実行するウインドウ検出器１７の動作を
示す他の例としては、図４及び図５に例示する。
【００２０】〔状態制御装置〕ＣＳＭ１８はクロック位
相を選択するアルゴリズムを実現するロジック回路から
成る。このアルゴリズムはライン１２の入データ信号
“データイン”がアクティブで存在する間連続的に走行
する。この発明の利点は発振器のドリフトを追跡するた
めに行われるクロック位相の最初のピックアップとクロ
ック位相の変化との間の動作に差異がないことである。
ＣＳＭ１８は２つの入力（ウインドウ検出器１７の出
力：位相＋０及び位相＋１）と、ライン１２の入データ
信号“データイン”によってクロックされる選択レジス
タ１９への信号“選択ロード”と標本レジスタ１５への
信号“標本ロード”の２つの出力とを有する。標本レジ
スタ１５及び選択レジスタ１９に対してロードするとき
を決定するアルゴリズムは図６及び図７に見られるよう
に、下記に示す３つの主な状態成分を有する。
相を選択するアルゴリズムを実現するロジック回路から
成る。このアルゴリズムはライン１２の入データ信号
“データイン”がアクティブで存在する間連続的に走行
する。この発明の利点は発振器のドリフトを追跡するた
めに行われるクロック位相の最初のピックアップとクロ
ック位相の変化との間の動作に差異がないことである。
ＣＳＭ１８は２つの入力（ウインドウ検出器１７の出
力：位相＋０及び位相＋１）と、ライン１２の入データ
信号“データイン”によってクロックされる選択レジス
タ１９への信号“選択ロード”と標本レジスタ１５への
信号“標本ロード”の２つの出力とを有する。標本レジ
スタ１５及び選択レジスタ１９に対してロードするとき
を決定するアルゴリズムは図６及び図７に見られるよう
に、下記に示す３つの主な状態成分を有する。
【００２１】Ａ．（位相＋０）＋（位相＋１）＝０であ
れば、標本レジスタをロードする Ａ状態は、ウインドウ検出器１７から発生したとき、現
在遷移検出器１３からのビット・パターン出力によって
同一と認識された遅延要素線１１からの同期したクロッ
ク位相が標本レジスタ１５に含まれているビット値によ
って規定されたウインドウの外にある（例えば、図４に
見られる）ということを明示する。この状態は下記２つ
の理由のどちらかによって発生することができる。
れば、標本レジスタをロードする Ａ状態は、ウインドウ検出器１７から発生したとき、現
在遷移検出器１３からのビット・パターン出力によって
同一と認識された遅延要素線１１からの同期したクロッ
ク位相が標本レジスタ１５に含まれているビット値によ
って規定されたウインドウの外にある（例えば、図４に
見られる）ということを明示する。この状態は下記２つ
の理由のどちらかによって発生することができる。
【００２２】１．入データ信号“データイン”が以前は
不活性であった後（従って、前にクロック位相が選ばれ
ていなかった）、ちょうどアクティブ又は活性となっ
た。標本レジスタ１５の値は前の伝送からの残余かもし
れず、故に現伝送には無関係であろう。
不活性であった後（従って、前にクロック位相が選ばれ
ていなかった）、ちょうどアクティブ又は活性となっ
た。標本レジスタ１５の値は前の伝送からの残余かもし
れず、故に現伝送には無関係であろう。
【００２３】２．入データ信号“データイン”が延長時
間でアクティブとなった。そして送信発振器は局部発振
器１０よりわずか速くなった。そのため、入データ信号
は局部発振器信号より進むか、又は“左にドリフトす
る”ことになる。
間でアクティブとなった。そして送信発振器は局部発振
器１０よりわずか速くなった。そのため、入データ信号
は局部発振器信号より進むか、又は“左にドリフトす
る”ことになる。
【００２４】Ｂ．Ｎ周期間に（位相＋０）＋（位相＋
１）＝１であれば、選択レジスタをロードする Ｂ状態はＮ連続データイン信号周期間に遷移検出器１３
の出力が標本レジスタ１５のウインドウ内にあることを
明示する。そこで、選択ロジック２０を通し選択レジス
タ１９から同期クロック出力としてＣＳＭ１８によって
特定のクロック位相が選ばれる。“理想”のクロック位
相が遅延要素線１１の２つの出力位相の中間にあるよう
な状態を処理するようにするため、標本レジスタ１５の
周囲にウインドウを設定する必要がある。その場合、い
つも同じ相のＮ連続標本を得ることができないかもしれ
ない。
１）＝１であれば、選択レジスタをロードする Ｂ状態はＮ連続データイン信号周期間に遷移検出器１３
の出力が標本レジスタ１５のウインドウ内にあることを
明示する。そこで、選択ロジック２０を通し選択レジス
タ１９から同期クロック出力としてＣＳＭ１８によって
特定のクロック位相が選ばれる。“理想”のクロック位
相が遅延要素線１１の２つの出力位相の中間にあるよう
な状態を処理するようにするため、標本レジスタ１５の
周囲にウインドウを設定する必要がある。その場合、い
つも同じ相のＮ連続標本を得ることができないかもしれ
ない。
【００２５】光学入力の電力レベルが低い場合、オプテ
ィカル・バス・レシーバの出力におけるランダム・ジッ
タを補償するため、Ｎ連続標本をウインドウ以内に納め
ることを保証する必要がある。新たなクロック位相は許
容できないビット・エラー・レートとなるだろうような
ジッタに応答して選ばなくてよい。Ｎとして選ばれる値
はジッタに対し免役となるような高い値と、早急な同期
を得るための低い値との間のかねあいである。なお、希
望する６ビット時（すなわち、７立上り遷移）内に同期
を達成する一方、ファイバ・オプティック・バスで許容
可能な最高値としてＮ＝３の値が選ばれた。値Ｎ＝２も
より速い同期を得るために使用することはできるが、幾
分ジッタに対する免役性を犠牲にする代償を払わねばな
らないかもしれない。オクテック・バスによって指定さ
れる同一の動作パラメータが要求されない場合、Ｎを３
より高い値にすることもできる。
ィカル・バス・レシーバの出力におけるランダム・ジッ
タを補償するため、Ｎ連続標本をウインドウ以内に納め
ることを保証する必要がある。新たなクロック位相は許
容できないビット・エラー・レートとなるだろうような
ジッタに応答して選ばなくてよい。Ｎとして選ばれる値
はジッタに対し免役となるような高い値と、早急な同期
を得るための低い値との間のかねあいである。なお、希
望する６ビット時（すなわち、７立上り遷移）内に同期
を達成する一方、ファイバ・オプティック・バスで許容
可能な最高値としてＮ＝３の値が選ばれた。値Ｎ＝２も
より速い同期を得るために使用することはできるが、幾
分ジッタに対する免役性を犠牲にする代償を払わねばな
らないかもしれない。オクテック・バスによって指定さ
れる同一の動作パラメータが要求されない場合、Ｎを３
より高い値にすることもできる。
【００２６】Ｃ．Ｎ周期間に（位相＋１）＝１であれば
標本レジスタをロードする Ｃ状態は、ライン１２の入データ信号“データイン”が
延長された時間アクティブであり、送信発振器が局部発
振器１０よりわずか遅かった場合に発生することができ
る。送信発振器（図に示していない）の送信クロックに
よって発生したライン１２の信号“データイン”は局部
発振器１０より遅れるか、又は“右にドリフトする”こ
とになる。ひとたび、優先権エンコーダ１４からの新ウ
インドウ値が標本レジスタ１５にロードされると、新ウ
インドウ内のＮ連続標本は上記Ｂにあるものとして選択
レジスタ１９にロードされる。
標本レジスタをロードする Ｃ状態は、ライン１２の入データ信号“データイン”が
延長された時間アクティブであり、送信発振器が局部発
振器１０よりわずか遅かった場合に発生することができ
る。送信発振器（図に示していない）の送信クロックに
よって発生したライン１２の信号“データイン”は局部
発振器１０より遅れるか、又は“右にドリフトする”こ
とになる。ひとたび、優先権エンコーダ１４からの新ウ
インドウ値が標本レジスタ１５にロードされると、新ウ
インドウ内のＮ連続標本は上記Ｂにあるものとして選択
レジスタ１９にロードされる。
【００２７】図６に示すように、上記のＡ状態は、ノア
・ゲート２１に対するウインドウ検出器１７からの両入
力（位相＋０）及び（位相＋１）が論理０の場合にＣＳ
Ｍ１８により実現し、その結果ノア・ゲート２１の出力
が論理１となり、オア・ゲート２２を介して信号“標本
ロード”をアクティブにすることにより、前述のよう
に、優先権エンコーダ１４の出力ビット値を標本レジス
タ１５にロードさせる。そこで、ＣＳＭ１８はＢ状態又
はＣ状態のいずれかに従い、信号“データイン”のＮ連
続周期を計数するための状態に変化する。
・ゲート２１に対するウインドウ検出器１７からの両入
力（位相＋０）及び（位相＋１）が論理０の場合にＣＳ
Ｍ１８により実現し、その結果ノア・ゲート２１の出力
が論理１となり、オア・ゲート２２を介して信号“標本
ロード”をアクティブにすることにより、前述のよう
に、優先権エンコーダ１４の出力ビット値を標本レジス
タ１５にロードさせる。そこで、ＣＳＭ１８はＢ状態又
はＣ状態のいずれかに従い、信号“データイン”のＮ連
続周期を計数するための状態に変化する。
【００２８】上記Ｂ状態及びＣ状態は両方共ライン１２
の信号“データイン”によってクロックされるセット−
リセット・フリップ・フロップ（ＳＲＦＦ）２３及び２
ビットの２値カウンタ２４を介してＣＳＭ１８において
実現する。ＳＲＦＦ２３はカウント２４が （位相＋
０）＋（位相＋１）＝１ （すなわち、上記Ｂ状態）の
連続周期をカウントしているか、又は２−１マルチプレ
クサ２５を介してカウンタ２４に対するリセット入力
“−Ｒｓｔ”を制御することにより （位相＋１）＝１
（すなわち、上記Ｃ状態）をカウントしているかにつ
いて決定する。カウンタ２４が、例えば上述の如く２値
の値Ｎ＝３にプリセットした計数値に到達した場合、カ
ウンタ２４の終端カウント出力“＋ＴＣ”は論理１とな
る。その場合、ＳＲＦＦ２３の状態により、アンド・ゲ
ート２６を介して信号“選択ロード”を作動するか、又
はアンド・ゲート２７及びオア・ゲート２１を介して信
号“標本ロード”のどちらかを作動する。
の信号“データイン”によってクロックされるセット−
リセット・フリップ・フロップ（ＳＲＦＦ）２３及び２
ビットの２値カウンタ２４を介してＣＳＭ１８において
実現する。ＳＲＦＦ２３はカウント２４が （位相＋
０）＋（位相＋１）＝１ （すなわち、上記Ｂ状態）の
連続周期をカウントしているか、又は２−１マルチプレ
クサ２５を介してカウンタ２４に対するリセット入力
“−Ｒｓｔ”を制御することにより （位相＋１）＝１
（すなわち、上記Ｃ状態）をカウントしているかにつ
いて決定する。カウンタ２４が、例えば上述の如く２値
の値Ｎ＝３にプリセットした計数値に到達した場合、カ
ウンタ２４の終端カウント出力“＋ＴＣ”は論理１とな
る。その場合、ＳＲＦＦ２３の状態により、アンド・ゲ
ート２６を介して信号“選択ロード”を作動するか、又
はアンド・ゲート２７及びオア・ゲート２１を介して信
号“標本ロード”のどちらかを作動する。
【００２９】図６に示すように、ＳＲＦＦ２３はオア・
ゲート２１からの信号“標本ロード”によってリセット
され、＋Ｑ出力及び−Ｑ出力を反転切換えて、アンド・
ゲート２７をディセーブルし、アンド・ゲート２６を可
能化する。ＳＲＦＦ２３はアンド・ゲート２６からの信
号“選択ロード”によってセットされ、アンド・ゲート
２７を可能化し、アンド・ゲート２６をディセーブルす
る。ＳＲＦＦ２３がセットされると、その＋Ｑ出力はウ
インドウ検出器１７からの信号（位相＋１）を２−１マ
ルチプレクサ２５のＩ１入力にゲート可能にし、そのＹ
出力からカウンタ２４の入力“−Ｒｓｔ”を通し、ライ
ン１２の信号“データイン”の先端によりカウンタ２４
にクロックインする。ＳＲＦＦ２３はオア・ゲート２２
からの信号“標本ロード”によってリセットされたと
き、ウインドウ検出器１７からの信号（位相＋０）＝１
か又は（位相＋１）＝１を２−１マルチプレクサ２５の
Ｉ０入力に対しオア・ゲート２８を介して通過し、カウ
ンタ２４にクロックイン可能にする。
ゲート２１からの信号“標本ロード”によってリセット
され、＋Ｑ出力及び−Ｑ出力を反転切換えて、アンド・
ゲート２７をディセーブルし、アンド・ゲート２６を可
能化する。ＳＲＦＦ２３はアンド・ゲート２６からの信
号“選択ロード”によってセットされ、アンド・ゲート
２７を可能化し、アンド・ゲート２６をディセーブルす
る。ＳＲＦＦ２３がセットされると、その＋Ｑ出力はウ
インドウ検出器１７からの信号（位相＋１）を２−１マ
ルチプレクサ２５のＩ１入力にゲート可能にし、そのＹ
出力からカウンタ２４の入力“−Ｒｓｔ”を通し、ライ
ン１２の信号“データイン”の先端によりカウンタ２４
にクロックインする。ＳＲＦＦ２３はオア・ゲート２２
からの信号“標本ロード”によってリセットされたと
き、ウインドウ検出器１７からの信号（位相＋０）＝１
か又は（位相＋１）＝１を２−１マルチプレクサ２５の
Ｉ０入力に対しオア・ゲート２８を介して通過し、カウ
ンタ２４にクロックイン可能にする。
【００３０】図７は典型的なＣＳＭ１８の動作シーケン
スを示す。開始時点において、ＣＳＭ１８に対するウイ
ンドウ検出器１７からの最初の出力はウインドウ外にあ
り、そのため標本レジスタ１５は上記Ａ状態によってロ
ードされ、カウンタ２４が０にセットされると共にＳＲ
ＦＦ２３がリセットされ、２−１マルチプレクサ２５が
セットされて、オア・ゲート２９からの信号 （位相＋
０）＝１ か又は （位相＋１）＝１ を入力Ｉ０に対
しゲートイン可能にしてカウンタ２４に進み、アンド・
ゲート２７をディセーブルし、アンド・ゲート２６を可
能化してカウンタ２４からの信号“選択ロード”をゲー
ト可能にする。
スを示す。開始時点において、ＣＳＭ１８に対するウイ
ンドウ検出器１７からの最初の出力はウインドウ外にあ
り、そのため標本レジスタ１５は上記Ａ状態によってロ
ードされ、カウンタ２４が０にセットされると共にＳＲ
ＦＦ２３がリセットされ、２−１マルチプレクサ２５が
セットされて、オア・ゲート２９からの信号 （位相＋
０）＝１ か又は （位相＋１）＝１ を入力Ｉ０に対
しゲートイン可能にしてカウンタ２４に進み、アンド・
ゲート２７をディセーブルし、アンド・ゲート２６を可
能化してカウンタ２４からの信号“選択ロード”をゲー
ト可能にする。
【００３１】次の３標本はウインドウ内にあり、その結
果ウインドウ検出器１７からの出力（位相＋０）は論理
１となり、そのため選択レジスタ１９はＢ状態のためカ
ウント２４によってロードされる。ＳＲＦＦ２３は現在
アンド・ゲート２６からの信号“選択ロード”によって
セットされ、ウインドウ検出器１７からの信号（位相＋
１）のための入力Ｉ１を可能化するようマルチプレクサ
２５をセットし、アンド・ゲート２６をディセーブル
し、アンド・ゲート２７を可能化してカウンタ２４から
の出力をゲートする。
果ウインドウ検出器１７からの出力（位相＋０）は論理
１となり、そのため選択レジスタ１９はＢ状態のためカ
ウント２４によってロードされる。ＳＲＦＦ２３は現在
アンド・ゲート２６からの信号“選択ロード”によって
セットされ、ウインドウ検出器１７からの信号（位相＋
１）のための入力Ｉ１を可能化するようマルチプレクサ
２５をセットし、アンド・ゲート２６をディセーブル
し、アンド・ゲート２７を可能化してカウンタ２４から
の出力をゲートする。
【００３２】その後、信号“データイン”は“右にドリ
フトする”（論理１にあるＣＳＭへの入力（位相＋１）
で表わす）。Ｉ１にセットされているマルチプレクサ２
５は信号 （位相＋１）＝１ をカウンタ２４の入力
“−Ｒｓｔ”にゲートし、３標本化の後その出力“＋Ｔ
Ｃ”からの出力信号をオア・ゲート２２へ送り、標本レ
ジスタ１５をＣ状態にリロードする信号“標本ロード”
を発生させる。更に、新ウインドウ内にある３標本がと
られた後、選択レジスタ１９はＢ状態にリロードされ
る。かかる動作は入データ信号“データイン”と同期に
保持するため、信号“データイン”がアクティブである
限り続行される。
フトする”（論理１にあるＣＳＭへの入力（位相＋１）
で表わす）。Ｉ１にセットされているマルチプレクサ２
５は信号 （位相＋１）＝１ をカウンタ２４の入力
“−Ｒｓｔ”にゲートし、３標本化の後その出力“＋Ｔ
Ｃ”からの出力信号をオア・ゲート２２へ送り、標本レ
ジスタ１５をＣ状態にリロードする信号“標本ロード”
を発生させる。更に、新ウインドウ内にある３標本がと
られた後、選択レジスタ１９はＢ状態にリロードされ
る。かかる動作は入データ信号“データイン”と同期に
保持するため、信号“データイン”がアクティブである
限り続行される。
【００３３】
【発明の効果】以上説明したように、本発明は入データ
信号をより急速に局部クロック信号に固定するよう動作
する、すなわちデータ送信中、より少い遷移で簡単に固
定しうるように改良した簡単な高速同期装置を提供する
ものである。本システムはすべてディジタル装置で構成
するため、そこに含まれている技術に関係なく容易に回
路の集成を行うことができ、大量製産の場合ＶＬＳＩの
ような高密度回路技術に容易に実現することができるた
め、コストの低減を計ることができる。以上、本発明の
実施例を説明したが、本発明はそれのみではなく、本発
明の趣旨に沿い各部において種々変更が可能である。
信号をより急速に局部クロック信号に固定するよう動作
する、すなわちデータ送信中、より少い遷移で簡単に固
定しうるように改良した簡単な高速同期装置を提供する
ものである。本システムはすべてディジタル装置で構成
するため、そこに含まれている技術に関係なく容易に回
路の集成を行うことができ、大量製産の場合ＶＬＳＩの
ような高密度回路技術に容易に実現することができるた
め、コストの低減を計ることができる。以上、本発明の
実施例を説明したが、本発明はそれのみではなく、本発
明の趣旨に沿い各部において種々変更が可能である。
【図面の簡単な説明】
【図１】本発明の実施例による高速ディジタル・データ
同期装置のブロック図
同期装置のブロック図
【図２】図１の遅延要素線の動作を説明するタイミング
図
図
【図３】図１のロジック・ブロックの動作を説明する説
明図
明図
【図４】図１のロジック・ブロックの動作を説明する説
明図
明図
【図５】図１のロジック・ブロックの動作を説明する説
明図
明図
【図６】図１の状態制御装置ロジックのブロック図
【図７】図６の状態制御装置の動作を説明するタイミン
グ図
グ図
１０ ＯＳＣ １１ 遅延要素線 １２ データイン １３ 遷移検出器 １４ 優先権エンコーダ １５ 標本レジスタ １６ 標本デコーダ １７ ウインドウ検出器 １８ 状態制御装置 １９ 選択レジスタ ２０ 選択ロジック回路 ２３ ＳＲＦＦ ２４ ２ビット・カウンタ ２５ ２−１マルチプレクサ ２６，２７ アンド・ゲート
───────────────────────────────────────────────────── フロントページの続き (72)発明者 バーナード・ジョン・レトナー アメリカ合衆国13790、ニューヨーク州ジ ョンソン・シテー、グランド・アベニュー 245番地 (72)発明者 ニーム・ターン・ジューイエン アメリカ合衆国13760、ニューヨーク州エ ンディコット、リンカーン・アベニュー 14番地 (56)参考文献 特開 平２−55440（ＪＰ，Ａ) 特開 昭62−234420（ＪＰ，Ａ)
Claims (9)
- 【請求項１】 入ディジタル・データ信号と局部クロッ
クとを同期する装置において、各々が予め選ばれた遅延
時間離された位相を有する一組の遅延クロック波形を発
生する手段と、入ディジタル・データ信号に応答して前
記波形の位相を捕獲する手段と、前記捕獲波形の遷移を
検出して前記入ディジタル・データ信号と同期の前記波
形の位相に直接対応するビット・パターンを出力する遷
移検出手段と、前記入ディジタル・データ信号と同期の
特定の位相波形に応答して前記遷移検出手段からの第１
のビット・パターン出力を記憶する記憶手段を含む選択
手段と、前記記憶手段と前記遷移検出手段とに応答して
前記遷移手段からの連続するビット・パターン出力が前
記記憶手段に記憶された前記第１のビット・パターンと
同一か異なるかを決定するウインドウ検出手段と、前記
ウインドウ検出手段と前記入ディジタル・データ信号と
に応答して前記ウインドウ検出手段により前記記憶手段
にある前記第１のビット・パターンとは異なるものと決
定した第２のビット・パターンを最初に記憶する第１の
手段と、前記遷移手段からの所定の複数の連続ビット・
パターンが前記記憶手段にある前記第２のビット・パタ
ーンに対応することを前記ウインドウ手段が決定した後
前記第２のビット・パターンに対応する波形の位相を選
択するよう動作可能な第２の手段とを含む制御手段とか
ら成る高速ディジタル・データ同期装置。 - 【請求項２】 前記遷移検出手段に応答して前記記憶手
段に記憶するため前記入ディジタル・データ信号と同期
の前記波形の最下位数クロック位相を特定する符号化手
段を含む請求項１記載の高速ディジタル・データ同期装
置。 - 【請求項３】 前記波形を選択する前記制御手段の前記
第２の手段は前記入ディジタル・データ信号及び前記ウ
インドウ検出手段によって作動され前記所定の複数の連
続ビット・パターンをカウントする計数手段を含む請求
項１記載の高速ディジタル・データ同期装置。 - 【請求項４】 前記選択及び制御手段は前記入ディジタ
ル・データ信号が前記局部発振器より進み又は遅れた結
果同期の波形を検出し選択するよう動作可能である請求
項１記載の高速ディジタル・データ同期装置。 - 【請求項５】 前記ウインドウ検出手段は前記第２のビ
ット・パターンからの前記ビット・パターンが前記記憶
手段にある前記第１のビット・パターンと同一か又は異
なるかを決定するため、ウインドウを指定する２ビット
出力を発生するよう動作可能である請求項１記載の高速
ディジタル・データ同期装置。 - 【請求項６】 前記一組の遅延クロック波形を発生する
手段は局部発振器により動作する遅延要素線から成り、
前記波形の前記位相を捕獲する手段は前記入ディジタル
・データ信号によりクロックする第１及び第２の位相レ
ジスタから成り、前記遅延要素線から発生する波形の前
記クロックの位相は前記第１のレジスタにより捕獲さ
れ、次いで前記第２のレジスタへ伝送され、前記遷移検
出手段は前記第２のレジスタに捕獲した前記波形の１か
ら０遷移を検出する組合せロジックから成る請求項１記
載の高速ディジタル・データ同期装置。 - 【請求項７】 前記ウインドウ検出手段は前記記憶手段
に記憶された前記第１のビット・パターンに基づく２ビ
ット・ウインドウ信号を発生するマルチプレクサ手段か
ら成り、前記制御手段の前記第１及び第２の手段は前記
ウインドウ検出手段からの前記２ビット・ウインドウの
信号の状態に従い記憶し又は選択するよう動作可能であ
る請求項１記載の高速ディジタル・データ同期装置。 - 【請求項８】 前記２ビット・ウインドウ信号は位相＋
０及び位相＋１信号から成り、前記制御手段の前記第１
の手段は前記位相＋０及び位相＋１信号が０のとき前記
記憶手段に前記第２のビット・パターンを記憶するよう
動作可能であり、前記制御手段の前記第２の手段は前記
入ディジタル・データ信号のＮ連続周期間前記位相＋０
及び位相＋１信号が１のとき動作可能である請求項７記
載の高速ディジタル・データ同期装置。 - 【請求項９】 前記制御手段の前記第１の手段は前記入
ディジタル・データ信号のＮ連続周期間前記位相＋１信
号が１のとき、前記第２のビット・パターンを前記記憶
手段に記憶するよう動作可能である請求項８記載の高速
ディジタル・データ同期装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US636632 | 1990-12-28 | ||
| US07/636,632 US5197086A (en) | 1990-12-28 | 1990-12-28 | High speed digital clock synchronizer |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04277950A JPH04277950A (ja) | 1992-10-02 |
| JPH0724401B2 true JPH0724401B2 (ja) | 1995-03-15 |
Family
ID=24552705
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32404191A Expired - Fee Related JPH0724401B2 (ja) | 1990-12-28 | 1991-11-13 | 高速ディジタル・データ同期装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5197086A (ja) |
| JP (1) | JPH0724401B2 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5311376A (en) * | 1991-06-11 | 1994-05-10 | Western Digital (Singapore) Pte | Information detecting system |
| US5577075A (en) * | 1991-09-26 | 1996-11-19 | Ipc Information Systems, Inc. | Distributed clocking system |
| CA2090523C (en) * | 1992-02-29 | 1998-09-01 | Nozomu Watanabe | Frequency synthesizer and frequency synthesizing method |
| WO1995001021A1 (en) * | 1993-06-25 | 1995-01-05 | Xircom, Incorporated | Nrz clock recovery with instant lock |
| EP0648033B1 (en) * | 1993-10-12 | 2002-09-25 | Alcatel | Synchronizing circuit |
| US5450458A (en) * | 1994-08-05 | 1995-09-12 | International Business Machines Corporation | Method and apparatus for phase-aligned multiple frequency synthesizer with synchronization window decoder |
| US5477177A (en) * | 1995-01-11 | 1995-12-19 | National Semiconductor Corporation | Phase error processor circuit with a comparator input swapping technique |
| US5892631A (en) * | 1995-09-08 | 1999-04-06 | Seagate Technology, Inc. | Method and an arrangement for detecting state transitions in a read signal during a bit cell timing window |
| US5703502A (en) * | 1996-05-30 | 1997-12-30 | Sun Microsystems, Inc. | Circuitry that detects a phase difference between a first, base, clock and a second, derivative, clock derived from the base clock |
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