JPH07244577A - 演算方法および演算装置 - Google Patents

Abstract

(57)【要約】 【目的】 プログラムのステップ数を減らし、かつ分岐
制御をなくすことにより実行時間が短縮された乗算方法
を提供することである。 【構成】 １個の加算回路および１組のシフトレジスタ
ｒ０，ｒ１，ｒ２，ｒ３を用いた乗算において、すべて
の演算命令で変化する汎用キャリーフラグＣとは別に、
右シフト命令の実行時にのみ変化する専用キャリーフラ
グＳＣを設ける。条件付加算命令の条件判断時に汎用キ
ャリーフラグＣまたは専用キャリィフラグＳＣのいずれ
かを選択するための切替用フラグｓｗｆをプログラムの
命令フォーマットに付加する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は演算方法および演算装置
に関し、特に乗算方法および乗算装置、除算方法および
除算装置、加算回路、ゼロフラグ先見回路、並びに算術
論理演算ユニットに関する。

【０００２】

【従来の技術】図１４はソフトウエア（機械語）による
従来の乗算方法および乗算装置の一例を示す図であり、
図１５は図１４の乗算方法の手順を示すフローチャート
である。図１４および図１５を参照しながら従来の乗算
方法を説明する。

【０００３】ここでは、８ビットの算術論理演算ユニッ
ト（ＡＬＵ）を用いた１６ビットの乗数と１６ビットの
被乗数との乗算を説明する。

【０００４】この乗算では、１個の加算回路、４個の８
ビットシフトレジスタｒ０，ｒ１，ｒ２，ｒ３、２個の
８ビットレジスタｒ４，ｒ５、カウント用レジスタｒ
６、およびフラグレジスタｒｆを準備する。フラグレジ
スタｒｆには、ゼロフラグＺ、ネガティブフラグＮ、オ
ーバーフローフラグＯおよびキャリーフラグＣが状態フ
ラグとして格納される。これらの状態フラグは、すべて
の演算命令ごとに変化する。

【０００５】まず、レジスタｒ２，ｒ３に“０００００
０００”をそれぞれセットする（ステップＳ５１）。ま
た、レジスタｒ１に被乗数の上位８ビットをセットし
（ステップＳ５２）、レジスタｒ０に被乗数の下位８ビ
ットをセットする（ステップＳ５３）。さらに、レジス
タｒ５に乗数の上位８ビットをセットし（ステップＳ５
４）、レジスタｒ４に乗数の下位８ビットをセットする
（ステップＳ５５）。レジスタｒ６には繰り返し回数
“１６”をセットする（ステップＳ５６）。

【０００６】次に、レジスタｒ３内のデータを１ビット
だけ右シフト（下位側へシフト）する（ステップＳ５
７）。このとき、レジスタｒ３から出力される最下位ビ
ットはキャリーフラグＣとしてフラグレジスタｒｆに格
納される。そして、レジスタｒ２内のデータをキャリー
フラグＣとともに１ビットだけ右シフトする（ステップ
Ｓ５８）。このとき、レジスタｒ２から出力される最下
位ビットはキャリーフラグＣとしてフラグレジスタｒｆ
に格納される。同様にして、レジスタｒ１内のデータを
キャリーフラグＣとともに１ビットだけ右シフトし（ス
テップＳ５９）、レジスタｒ０内のデータをキャリーフ
ラグＣとともに１ビットだけ右シフトする（ステップＳ
６０）。このとき、レジスタｒ０から出力される最下位
ビットはキャリーフラグＣとしてフラグレジスタｒｆに
格納される。このように、フラグレジスタｒｆに格納さ
れるキャリーフラグＣは、命令ごとに変化する。

【０００７】次に、フラグレジスタｒｆ内のキャリーフ
ラグＣが“１”の場合には、レジスタｒ２内のデータと
レジスタｒ４内のデータとを加算してその加算結果をレ
ジスタｒ２に格納する（ステップＳ６２）。その加算に
よるキャリー（桁上げ信号）はキャリーフラグＣとして
フラグレジスタｒｆに格納される。また、レジスタｒ３
内のデータとレジスタｒ５内のデータとフラグレジスタ
ｒｆ内のキャリーフラグＣとを加算してその加算結果を
レジスタｒ３に格納する（ステップＳ６３）。その後、
レジスタｒ６内の繰り返し回数から“１”だけ減算して
その減算結果をレジスタｒ６に格納する（ステップＳ６
４）。

【０００８】ステップＳ６１においてフラグレジスタｒ
ｆ内のキャリーフラグＣが“０”の場合には、ステップ
Ｓ６４に進み、レジスタｒ６内の繰り返し回数から
“１”だけ減算してその減算結果をレジスタｒ６に格納
する。

【０００９】ステップＳ６５において、フラグレジスタ
ｒｆ内のネガティブフラグＮが“０”であるかどうかを
判別する。ネガティブフラグＮが“０”の場合にはステ
ップＳ５７に戻り、上記の処理を繰り返す。上記のステ
ップＳ５７〜Ｓ６４の処理を１６回繰り返すと、フラグ
レジスタｒｆ内のネガティブフラグＮが“１”となる。
この場合には処理を終了する。その結果、レジスタｒ
３，ｒ２，ｒ１，ｒ０に３２ビットの積の値が得られ
る。

【００１０】このように、従来の乗算方法では、１個の
加算回路、１組のシフト回路および条件付分岐命令によ
り乗算が実行される。

【００１１】図１６はソフトウエア（機械語）による従
来の除算方法および除算装置の一例を示す図であり、図
１７は図１６の除算方法の手順を示すフローチャートで
ある。ここでは、１６ビットの被除数と１６ビットの除
数との除算を説明する。

【００１２】この除算では、１個の加減算回路、４個の
８ビットシフトレジスタｒ０，ｒ１，ｒ２，ｒ３、２個
の８ビットレジスタｒ４，ｒ５、カウント用レジスタｒ
６、およびフラグレジスタｒｆを準備する。

【００１３】まず、レジスタｒ２，ｒ３に“０００００
０００”をそれぞれセットする（ステップＳ７１）。ま
た、レジスタｒ１に被除数の上位８ビットをセットし
（ステップＳ７２）、レジスタｒ０に被除数の下位８ビ
ットをセットする（ステップＳ７３）。さらに、レジス
タｒ５に除数の上位８ビットをセットし（ステップＳ７
４）、レジスタｒ４に除数の下位８ビットをセットする
（ステップＳ７５）。レジスタｒ６には繰り返し回数
“１６”をセットする（ステップＳ７６）。

【００１４】次に、レジスタｒ０内のデータを１ビット
だけ左シフト（上位側へシフト）する（ステップＳ７
７）。このとき、レジスタｒ０から出力される最上位ビ
ットはキャリーフラグＣとしてフラグレジスタｒｆに格
納される。そして、レジスタｒ１内のデータをキャリー
フラグＣとともに１ビットだけ左シフトする（ステップ
Ｓ７８）。このとき、レジスタｒ１から出力される最上
位ビットはキャリーフラグＣとしてフラグレジスタｒｆ
に格納される。同様にして、レジスタｒ２内のデータを
キャリーフラグＣとともに１ビットだけ左シフトし（ス
テップＳ７９）、レジスタｒ３内のデータをキャリーフ
ラグＣとともに１ビットだけ左シフトする（ステップＳ
８０）。このとき、レジスタｒ３から出力される最上位
ビットはキャリーフラグＣとしてフラグレジスタｒｆに
格納される。

【００１５】次に、レジスタｒ２内のデータからレジス
タｒ４内のデータを減算してその減算結果をレジスタｒ
２に格納する（ステップＳ８１）。その減算によるキャ
リーはキャリーフラグＣとしてフラグレジスタｒｆに格
納される。そして、レジスタｒ３内のデータからレジス
タｒ５内のデータとキャリーフラグＣとを減算してその
減算結果をレジスタｒ３に格納する（ステップＳ８
２）。このとき、レジスタｒ３内のデータの最上位ビッ
トはネガティブフラグＮとしてフラグレジスタｒｆに格
納される。

【００１６】さらに、フラグレジスタｒｆ内のネガティ
ブフラグＮが“０”であるかどうかを判別する（ステッ
プＳ８３）。ネガティブフラグＮが“１”の場合には、
レジスタｒ２内のデータとレジスタｒ４内のデータとを
加算してその加算結果をレジスタｒ２に格納する（ステ
ップＳ８４）。この加算によるキャリーはキャリーフラ
グＣとしてフラグレジスタｒｆに格納される。そして、
レジスタｒ３内のデータとレジスタｒ５内のデータとキ
ャリーフラグＣとを加算してその加算結果をレジスタｒ
３に格納する（ステップＳ８５）。その後、レジスタｒ
６内の繰り返し回数から“１”だけ減算してその減算結
果をレジスタｒ６に格納する（ステップＳ８７）。

【００１７】ステップＳ８３においてネガティブフラグ
Ｎが“０”の場合には、レジスタｒ０内のデータに
“１”を加算してその加算結果をレジスタｒ０に格納す
る（ステップＳ８６）。その後、レジスタｒ６内の繰り
返し回数から“１”だけ減算してその減算結果をレジス
タｒ６に格納する（ステップＳ８７）。

【００１８】ステップＳ８８において、フラグレジスタ
ｒｆ内のネガティブフラグＮが“０”であるかどうかを
判別する。ネガティブフラグＮが“０”の場合にはステ
ップＳ７７に戻り、上記処理を繰り返す。上記のステッ
プＳ７７〜Ｓ８７の処理を１６回繰り返すと、フラグレ
ジスタｒｆ内のネガティブフラグＮが“１”となる。こ
の場合には処理を終了する。その結果、レジスタｒ１，
ｒ０に１６ビットの商の値が得られ、レジスタｒ３，ｒ
２に１６ビットの余りの値が得られる。

【００１９】このように、従来の除算方法では、１個の
加減算回路、１組のシフト回路および条件付分岐命令に
より除算が行われる。

【００２０】図１８は一般的な４ビットリップルキャリ
ーアダーの構成を示すブロック図である。このリップル
キャリーアダーは４個の全加算器ＦＡ０〜ＦＡ３からな
り、４ビットのデータＸ３〜Ｘ０，Ｙ３〜Ｙ０を加算し
て和データＳ３〜Ｓ０を出力する。各全加算器ＦＡ０〜
ＦＡ３のキャリーＣ０〜Ｃ３はそれぞれ上位側の全加算
器に与えられる。

【００２１】このように、リップルキャリーアダーで
は、キャリーが４個の全加算器ＦＡ０〜ＦＡ３を順次伝
播していくので、最上位のキャリーＣ３が得られるまで
に時間がかかるという欠点がある。そこで、予め桁上げ
を予測する桁上げ先見回路が用いられる。

【００２２】図１９は従来の４ビット桁上げ先見回路の
構成を示す回路図である。この桁上げ先見回路は、４個
の半加算器ＨＡ０〜ＨＡ３および４個のキャリー生成回
路ＣＧ０〜ＣＧ３を含む。

【００２３】各半加算器ＨＡｉは、一方のデータの１ビ
ットＸｉおよび他方のデータの１ビットＹｉを受け、和
信号Ｐｉおよび桁上げ信号Ｇｉを出力する。ここで、ｉ
は０，１，…，３を表す。キャリー生成回路ＣＧ０〜Ｃ
Ｇ３は、それぞれ１〜４個のＡＮＤゲート１、１個のＮ
ＯＲゲートおよび１個のインバータ３を含み、キャリー
Ｃ０〜Ｃ３をそれぞれ出力する。

【００２４】この桁上げ先見回路によれば、最上位のキ
ャリーＣ３が最下位のキャリーＣ０と同時に出力され
る。

【００２５】図２０は従来の算術論理演算ユニット（Ａ
ＬＵ）およびゼロフラグ検出回路の構成を示すブロック
図である。

【００２６】図２０において、インバータ回路１１０は
データＸ７〜Ｘ０を受け、反転データ／Ｘ７〜／Ｘ０を
出力する。ＯＲゲート９１は減算命令ｓｕｂおよびキャ
リー付減算命令ｓｂｃを受け、選択信号ＳＳをセレクタ
回路１２０に与える。セレクタ回路１２０はデータＸ７
〜Ｘ１および反転データ／Ｘ７〜／Ｘ０を受け、選択信
号ＳＳに基づいて、加算時にデータＸ７〜Ｘ０を選択
し、減算時に反転データ／Ｘ７〜／Ｘ０を選択し、選択
したデータをデータＸ７′〜Ｘ０′として出力する。

【００２７】加算回路１３０はデータＹ７〜Ｙ０および
セレクタ１２０からのデータＸ７′〜Ｘ０′を受け、そ
れらの加算結果をデータＡ７〜Ａ０として出力する。Ｎ
ＯＲゲート９２、ＡＮＤゲート９３，９４，９５および
ＯＲゲート９６はキャリー出力回路を構成する。加算命
令ａｄｄおよび減算命令ｓｕｂの場合には、ＡＮＤゲー
ト９３の出力は“０”となり、キャリー付加算命令ａｄ
ｃおよびキャリー付減算命令ｓｂｃの場合には、ＡＮＤ
ゲート９３からキャリーＣｉが出力される。このように
して、加算回路１３０は、加算、減算、キャリー付加算
およびキャリー付減算を実行する。

【００２８】ＡＮＤ回路１４０は２つのデータＸ７〜Ｘ
０，Ｙ７〜Ｙ０を受け、それらの論理積演算を行い、そ
の演算結果をデータＢ７〜Ｂ０として出力する。ＯＲ回
路１５０は２つのデータＸ７〜Ｘ０，Ｙ７〜Ｙ０を受
け、それらの論理和演算を行い、その演算結果をデータ
Ｃ７〜Ｃ０として出力する。ＸＯＲ回路１６０は２つの
データＸ７〜Ｘ０，Ｙ７〜Ｙ０を受け、それらの排他的
論理和演算を行い、その演算結果をデータＤ７〜Ｄ０と
して出力する。

【００２９】ＯＲゲート９７は加算命令ａｄｄ、キャリ
ー付加算命令ａｄｃ、減算命令ｓｕｂおよびキャリー付
減算命令ｓｂｃを受け、選択信号ＳＡを出力する。セレ
クタ回路１７０には選択信号ＳＡ，ＳＢ，ＳＣ，ＳＤが
与えられる。セレクタ回路１７０は、選択信号ＳＡ，Ｓ
Ｂ，ＳＣ，ＳＤに応答してそれぞれ加算回路１３０から
のデータＡ７〜Ａ０、ＡＮＤ回路１４０からのデータＢ
７〜Ｂ０、ＯＲ回路１５０からのデータＣ７〜Ｃ０およ
びＸＯＲ回路１６０からのデータＤ７〜Ｄ０をそれぞれ
選択し、選択したデータをデータＱ７〜Ｑ０として出力
する。

【００３０】ＮＯＲゲート９０はセレクタ回路１７０か
ら出力されるデータＱ７〜Ｑ０を受け、ゼロフラグＺを
出力する。このＮＯＲゲート９０がゼロフラグ検出回路
を構成する。

【００３１】図２１に示すように、インバータ回路１１
０は８個のインバータ１１１からなる。また、図２２に
示すように、セレクタ回路１２０は８個のセレクタ１２
１からなる。各セレクタ１２１は、データＸｉを受ける
入力端子ａ、反転データ／Ｘｉを受ける入力端子ｂ、セ
レクト信号ＳＳを受けるセレクト端子ｓ、データＸｉ′
を出力する出力端子ｃを有する。ここで、ｉは、０，
１，…，７を表す。図２３に示すように、１つのセレク
タ１２１は３個のＮＡＮＤゲート１２２，１２３，１２
４からなる。

【００３２】図２４に示すように、加算回路１３０は８
個の全加算器１３１からなる。各全加算器１３１は、下
位側からのキャリーを受ける入力端子ｉ１、データＸ
ｉ′を受ける入力端子ｉ２、データＹｉを受ける入力端
子ｉ３、データＡｉを出力する出力端子ｓ、およびキャ
リーを出力する出力端子ｃを有する。ここで、ｉは、
０，１，…，７を表す。図２５に示すように、１つの全
加算器１３１は６個のインバータ１０１、５個のＮＡＮ
Ｄゲート１０２および６個のＮＯＲゲート１０３からな
る。

【００３３】図２６に示すように、ＡＮＤ回路１４０は
８個のＮＡＮＤゲート１４１および８個のインバータ１
４２からなる。図２７に示すように、ＯＲ回路１５０は
８個のＮＯＲゲート１５１および８個のインバータ１５
２からなる。図２８に示すように、ＸＯＲ回路１６０は
８個の排他的論理和ゲート１６１からなる。

【００３４】図２９に示すように、セレクタ回路１７０
は８個のセレクタ１７１からなる。各セレクタ１７１
は、データＡｉ，Ｂｉ，Ｃｉ，Ｄｉをそれぞれ受ける入
力端子ａ，ｂ，ｃ，ｄ、選択信号ＳＡ，ＳＢ，ＳＣ，Ｓ
Ｄをそれぞれ受けるセレクト端子ｓａ，ｓｂ，ｓｃ，ｓ
ｄおよびデータＱｉを出力する出力端子ｅを有する。こ
こで、ｉは、０，１，…，７を表す。図３０に示すよう
に、１つのセレクタ１７１は５個のＮＡＮＤゲート１７
２〜１７６からなる。

【００３５】

【発明が解決しようとする課題】図１４および図１５に
示す従来の乗算方法では、フラグレジスタｒｆに格納さ
れるキャリーフラグＣがすべての演算ごとに変化する。
すなわち、ステップＳ６０の右シフトにより得られたキ
ャリーフラグＣはステップＳ６２の加算により変化す
る。そのため、ステップＳ６２，Ｓ６３の加算を行うか
どうかの判断をフラグレジスタｒｆ内のキャリーフラグ
Ｃに基づいて行うことはできない。そこで、上記の例で
は、ステップＳ６１の条件付分岐命令によりステップＳ
６２，Ｓ６３の加算を行うかどうかを制御している。そ
の結果、条件付分岐命令によりプログラムのステップ数
が多くなり、分岐制御により実行時間が増大するという
問題があった。

【００３６】図１６および図１７に示す従来の除算方法
では、フラグレジスタｒｆに格納されるネガティブフラ
グＮがすべての演算ごとに変化する。すなわち、ステッ
プＳ８２の減算により得られたネガティブフラグＮはス
テップＳ８４の加算により変化する。そのため、ステッ
プＳ８４，Ｓ８５の加算を行うかどうかの判断をフラグ
レジスタｒｆ内のネガティブフラグＮに基づいて行うこ
とはできない。そこで、上記の例では、ステップＳ８３
の条件付分岐命令によりステップＳ８４，Ｓ８５の加算
を行うかどうかを制御している。その結果、条件付分岐
命令によりプログラムのステップ数が多くなり、分岐制
御により実行時間が増大するという問題があった。

【００３７】算術論理演算ユニットにおいて加算回路を
使用する場合、ゼロフラグ、ネガティブフラグ、オーバ
ーフローフラグおよびキャリーフラグのような状態フラ
グが必要となってくる。これらの状態フラグのうちネガ
ティブフラグ、オーバーフローフラグおよびキャリーフ
ラグは最上位ビットのデータ出力およびキャリー出力に
基づいて生成される。加算回路として図１８に示すリッ
プルキャリーアダーを用いた場合、最上位ビットのキャ
リー出力が得られるまでに時間がかかるので、データ入
力から状態フラグの出力までの遅延時間が大きくなる。
その結果、中央演算処理装置（以下、ＣＰＵと呼ぶ）の
クロックサイクルが増大するという問題があった。

【００３８】一方、加算回路に図１９の桁上げ先見回路
を用いると、データ入力から最上位ビットのキャリー出
力までの遅延時間が短縮される。しかし、桁上げ先見回
路によりハードウエア量が多くなり、コストが高くなる
という問題があった。

【００３９】図２０に示す算術論理演算ユニットでは、
各算術演算および各論理演算の最終出力データのうちい
ずれかをセレクタ回路１７０で選択し、選択されたデー
タに対してＮＯＲゲート９０により否定論理和演算を行
うことによりゼロフラグＺを生成している。そのため、
加減算時には加算回路１３０から加算結果が出力された
後、ゼロフラグＺが生成される。図２５に示すように、
加算回路１３０の各全加算器１３１においては、下位ビ
ット側から与えられるキャリーが２段のＮＡＮＤゲート
１０２を通過して上位ビット側に出力される。そのた
め、データ入力から加算結果の出力までの遅延時間が長
くなる。その結果、データ入力からゼロフラグ出力まで
の遅延時間が長くなり、ＣＰＵのクロックサイクルが増
大するという問題があった。

【００４０】この発明の目的は、プログラムのステップ
数を少なくし、かつ分岐制御による複雑さをなくすこと
により実行時間が短縮された乗算方法を提供することで
ある。

【００４１】この発明の他の目的は、プログラムのステ
ップ数を少なくし、かつ分岐制御による複雑さをなくす
ことにより実行時間が短縮された除算方法を提供するこ
とである。

【００４２】この発明のさらに他の目的は、少ないハー
ドウエア量で最上位ビットの加算結果およびキャリーを
高速に生成することができる加算回路を提供することで
ある。

【００４３】この発明のさらに他の目的は、少ないハー
ドウエア量で加算結果およびキャリーを高速に出力する
ことができる加算回路を提供することである。

【００４４】この発明のさらに他の目的は、加減算に関
するゼロフラグを高速に生成することができるゼロフラ
グ先見回路を提供することである。

【００４５】この発明のさらに他の目的は、少ないハー
ドウエア量でゼロ判定を高速に行うことができる算術論
理演算ユニットを提供することである。

【００４６】

【課題を解決するための手段】

（１）第１の発明 第１の発明に係る乗算方法の要旨とするところは、プロ
グラムに従ってデータのシフトおよび加算を実行するこ
とにより乗算を行う乗算方法において、データを下位ビ
ット側へシフトする命令の実行時のみに変化する専用キ
ャリーフラグを設けるとともに、専用キャリーフラグの
状態を条件とする条件付き加算命令に従って加算を実行
することにある。

【００４７】（２）第２の発明 第２の発明に係る除算方法の要旨とするところは、プロ
グラムに従ってデータのシフトおよび加減算を実行する
ことにより除算を行う除算方法において、減算命令の実
行時のみに変化する専用ネガティブフラグを設けるとと
もに、専用ネガティブフラグの状態を条件とする条件付
き加算命令に従って加算を実行することにある。

【００４８】（３）第３の発明 第３の発明に係る加算回路は、第１ないし第（ｎ−１）
の全加算器、桁上げ先見回路および第ｎの全加算器を備
える。ｎは２以上の整数である。

【００４９】第１ないし第（ｎ−１）の全加算器は、２
つのｎビットデータの最下位ビットから第２番目の上位
ビットに対応して設けられ、２つのｎビットデータの最
下位ビットから第２番目の上位ビットの加算結果を示す
データを出力する。

【００５０】桁上げ先見回路は、２つのｎビットデータ
の最下位ビットから第２番目の上位ビットを受け、第２
番目の上位ビットに対応する桁上げ信号を生成する。

【００５１】第ｎの全加算器は、２つのｎビットデータ
の最上位ビットおよび桁上げ先見回路により生成される
桁上げ信号を受け、最上位ビットに対応する加算結果を
示すデータおよび最上位ビットに対応する桁上げ信号を
出力する。

【００５２】（４）第４の発明 第４の発明に係る加算回路は、第１ないし第ｍの全加算
器、桁上げ先見回路および第（ｎ−ｍ）ないし第ｎの全
加算器を備える。ｎは２以上の整数であり、ｍはｎより
も小さい１以上の整数である。

【００５３】第１ないし第ｍの全加算器は、リップルキ
ャリー方式で接続され、２つのｎビットデータの下位側
のｍビットを受け、下位側のｍビットに対応する加算結
果を示すデータを出力する。

【００５４】桁上げ先見回路は、２つのｎビットデータ
を受け、桁上げ信号を生成する。第（ｎ−ｍ）ないし第
ｎの全加算器は、２つのｎビットデータの上位側の（ｎ
−ｍ）ビットおよび桁上げ先見回路により生成された桁
上げ信号を受け、上位側の（ｎ−ｍ）ビットに対応する
加算結果を示すデータを出力する。

【００５５】（５）第５の発明 第５の発明に係るゼロフラグ先見回路は、演算手段、第
１のゼロフラグ生成手段および第２のゼロフラグ生成手
段を備える。

【００５６】演算手段は、第１のデータの値を１だけ減
少させまたは第２のデータの値を１だけ増加させる。

【００５７】第１のゼロフラグ生成手段は、桁上げ入力
が１の場合の第１および第２のデータの加算の実行時
に、第１のデータと第２のデータとに関して対応する各
ビットが互いに相補であるかどうかを判別し、すべての
ビットが互いに相補であるかどうかに基づいてゼロフラ
グを生成し、桁上げ入力が０の場合または桁上げ入力が
ない場合の第１および第２のデータの加算の実行時に、
演算手段により減少された第１のデータと第２のデータ
とに関して対応する各ビットが互いに相補であるかどう
かを判別し、すべてのビットが互いに相補であるかどう
かに基づいてゼロフラグを生成する。

【００５８】第２のゼロフラグ生成手段は、桁上げ入力
が１の場合の第１のデータから第２のデータの減算の実
行時に、演算手段により減少された第１のデータと第２
のデータとに関してまたは第１のデータと演算手段によ
り増加された第２のデータとに関して対応する各ビット
が互いに一致しているかどうかを判別し、すべてのビッ
トが互いに一致しているかどうかに基づいてゼロフラグ
を生成し、桁上げ入力が０の場合または桁上げ入力がな
い場合の第１のデータから第２のデータの減算の実行時
に、第１のデータと第２のデータとに関して対応する各
ビットが互いに一致しているかどうかを判別し、すべて
のビットが互いに一致しているかどうかに基づいてゼロ
フラグを生成する。

【００５９】（６）第６の発明 第６の発明に係る算術論理演算ユニットは、加減算手
段、演算手段、第１のゼロフラグ先見手段および第２の
ゼロフラグ先見手段を備える。

【００６０】加減算手段は、第１および第２のデータの
加減算を行う。演算手段は、データの所定の演算を行
う。

【００６１】第１のゼロフラグ先見手段は、加減算手段
による加減算結果が０であるかどうかを示すゼロフラグ
を出力する。

【００６２】第２のゼロフラグ先見手段は、１または複
数の演算手段による演算結果が０であるかどうかを示す
ゼロフラグを出力する。

【００６３】選択手段は、第１および第２のゼロフラグ
先見回路から出力されたゼロフラグのいずれかを選択す
る。

【００６４】第１のゼロフラグ先見手段は、第１のデー
タの値を１だけ減少させまたは第２のデータの値を１だ
け増加させる演算手段と、第１のデータまたは演算手段
により減少された第１のデータと第２のデータまたは演
算手段により減少された第２のデータとに関して対応す
る各ビットを互いに比較する比較手段と、比較手段によ
る比較結果に基づいてゼロフラグを生成するゼロフラグ
生成手段とを含む。

【００６５】

【作用】

（１）第１の発明 機械語による乗算では、右シフト（下位ビット側へのシ
フト）命令により発生したキャリーフラグの状態に基づ
いて処理を変化させるが、汎用キャリーフラグは右シフ
ト命令後の加算命令によって変化してしまう。第１の発
明に係る乗算方法においては、右シフト命令の実行時の
みに変化する専用キャリーフラグを設けることにより、
右シフト命令の実行後に連続する加算命令が実行されて
も、右シフト命令によるキャリーフラグの状態が保存さ
れる。そして、専用キャリーフラグの状態を条件とする
条件付き加算命令に従って加算を実行することにより、
分岐制御することなく、乗算を実行することが可能とな
る。

【００６６】（２）第２の発明 機械語による除算では、減算命令により発生したネガテ
ィブフラグの状態に基づいて処理を変化させるが、汎用
ネガティブフラグは減算命令後の加算命令によって変化
してしまう。第２の発明に係る除算方法においては、減
算命令の実行時のみに変化する専用ネガティブフラグを
設けることにより、減算命令の実行後に連続する加算命
令が実行されても、減算命令によるネガティブフラグの
状態が保存される。そして、専用ネガティブフラグの状
態を条件とする条件付き加算命令に従って加算を実行す
ることにより、分岐制御することなく、除算を実行する
ことが可能となる。

【００６７】（３）第３の発明 第３の発明に係る加算回路においては、最上位ビットに
対応する第ｎの全加算器が、独立した桁上げ先見回路に
より生成される桁上げ信号に基づいて最上位ビットに対
応する加算結果および桁上げ信号を出力する。それによ
り、第ｎの全加算器と他の回路との相互作用がなくな
り、最上位ビットを計算する過程で桁上げ信号が伝搬す
る各ゲートのゲート容量および配線容量が低減される。
したがって、最小限のハードウエア量により最上位ビッ
トの各出力の遅延時間を短縮することができる。

【００６８】（４）第４の発明 第４の発明に係る加算回路においては、下位側のｍビッ
トに対応する第１ないし第ｍの全加算器がリップルキャ
リー方式で接続され、桁上げ先見回路を用いていないの
で、ハードウエア量が少なくなる。下位ビット側の各出
力の遅延時間は上位ビット側の各出力の遅延時間に比較
して小さいので、下位ビット側の各出力の遅延時間は加
算回路の全体に処理速度に影響を与えない。

【００６９】これに対して、上位ビット側の各出力の遅
延時間は加算回路の全体の処理速度に影響を与える。こ
の加算回路においては、上位側の（ｎ−ｍ）ビットに対
応する第（ｎ−ｍ）ないし第ｎの全加算器が、桁上げ先
見回路により生成された桁上げ信号に基づいて上位ビッ
トに対応する加算結果を出力するので、上位ビット側の
各出力の遅延時間が短縮される。したがって、最小限の
ハードウェアで高速に加算結果が得られる。

【００７０】（５）第５の発明 第５の発明に係るゼロフラグ先見回路は、インクリメン
ト機能またはデクリメント機能を有する演算手段、およ
び第１および第２のデータの対応する各ビットが互いに
相補であるか一致しているかを判別する機能を有する第
１および第２のゼロフラグ生成手段により構成される。

【００７１】インクリメント機能およびデクリメント機
能は、加算回路と比較して、より少ない段数の論理ゲー
トを用いて構成されるので、加算回路の加算結果に基づ
いてゼロフラグを生成する場合よりも高速にゼロフラグ
が生成される。

【００７２】（６）第６の発明 第６の発明に係る算術論理演算ユニットにおいては、複
数の演算手段から出力された演算結果に基づいて複数の
ゼロフラグがそれぞれ並列的に生成された後、それらの
ゼロフラグのうちいずれかが選択されるので、選択手段
のビット数が演算手段の数と同じになる。それにより、
複数の演算手段から出力されたデータのいずれかを選択
した後、選択されたデータに基づいてゼロフラグを生成
する場合に比較して、選択手段の構成が簡単になり、ハ
ードウエア量が低減される。

【００７３】また、加減算に関するゼロフラグがインク
リメント機能またはデクリメント機能を有する演算手段
および第１および第２のデータの対応する各ビットを比
較する比較手段により構成されるので、加減算時のゼロ
フラグが高速に生成される。

【００７４】

【実施例】

（１）第１の実施例 図１は第１の実施例による乗算方法および乗算装置を示
すブロック図であり、図２は図１の乗算方法の手順を示
すフローチャートである。図１の例では、１６ビットの
乗数と１６ビットの被乗数との乗算を行い、３２ビット
の積を得る。

【００７５】この乗算では、１個の加算回路、４個の８
ビットシフトレジスタｒ０，ｒ１，ｒ２，ｒ３、２個の
８ビットレジスタｒ４，ｒ５、カウント用レジスタｒ６
および汎用フラグレジスタｒｆに加えて、専用フラグレ
ジスタｒｆｓを準備する。

【００７６】汎用フラグレジスタｒｆには、すべての演
算命令ごとに変化する汎用ゼロフラグＺ、汎用ネガティ
ブフラグＮ、汎用オーバーフローフラグＯおよび汎用キ
ャリーフラグＣが汎用状態フラグとして格納される。専
用フラグレジスタｒｆｓには、右シフト命令実行時のみ
に変化する専用キャリーフラグＳＣおよび減算命令実行
時のみに変化する専用ネガティブフラグＳＮが専用状態
フラグとして格納される。この実施例では専用キャリー
フラグＳＣが用いられる。

【００７７】また、プログラムにおいて図５に示す命令
フォーマットが使用される。ｓｗｆは条件付命令使用時
に用いられる切替用フラグであり、この切替用フラグｓ
ｗｆが“１”のとき専用状態フラグを用い、“０”のと
き汎用状態フラグを用いる。ｏｐは命令の操作コードを
表し、ｃｏｎは一致条件を表す。ｒｄはディスティネー
ションレジスタを表す。ｒｓはソースレジスタを表し、
ｒｔはターゲットレジスタを表す。ｉｍｍは定数データ
を表し、ａｄｄは即値アドレスを表す。

【００７８】図１および図２において、まず、レジスタ
ｒ２，ｒ３に“００００００００”をそれぞれセットす
る（ステップＳ１１）。また、レジスタｒ１に被乗数の
上位８ビットをセットし（ステップＳ１２）、レジスタ
ｒ０に被乗数の下位８ビットをセットする（ステップＳ
１３）。さらに、レジスタｒ５に乗数の上位８ビットを
セットし（ステップＳ１４）、レジスタｒ４に乗数の下
位８ビットをセットする（ステップＳ１５）。レジスタ
ｒ６には繰り返し回数“１６”をセットする（ステップ
Ｓ１６）。

【００７９】次に、レジスタｒ３内のデータを１ビット
だけ右シフトする（ステップＳ１７）。このとき、レジ
スタｒ３から出力される最下位ビットは汎用キャリーフ
ラグＣおよび専用キャリーフラグＳＣとして汎用フラグ
レジスタｒｆおよび専用フラグレジスタｒｓｆにそれぞ
れ格納される。そして、レジスタｒ２内のデータを汎用
キャリーフラグＣとともに１ビットだけ右シフトする
（ステップＳ１８）。同様にして、レジスタｒ１内のデ
ータを汎用キャリーフラグＣとともに１ビットだけ右シ
フトし（ステップＳ１９）、レジスタｒ０内のデータを
汎用キャリーフラグＣとともに１ビットだけ右シフトす
る（ステップＳ２０）。このとき、レジスタｒ０から出
力される最下位ビットは汎用キャリーフラグＣとして汎
用フラグレジスタｒｆに格納され、かつ専用キャリーフ
ラグＳＣとして専用フラグレジスタｒｆｓに格納され
る。

【００８０】次に、条件付加算命令により、専用キャリ
ーフラグＳＣが“１”のとき、レジスタｒ２内のデータ
とレジスタｒ４内のデータとを加算してその加算結果を
レジスタｒ２に格納する（ステップＳ２１）。この加算
によるキャリーは汎用キャリーフラグＣとして汎用フラ
グレジスタｒｆに格納される。また、条件付加算命令に
より、専用キャリーフラグＳＣが“１”のとき、レジス
タｒ３内のデータとレジスタｒ５内のデータと汎用キャ
リーフラグＣとを加算してその加算結果をレジスタｒ３
に格納する（ステップＳ２２）。その後、レジスタｒ６
内の繰り返し回数から“１”だけ減算してその減算結果
をレジスタｒ６に格納する（ステップＳ２３）。

【００８１】そして、汎用フラグレジスタｒｆ内の汎用
ネガティブフラグＮが“０”であるかどうかを判別する
（ステップＳ２４）。汎用ネガティブフラグＮが“０”
の場合には、ステップＳ１７に戻り、上記の処理を繰り
返す。上記のステップＳ１７〜Ｓ２３の処理を１６回繰
り返すと、汎用ネガティブフラグＮが“１”となる。こ
の場合には処理を終了する。その結果、４個のレジスタ
ｒ３、ｒ２，ｒ１，ｒ０に３２ビットの積の値が得られ
る。

【００８２】この実施例においては、専用キャリーフラ
グＳＣを設けることにより、連続した条件付加算命令が
あった場合でも、最後の右シフト命令によるキャリーの
状態が保存される。それにより、分岐制御を行うことな
く乗算を実行することができる。

【００８３】上記実施例の乗算方法を図１４および図１
５の乗算方法と比較すると、プログラムのステップ数が
減少し、かつ分岐制御が不要となる。その結果、乗算の
実行時間が短縮される。

【００８４】なお、上記実施例においては、被乗数の最
上位ビットが“１”でないことを条件として正確な乗算
結果が得られる。

【００８５】（２）第２の実施例 図３は第２の実施例による除算方法および除算装置を示
すブロック図であり、図４は図３の除算方法の手順を示
すフローチャートである。図３の例では、１６ビットの
被除数と１６ビットの除数との除算を行い、１６ビット
の商と１６ビットの余りとを得る。

【００８６】この除算では、１個の加減算回路、４個の
８ビットシフトレジスタｒ０，ｒ１，ｒ２，ｒ３、２個
の８ビットレジスタｒ４，ｒ５、カウント用レジスタｒ
６および汎用フラグレジスタｒｆに加えて、専用フラグ
レジスタｒｆｓを準備する。専用フラグレジスタｒｆｓ
には、第１の実施例と同様に、右シフト命令の実行時の
みに変化する専用キャリーフラグＳＣおよび減算命令の
実行時のみに変化する専用ネガティブフラグＳＮが格納
される。この実施例においては専用ネガティブフラグＳ
Ｎが用いられる。また、第１の実施例と同様に、プログ
ラムにおいて図５に示す命令フォーマットが用いられ
る。

【００８７】図３および図４において、まず、レジスタ
ｒ２，ｒ３に“００００００００”をそれぞれセットす
る（ステップＳ３１）。また、レジスタｒ１に被除数の
上位８ビットをセットし（ステップＳ３２）、レジスタ
ｒ０に被除数の下位８ビットをセットする（ステップＳ
３３）。さらに、レジスタｒ５に除数の上位８ビットを
セットし（ステップＳ３４）、レジスタｒ４に除数の下
位８ビットをセットする（ステップＳ３５）。レジスタ
ｒ６には繰り返し回数“１６”をセットする（ステップ
Ｓ３６）。

【００８８】次に、レジスタｒ０内のデータを１ビット
だけ左シフトする（ステップＳ３７）。このとき、レジ
スタｒ０から出力される最上位ビットは汎用キャリーフ
ラグＣとして汎用フラグレジスタｒｆに格納される。そ
して、レジスタｒ１内のデータを汎用キャリーフラグＣ
とともに１ビットだけ左シフトする（ステップＳ３
８）。同様にして、レジスタｒ２内のデータを汎用キャ
リーフラグＣとともに１ビットだけ左シフトし（ステッ
プＳ３９）、レジスタｒ３内のデータを汎用キャリーフ
ラグＣとともに１ビットだけ左シフトする（ステップＳ
４０）。このとき、レジスタｒ３から出力される最上位
ビットは汎用キャリーフラグＣとして汎用フラグレジス
タｒｆに格納される。

【００８９】次に、レジスタｒ２内のデータからレジス
タｒ４内のデータを減算してその減算結果をレジスタｒ
２に格納する（ステップＳ４１）。この減算によるキャ
リーは汎用キャリーフラグＣとして汎用フラグレジスタ
ｒｆに格納される。そして、レジスタｒ３内のデータか
らレジスタｒ５内のデータと汎用キャリーフラグＣとを
減算してその減算結果をレジスタｒ３に格納する（ステ
ップＳ４２）。このとき、レジスタｒ３内のデータの最
上位ビットは専用ネガティブフラグＳＮとして専用フラ
グレジスタｒｆｓに格納される。

【００９０】次に、条件付加算命令により、専用ネガテ
ィブフラグＳＮが“１”のときに、レジスタｒ２内のデ
ータとレジスタｒ４内のデータとを加算してその加算結
果をレジスタｒ２に格納する（ステップＳ４３）。この
加算によるキャリーは汎用キャリーフラグＣとして汎用
フラグレジスタｒｆに格納される。そして、条件付加算
命令により、専用ネガティブフラグＳＮが“１”のと
き、レジスタｒ３内のデータとレジスタｒ５内のデータ
と汎用キャリーフラグＣとを加算してその加算結果をレ
ジスタｒ３に格納する（ステップＳ４４）。さらに、条
件付加算命令により、専用ネガティブフラグＳＮが
“０”のとき、レジスタｒ０内のデータに“１”を加算
してその加算結果をレジスタｒ０に格納する（ステップ
Ｓ４５）。その後、レジスタｒ６内の繰り返し回数から
“１”だけ減算してその減算結果をレジスタｒ６に格納
する（ステップＳ４６）。

【００９１】次に、汎用フラグレジスタｒｆ内の汎用ネ
ガティブフラグＮが“０”かどうかを判別する（ステッ
プＳ４７）。汎用ネガティブフラグＮが“０”の場合に
は、ステップＳ３７に戻り、上記の処理を繰り返す。上
記のステップＳ３７〜Ｓ４６の処理を１６回繰り返す
と、汎用ネガティブフラグＮが“１”となる。この場合
には処理を終了する。その結果、２個のレジスタｒ１，
ｒ０に１６ビットの商の値が得られ、２個のレジスタｒ
３，ｒ２に１６ビットの余りの値が得られる。

【００９２】上記実施例では、専用ネガティブフラグＳ
Ｎを設けることにより、連続した条件付加算命令があっ
たときでも最後の減算命令によるネガティブフラグの状
態が保存される。それにより、分岐制御を行うことなく
除算を実行することができる。

【００９３】なお、上記実施例においては、被除数の最
上位ビットが“１”でないことを条件として正確な除算
結果が得られる。

【００９４】上記実施例の除算方法を図１６および図１
７の除算方法と比較すると、プログラムのステップ数が
減少し、かつ分岐制御が不要となる。その結果、除算の
実行時間が短縮される。

【００９５】（３）第３の実施例 図６は第３の実施例による８ビット加算回路の構成を示
すブロック図である。この加算回路は、２個の桁上げ先
見回路ＬＡ１，ＬＡ２および８個の全加算器ＦＡ０〜Ｆ
Ａ７からなり、２つの８ビットデータＸ７〜Ｘ０，Ｙ７
〜Ｙ０の加算を実行し、８ビットの和データＳ７〜Ｓ０
を出力する。

【００９６】桁上げ先見回路ＬＡ１は、２つのデータの
最上位ビットを除く７ビットＸ６〜Ｘ０，Ｙ６〜Ｙ０お
よび下位側からのキャリーＣ_-1を受け、第２番目の上位
ビットのキャリーＣ６を出力する。桁上げ先見回路ＬＡ
２は、２つのデータの上位２ビットを除く６ビットＸ５
〜Ｘ０，Ｙ５〜Ｙ０およびキャリーＣ_-1を受け、第３番
目の上位ビットのキャリーＣ５、第４番目の上位ビット
のキャリーＣ４および第５番目の上位ビットのキャリー
Ｃ３を出力する。

【００９７】各全加算器ＦＡｉは、一方のデータの１ビ
ットＸｉ、他方のデータの１ビットＹｉおよび下位側の
キャリーを受け、和データＳｉおよびキャリーＣｉを出
力する。ここで、ｉは０，１，…，７を表す。下位側４
ビットの全加算器ＦＡ０，ＦＡ１，ＦＡ２，ＦＡ３はリ
ップルキャリーアダー方式で接続される。すなわち、全
加算器ＦＡ０から出力されるキャリーＣ０が全加算器Ｆ
Ａ１に与えられ、全加算器ＦＡ１から出力されるキャリ
ーＣ１が全加算器ＦＡ２に与えられ、全加算器ＦＡ２か
ら出力されるキャリーＣ２が全加算器ＦＡ３に与えられ
る。

【００９８】全加算器ＦＡ４，ＦＡ５，ＦＡ６には、桁
上げ先見回路ＬＡ２から出力されるキャリーＣ３，Ｃ
４，Ｃ５がそれぞれ与えられる。さらに、全加算器ＦＡ
７には、桁上げ先見回路ＬＡ１から出力されるキャリー
Ｃ６が与えられる。全加算器ＦＡ７からは最上位ビット
のキャリーＣ７が出力される。

【００９９】図７に桁上げ先見回路ＬＡ１の構成を示
す。桁上げ先見回路ＬＡ１は７個の半加算器ＨＡ０〜Ｈ
Ａ６および１個のキャリー生成回路ＣＧ６からなる。

【０１００】各半加算器ＨＡｉは、一方のデータの１ビ
ットＸｉおよび他方のデータの１ビットＹｉを受け、和
信号Ｐｉおよび桁上げ信号Ｇｉを出力する。ここで、ｉ
は０，１，…，６を表す。キャリー生成回路ＣＧ６は、
下位側からのキャリーＣ_-1、和信号Ｐ０〜Ｐ６および桁
上げ信号Ｇ０〜Ｇ６を受け、キャリーＣ６を出力する。
キャリー生成回路ＣＧ６は、図１９に示されるキャリー
生成回路と同様に、複数のＡＮＤゲート、１個のＮＯＲ
ゲートおよび１個のインバータにより構成される。

【０１０１】図８に桁上げ先見回路ＬＡ２の構成を示
す。桁上げ先見回路ＬＡ２は６個の半加算器ＨＡ０〜Ｈ
Ａ５および３個のキャリー生成回路ＣＧ３〜ＣＧ５から
なる。

【０１０２】各半加算器ＨＡｉは、一方のデータの１ビ
ットＸｉおよび他方のデータの１ビットＹｉを受け、和
信号Ｐｉおよび桁上げ信号Ｇｉを出力する。ここで、ｉ
は０，１，…，５を表す。キャリー生成回路ＣＧ３，Ｃ
Ｇ４，ＣＧ５は、図１９に示すキャリー生成回路と同様
に、複数のＡＮＤゲート、１個のＮＯＲゲートおよび１
個のインバータを含み、それぞれキャリーＣ３，Ｃ４，
Ｃ５を出力する。

【０１０３】上記実施例では、最上位ビットの全加算器
ＦＡ７のみに独立した桁上げ先見回路ＬＡ１を接続する
ことにより、最上位ビットの和データＳ７およびキャリ
ーＣ７を高速に出力することができる。また、第２番目
ないし第４番目の上位ビットの全加算器ＦＡ６，ＦＡ
５，ＦＡ４に別の桁上げ先見回路ＬＡ２を接続すること
により、第２番目ないし第４番目の上位ビットの和デー
タＳ６，Ｓ５，Ｓ４を高速に出力することができる。

【０１０４】キャリーフラグは最上位ビットのキャリー
Ｃ７により決定され、ネガティブフラグは最上位ビット
の和データＳ７により決定され、オーバーフローフラグ
は最上位ビットの和データＳ７および入力データの最上
位ビットＸ７，Ｙ７により決定される。上記実施例の加
算回路においては、最上位ビットの和データＳ７および
キャリーＣ７が高速に得られるので、ネガティブフラ
グ、オーバーフローフラグおよびキャリーフラグのよう
な状態フラグが高速に生成される。

【０１０５】また、第２番目ないし第４番目の上位ビッ
トの和データＳ６，Ｓ５，Ｓ４も高速に出力されるの
で、全体として和データＳ７〜Ｓ０が高速に得られる。
しかも、下位ビット側の全加算器ＦＡ０，ＦＡ１，ＦＡ
２，ＦＡ３には桁上げ先見回路が設けられていないの
で、ハードウエア量も少なくなる。

【０１０６】（４）第４の実施例 図９は第４の実施例によるゼロフラグ先見回路の構成を
示すブロック図である。図９のゼロフラグ先見回路は、
デクリメンタ回路１０、セレクタ回路２０、排他的論理
和回路３０、セレクタ回路７０、ＡＮＤゲート８０、Ｎ
ＯＲゲート８１，８２，８３，８４、ＡＮＤゲート８
５，８６およびＯＲゲート８７，８８，８９を含む。

【０１０７】図９において、ＡＮＤ回路４０、ＯＲ回路
５０、ＸＯＲ回路６０は算術論理演算ユニットに含まれ
る。図９のゼロフラグ先見回路は、算術論理演算ユニッ
トにおけるゼロフラグを生成するために用いられる。

【０１０８】デクリメンタ回路１０は、８ビットデータ
Ｘ７〜Ｘ０を受け、そのデータの値を“１”だけデクリ
メントしてその結果をデータｘ７〜ｘ０として出力す
る。セレクタ回路２０は、データＸ７〜Ｘ０およびデク
リメンタ回路１０からのデータｘ７〜ｘ０を受け、それ
らの一方を選択してデータＸ７′〜Ｘ０′として出力す
る。

【０１０９】ＡＮＤゲート８５，８６およびＯＲゲート
８７は選択信号発生回路を構成する。加算命令ａｄｄが
与えられた場合、キャリー付加算命令ａｄｃが与えられ
かつキャリーＣｉが“０”の場合、およびキャリー付減
算命令ｓｂｃが与えられかつキャリーＣｉが“１”の場
合には、選択信号ＳＳが“１”となる。一方、キャリー
付加算命令ａｄｃが与えられかつキャリーＣｉが“１”
の場合、およびキャリー付減算命令ｓｂｃが与えられか
つキャリーＣｉが“０”の場合には、選択信号ＳＳが
“０”となる。セレクタ回路２０は選択信号ＳＳが
“１”のときにデクリメンタ回路１０からのデータｘ７
〜ｘ０を選択し、選択信号ＳＳが“０”のときにデータ
Ｘ７〜Ｘ０を選択する。

【０１１０】排他的論理和回路３０は、セレクタ回路２
０からのデータＸ７′〜Ｘ０′および８ビットデータＹ
７〜Ｙ０を受け、それらに排他的論理和演算を行い、そ
の演算結果をデータＥ７〜Ｅ０として出力する。

【０１１１】ＡＮＤゲート８０は、排他的論理和回路３
０から出力されるデータＥ７〜Ｅ０に論理積演算を行
い、その演算結果をゼロフラグＺＡＡとして出力する。
ＮＯＲゲート８１は、排他的論理和回路３０から出力さ
れるデータＥ７〜Ｅ０に否定論理和演算を行い、その演
算結果をゼロフラグＺＡＳとして出力する。ＡＮＤゲー
ト８０から出力されるゼロフラグＺＡＡは加算時のゼロ
フラグを表し、ＮＯＲゲート８１から出力されるゼロフ
ラグＺＡＳは減算時のゼロフラグを表す。

【０１１２】ここで、図１０を参照して加減算時のゼロ
フラグＺＡＡ，ＺＡＳの生成原理を説明する。図１０に
おいて、ケースＡおよびケースＢは加算を示し、ケース
ＣおよびケースＤは減算を示す。

【０１１３】図１０のケースＡに示すように、加算時に
キャリー入力が“０”またはキャリー入力がない場合
に、第１のデータＸと第２のデータＹとの加算結果が
“１１１１１１１１”となったものとする。この場合の
加算結果は“０”よりも“１”足りない状態である。し
たがって、第１のデータＸから“１”を減算した結果と
第２のデータＹとに関して対応する各ビットが互いに反
転していれば、加算結果は“０”となる。

【０１１４】すなわち、図９において、データＸ７〜Ｘ
０からデクリメンタ回路１０により“１”を減算し、セ
レクタ回路２０により選択する。そして、選択されたデ
ータｘ７〜ｘ０とデータＹ７〜Ｙ０とに関して排他的論
理和回路３０により排他的論理和演算を行うことによ
り、各ビットが互いに反転しているかどうかを判別す
る。各ビットが互いに反転している場合には、排他的論
理和回路３０から出力されるデータＥ７〜Ｅ０が“１１
１１１１１１”となるので、ＡＮＤゲート８０の出力は
“１”となる。

【０１１５】図１０のケースＢに示すように、加算時に
キャリー入力が“１”の場合に、第１のデータＸと第２
のデータＹとの加算結果が“１１１１１１１１”になっ
たものとする。キャリー入力が“１”であるので、この
場合の加算結果は“０”である。したがって、第１のデ
ータＸと第２のデータＹとに関して対応する各ビットが
互いに反転していれば、加算結果は“０”となる。

【０１１６】すなわち、図９において、セレクタ回路２
０によりデータＸ７〜Ｘ０を選択する。そして、選択さ
れたデータＸ７〜Ｘ０とデータＹ７〜Ｙ０とに関して排
他的論理和回路３０により排他的論理和演算を行う。各
ビットが互いに反転しているときには、排他的論理和回
路３０から出力されるデータＥ７〜Ｅ０が“１１１１１
１１１”となるので、ＡＮＤゲート８０の出力は“１”
となる。

【０１１７】図１０のケースＣに示すように、減算時に
キャリー入力が“０”またはキャリー入力がない場合
に、第１のデータＸから第２のデータＹの減算結果が
“００００００００”になったものとする。キャリー入
力が“０”またはないので、この場合の減算結果は
“０”となる。したがって、第１のデータＸと第２のデ
ータＹとに関して対応する各ビットが互いに一致してい
れば、減算結果は“０”となる。

【０１１８】すなわち、図９において、セレクタ回路２
０によりデータＸ７〜Ｘ０を選択する。そして、選択さ
れたデータＸ７〜Ｘ０とデータＹ７〜Ｙ０とに関して排
他的論理和回路３０により排他的論理和演算を行う。各
ビットが互いに一致しているときには、排他的論理和回
路３０から出力されるデータＥ７〜Ｅ０が“０００００
０００”となるので、ＮＯＲゲート８１の出力は“１”
となる。

【０１１９】図１０のケースＤに示すように、減算時に
キャリー入力が“１”の場合に、第１のデータＸから第
２のデータＹの減算結果が“００００００００”となっ
たものとする。キャリー入力が“１”であるので、この
場合の減算結果は“０”に“１”だけ足りない状態であ
る。したがって、第１のデータＸから“１”を減算した
結果と第２のデータＹとに関して対応する各ビットが互
いに一致しているとき、あるいは第２のデータＹに
“１”を加算した結果と第１のデータＸとに関して対応
する各ビットが互いに一致しているときには、減算結果
は“０”となる。

【０１２０】すなわち、図９において、デクリメンタ回
路１０によりデータＸ７〜Ｘ０から“１”減算し、セレ
クタ回路２０により選択する。そして、選択されたデー
タｘ７〜ｘ０とデータＹ７〜Ｙ０とに関して排他的論理
和回路３０により排他的論理和演算を行う。各ビットが
互いに一致しているときには、排他的論理和回路３０か
ら出力されるデータＥ７〜Ｅ０が“００００００００”
となるので、ＮＯＲゲート８１の出力は“１”となる。

【０１２１】このようにして、加算時にはＡＮＤゲート
８０からゼロフラグＺＡＡが得られ、減算時にはＮＯＲ
ゲート８１からゼロフラグＺＡＳが得られる。

【０１２２】図９においてＡＮＤ回路４０から出力され
るデータはＮＯＲゲート８２に与えられ、ＮＯＲゲート
８２からゼロフラグＺＢが出力される。同様に、ＯＲ回
路５０から出力されるデータはＮＯＲゲート８３に与え
られ、ＮＯＲゲート８３からゼロフラグＺＣが出力され
る。また、ＸＯＲ回路６０から出力されるデータはＮＯ
Ｒゲート８４に与えられ、ＮＯＲゲート８４からゼロフ
ラグＺＤが出力される。

【０１２３】ＯＲゲート８８は、加算命令ａｄｄおよび
キャリー付加算命令ａｄｃを受け、選択信号ＳＡＡを出
力する。ＯＲゲート８９は、減算命令ｓｕｂおよびキャ
リー付減算命令ｓｂｃを受け、選択信号ＳＡＳを出力す
る。

【０１２４】セレクタ回路７０には選択信号ＳＡＡ，Ｓ
ＡＳ，ＳＢ，ＳＣ，ＳＤが与えられる。セレクタ回路７
０は、加算時に、選択信号ＳＡＡに応答してゼロフラグ
ＺＡＡを選択してゼロフラグＺとして出力し、減算時
に、選択信号ＳＡＳに応答してゼロフラグＺＡＳを選択
してゼロフラグＺとして出力する。また、セレクタ回路
７０は、論理積演算時、論理和演算時および排他的論理
和演算時にそれぞれセ選択信号ＳＢ，ＳＣ，ＳＤに応答
してゼロフラグＺＢ，ＺＣ，ＺＤを選択し、ゼロフラグ
Ｚとして出力する。

【０１２５】図１１の（ａ）にデクリメンタ回路１０の
構成を示す。同図に示すように、デクリメンタ回路１０
は８個のデクリメンタ１１からなる。各デクリメンタ１
１は下位ビット側からのキャリーを受ける入力端子ａ、
データの１ビットＸｉを受ける入力端子ｂ、データｘｉ
を出力する出力端子ｓ、およびキャリーを出力する出力
端子ｃを有する。ここで、ｉは０，１，…，７を表して
いる。

【０１２６】図１１の（ｂ）に１つのデクリメンタ１１
の構成を示す。同図に示すように、デクリメンタ１１は
１個のＡＮＤゲート１２および１個の排他的論理和ゲー
ト１３からなる。

【０１２７】図９においてセレクタ回路２０の構成は、
図２２に示したセレクタ回路１２０の構成と同様であ
る。

【０１２８】図１２に排他的論理和回路３０の構成を示
す。同図に示すように、排他的論理和回路３０は８個の
排他的論理和ゲート３１からなる。各排他的論理和ゲー
ト３１はデータＸｉ′およびデータＹｉ′を受け、デー
タＥｉを出力する。ここで、ｉは０，１，…，７を表
す。

【０１２９】図１３にセレクタ７０の構成を示す。同図
に示すように、セレクタ７０は６個のＮＡＮＤゲート７
１〜７６からなる。ＮＡＮＤゲート７１〜７５の一方の
入力端子にはそれぞれ選択信号ＳＡＡ，ＳＡＳ，ＳＢ，
ＳＣ，ＳＤが与えられ、他方の入力端子にはそれぞれゼ
ロフラグＺＡＡ，ＺＡＳ，ＺＡ，ＺＢ，ＺＣが与えられ
る。ＮＡＮＤゲート７６はＮＡＮＤゲート７１〜７５の
出力を受け、ゼロフラグＺを出力する。

【０１３０】図９に示す排他的論理和回路３０を図２０
に示すインバータ回路１１０と比較すると、図１２およ
び図２１に示すように、両者とも１段のゲートにより構
成される。また、図９に示すセレクタ回路２０の構成
は、図２０に示すセレクタ回路１２０の構成と同様であ
る。

【０１３１】そこで、図９に示すデクリメンタ回路１０
を図２０に示す加算回路１３０と比較する。図１１の
（ｂ）に示すように、デクリメンタ回路１０に含まれる
各デクリメンタのキャリー生成部分は１段のＡＮＤゲー
ト１２により構成される。これに対して、図２５に示す
ように、加算回路１３０に含まれる各全加算器１３１の
キャリー生成部分は２段のＮＡＮＤゲート１０２により
構成される。したがって、デクリメンタ回路１０は、加
算回路１３０よりも高速にデータを出力することができ
る。

【０１３２】このように、上記実施例のゼロフラグ先見
回路によれば、加減算時のゼロフラグＺを高速に出力す
ることができる。

【０１３３】また、図９に示すセレクタ回路７０を図２
０に示すセレクタ回路１７０と比較する。図１３に示す
ように、セレクタ回路７０は６個のＮＡＮＤゲート７１
〜７６のみにより構成される。これに対して図２９およ
び図３０に示すように、セレクタ回路１７０は８個のセ
レクタ１７１により構成され、各セレクタ１７１は５個
のＮＡＮＤゲート１７２〜１７６により構成される。こ
のように、上記実施例のゼロフラグ先見回路において
は、従来のゼロフラグ検出回路と比較して、ハードウエ
ア量がかなり少なくなっている。

【０１３４】

【発明の効果】第１の発明によれば、専用キャリーフラ
グおよび連続する条件付き加算命令を用いることにより
分岐制御を必要とすることなく乗算を実行することが可
能となるので、少ないステップでしかも単純な制御で高
速の乗算が可能になる。

【０１３５】第２の発明によれば、専用ネガティブフラ
グおよび連続する条件付き加算命令を用いることにより
分岐制御を必要とすることなく除算を実行することが可
能となるので、少ないステップでしかも単純な制御で高
速の除算が可能となる。

【０１３６】第３の発明によれば、最小限のハードウエ
ア量で最上位ビットの加算結果の出力および桁上げ信号
の出力の遅延時間を短縮することができるので、これら
の出力に基づいて生成される状態フラグを安いコストで
高速に得ることができる。したがって、ＣＰＵ等の処理
装置のクロックサイクルを短縮することが可能となる。

【０１３７】第４の発明によれば、下位ビット側にリッ
プルキャリー方式を用い、上位ビット側に桁上げ先見回
路を用いているので、全体として最小限のハードウェア
により安いコストで高速に加算結果および桁上げ信号が
得られる。

【０１３８】第５の発明によれば、加減算時に高速にゼ
ロ判定を行うことができるので、ＣＰＵ等の処理装置の
クロックサイクルを短縮することが可能となる。

【０１３９】第６の発明によれば、算術論理演算ユニッ
トにおいてゼロフラグ生成のためのハードウエア量が低
減され、かつ加減算時のゼロフラグが高速に生成される
ので、全体として少ないハードウエア量でしかも高速に
ゼロ判定を行うことができる。したがって、少ないハー
ドウエア量で高速のＣＰＵ等の処理装置が得られる。

【図面の簡単な説明】

【図１】本発明の第１の実施例による乗算方法および乗
算装置を示すブロック図である。

【図２】図１の乗算方法の手順を示すフローチャートで
ある。

【図３】本発明の第２の実施例による除算方法および除
算装置を示すブロック図である。

【図４】図３の乗算方法の手順を示すフローチャートで
ある。

【図５】第１および第２の実施例に用いられるプログラ
ムの命令フォーマットを示す図である。

【図６】本発明の第３の実施例による加算回路の構成を
示すブロック図である。

【図７】図６に示される１つの桁上げ先見回路の構成を
示すブロック図である。

【図８】図６に示される他の１つの桁上げ先見回路の構
成を示すブロック図である。

【図９】本発明の第４の実施例によるゼロフラグ先見回
路の構成を示すブロック図である。

【図１０】図９のゼロフラグ先見回路の動作原理を示す
図である。

【図１１】（ａ）図９に示されるデクリメンタ回路の構
成を示すブロック図、（ｂ）デクリメンタ回路に含まれ
る各デクリメンタの構成を示す回路図である。

【図１２】図９に示される排他的論理和回路の構成を示
す回路図である。

【図１３】図９に示されるセレクタ回路の構成を示す回
路図である。

【図１４】従来の乗算方法および乗算装置を示すブロッ
ク図である。

【図１５】図１４の乗算方法の手順を示すフローチャー
トである。

【図１６】従来の除算方法および除算装置を示すブロッ
ク図である。

【図１７】図１６の除算方法の手順を示すフローチャー
トである。

【図１８】従来のリップルキャリーアダーの構成を示す
ブロック図である。

【図１９】従来の加算回路に用いられる桁上げ先見回路
の構成を示す回路図である。

【図２０】従来の算術論理演算ユニットおよびゼロフラ
グ検出回路の構成を示すブロック図である。

【図２１】図２０に示されるインバータ回路の構成を示
す回路図である。

【図２２】図２０に示されるセレクタ回路の構成を示す
ブロック図である。

【図２３】図２２のセレクタ回路に含まれるセレクタの
構成を示す回路図である。

【図２４】図２０に示される加算回路の構成を示すブロ
ック図である。

【図２５】図２４の加算回路に含まれる全加算器の構成
を示す回路図である。

【図２６】図２０に示されるＡＮＤ回路の構成を示す回
路図である。

【図２７】図２０に示されるＯＲ回路の構成を示す回路
図である。

【図２８】図２０に示されるＸＯＲ回路の構成を示す回
路図である。

【図２９】図２０に示されるセレクタ回路の構成を示す
ブロック図である。

【図３０】図２９のセレクタ回路に含まれるセレクタの
構成を示す回路図である。

【符号の説明】

ｒ０，ｒ１，ｒ２，ｒ３ シフトレジスタ ｒ４，ｒ５ レジスタ ｒ６ カウント用レジスタ ｒｆ 汎用フラグレジスタ ｒｆｓ 専用フラグレジスタ ＳＮ 専用ネガティブフラグ ＳＣ 専用キャリーフラグ ｓｗｆ 切替用フラグ ＬＡ１，ＬＡ２ 桁上げ先見回路 ＦＡ０〜ＦＡ７ 全加算器 ＨＡ０〜ＨＡ６ 半加算器 ＣＧ３〜ＣＧ６ キャリー生成回路 １０ デクリメンタ回路 ２０，７０ セレクタ回路 ３０ 排他的論理和回路 ４０ ＡＮＤ回路 ５０ ＯＲ回路 ６０ ＸＯＲ回路 ８０ ＡＮＤゲート ８１〜８４ ＮＯＲゲート なお、各図中同一符号は同一または相当部分を示す。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 プログラムに従ってデータのシフトおよ
   び加算を実行することにより乗算を行う乗算方法におい
   て、 データを下位ビット側へシフトする命令の実行時のみに
   変化する専用キャリーフラグを設けるとともに、前記専
   用キャリーフラグの状態を条件とする条件付き加算命令
   に従って加算を実行することを特徴とする乗算方法。
2. 【請求項２】 プログラムに従ってデータのシフトおよ
   び加減算を実行することにより除算を行う除算方法にお
   いて、 減算命令の実行時のみに変化する専用ネガティブフラグ
   を設けるとともに、前記専用ネガティブフラグの状態を
   条件とする条件付き加算命令に従って加算を実行するこ
   とを特徴とする除算方法。
3. 【請求項３】 ２つのｎビットデータを加算する加算回
   路であって、 前記２つのｎビットデータの最下位ビットから第２番目
   の上位ビットに対応して設けられ、前記２つのｎビット
   データの最下位ビットから第２番目の上位ビットの加算
   結果を示すデータを出力する第１ないし第（ｎ−１）の
   全加算器と、 前記２つのｎビットデータの最下位ビットから第２番目
   の上位ビットを受け、前記第２番目の上位ビットに対応
   する桁上げ信号を生成する桁上げ先見回路と、 前記２つのｎビットデータの最上位ビットおよび前記桁
   上げ先見回路により生成される前記桁上げ信号を受け、
   最上位ビットに対応する加算結果を示すデータおよび最
   上位ビットに対応する桁上げ信号を出力する第ｎの全加
   算器とを備えた加算回路。
4. 【請求項４】 ２つのｎビットデータを加算する加算回
   路であって、 リップルキャリー方式で接続され、前記２つのｎビット
   データの下位側のｍビットを受け、前記下位側のｍビッ
   トに対応する加算結果を示すデータを出力する第１ない
   し第ｍの全加算器と、 前記２つのｎビットデータを受け、桁上げ信号を生成す
   る桁上げ先見回路と、 前記２つのｎビットデータの上位側の（ｎ−ｍ）ビット
   および前記桁上げ先見回路により生成された前記桁上げ
   信号を受け、前記上位側の（ｎ−ｍ）ビットに対応する
   加算結果を示すデータを出力する第（ｎ−ｍ）ないし第
   ｎの全加算器とを備えた加算回路。
5. 【請求項５】 第１および第２のデータの加減算結果が
   ０であるかどうかを示すゼロフラグを生成するゼロフラ
   グ先見回路であって、 前記第１のデータの値を１だけ減少させまたは前記第２
   のデータの値を１だけ増加させる演算手段と、 桁上げ入力が１の場合の前記第１および第２のデータの
   加算の実行時に、前記第１のデータと前記第２のデータ
   とに関して対応する各ビットが互いに相補であるかどう
   かを判別し、すべてのビットが互いに相補であるかどう
   かに基づいて前記ゼロフラグを生成し、桁上げ入力が０
   の場合または桁上げ入力がない場合の前記第１および第
   ２のデータの加算の実行時に、前記演算手段により減少
   された第１のデータと前記第２のデータとに関して対応
   する各ビットが互いに相補であるかどうかを判別し、す
   べてのビットが互いに相補であるかどうかに基づいて前
   記ゼロフラグを生成する第１のゼロフラグ生成手段と、 桁上げ入力が１の場合の前記第１のデータから前記第２
   のデータの減算の実行時に、前記演算手段により減少さ
   れた第１のデータと前記第２のデータとに関してまたは
   前記第１のデータと前記演算手段により増加された第２
   のデータとに関して対応する各ビットが互いに一致して
   いるかどうかを判別し、すべてのビットが互いに一致し
   ているかどうかに基づいて前記ゼロフラグを生成し、桁
   上げ入力が０の場合または桁上げ入力がない場合の前記
   第１のデータから前記第２のデータの減算の実行時に、
   前記第１のデータと前記第２のデータとに関して対応す
   る各ビットが互いに一致しているかどうかを判別し、す
   べてのビットが互いに一致しているかどうかに基づいて
   前記ゼロフラグを生成する第２のゼロフラグ生成手段と
   を備えたゼロフラグ先見回路。
6. 【請求項６】 第１および第２のデータの加減算を行う
   加減算手段と、 データの所定の演算を行う１または複数の演算手段と、 前記加減算手段による加減算結果が０であるかどうかを
   示すゼロフラグを出力する第１のゼロフラグ先見手段
   と、 前記１または複数の演算手段による演算結果が０である
   ことを示すゼロフラグを出力する１または複数の第２の
   ゼロフラグ先見手段と、 前記第１および第２のゼロフラグ先見手段から出力され
   たゼロフラグのいずれかを選択する選択手段とを備え、 前記第１のゼロフラグ先見手段は、 前記第１のデータの値を１だけ減少させまたは前記第２
   のデータの値を１だけ増加させる演算手段と、 前記第１のデータまたは前記演算手段により減少された
   第１のデータと前記第２のデータまたは前記演算手段に
   より増加された第２のデータとに関して対応する各ビッ
   トを互いに比較する比較手段と、 前記比較手段による比較結果に基づいてゼロフラグを生
   成するゼロフラグ生成手段とを含む、算術論理演算ユニ
   ット。