JPH07244983A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH07244983A JPH07244983A JP6030657A JP3065794A JPH07244983A JP H07244983 A JPH07244983 A JP H07244983A JP 6030657 A JP6030657 A JP 6030657A JP 3065794 A JP3065794 A JP 3065794A JP H07244983 A JPH07244983 A JP H07244983A
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- 238000010586 diagram Methods 0.000 description 8
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- Semiconductor Memories (AREA)
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Abstract
(57)【要約】
【目的】チップ面積を増大させることなく動作速度を短
縮する。 【構成】メモリセルアレイＭＡ１〜ＭＡｋのワード線１
本当りのワードシャント部ＷＳを、その数が、第１のデ
コーダ１に対し最も近い位置に配置されたメモリセルア
レイＭＡ１では最小、最も遠い位置に配置されたメモリ
セルアレイＭＡｋでは最大、その中間のメモリセルアレ
イでは遠ざかるに従って順次多くなるように設ける。ワ
ードシャント部ＷＳの総数を変えないようにしたとき、
従来例に比べ、遠方のメモリセルアレイでは多くして最
長の信号伝達時間を短縮し、近い位置では少なくしてそ
れを引き伸ばして、各メモリセルアレイ相互間で均一化
する。
縮する。 【構成】メモリセルアレイＭＡ１〜ＭＡｋのワード線１
本当りのワードシャント部ＷＳを、その数が、第１のデ
コーダ１に対し最も近い位置に配置されたメモリセルア
レイＭＡ１では最小、最も遠い位置に配置されたメモリ
セルアレイＭＡｋでは最大、その中間のメモリセルアレ
イでは遠ざかるに従って順次多くなるように設ける。ワ
ードシャント部ＷＳの総数を変えないようにしたとき、
従来例に比べ、遠方のメモリセルアレイでは多くして最
長の信号伝達時間を短縮し、近い位置では少なくしてそ
れを引き伸ばして、各メモリセルアレイ相互間で均一化
する。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に行選択線に副行選択線を接続してこれを低抵抗化し
たメモリセルアレイを複数備え大容量で高速動作可能な
半導体記憶装置に関する。
特に行選択線に副行選択線を接続してこれを低抵抗化し
たメモリセルアレイを複数備え大容量で高速動作可能な
半導体記憶装置に関する。
【０００２】
【従来の技術】複数のメモリセルを行，列マトリクス状
に配列したメモリセルアレイを備えた半導体記憶装置に
おいては、一般的には行単位でメモリセルが選択され
る。このメモリセルを行単位で選択するための行選択線
（ワード線）は、製造工程上の容易さから、通常は多結
晶シリコンで形成されることが多い。しかしながら、多
結晶シリコンで形成された行選択線は抵抗値が大きいた
め、信号伝達時間が長くなり、動作の高速化が困難とな
る。
に配列したメモリセルアレイを備えた半導体記憶装置に
おいては、一般的には行単位でメモリセルが選択され
る。このメモリセルを行単位で選択するための行選択線
（ワード線）は、製造工程上の容易さから、通常は多結
晶シリコンで形成されることが多い。しかしながら、多
結晶シリコンで形成された行選択線は抵抗値が大きいた
め、信号伝達時間が長くなり、動作の高速化が困難とな
る。
【０００３】そこで、行選択線と並行に金属等による低
抵抗材料で形成した副行選択線を添わせて所定の間隔で
行選択線と接続し、行選択線の見かけ上の抵抗値を小さ
くする技術が用いられるようになった（例えば、１９８
４、アイイーイーイー インターナショナル ソリッド
ステート サーキッツ コンファレンス（ＩＥＥＥＩｎ
ｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄｓｔａｔｅ Ｃｉ
ｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ），アイエスエス
シーシー ダイジェスト オフ テクニカルペーパーズ
（ＩＳＳＣＣ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｎｉｃａｌ
Ｐａｐｅｒｓ），１９８４年２月２３日号，２１８〜
２１９頁，“ア ２５ナノセカンド６４キロ エスラム
（Ａ ２５ｎｓ ６４Ｋ ＳＲＡＭ）”参照）。
抵抗材料で形成した副行選択線を添わせて所定の間隔で
行選択線と接続し、行選択線の見かけ上の抵抗値を小さ
くする技術が用いられるようになった（例えば、１９８
４、アイイーイーイー インターナショナル ソリッド
ステート サーキッツ コンファレンス（ＩＥＥＥＩｎ
ｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄｓｔａｔｅ Ｃｉ
ｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ），アイエスエス
シーシー ダイジェスト オフ テクニカルペーパーズ
（ＩＳＳＣＣ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｎｉｃａｌ
Ｐａｐｅｒｓ），１９８４年２月２３日号，２１８〜
２１９頁，“ア ２５ナノセカンド６４キロ エスラム
（Ａ ２５ｎｓ ６４Ｋ ＳＲＡＭ）”参照）。
【０００４】また、大容量化が進展すると、１本の行選
択線と接続するメモリセルの数が増大し、上述の副行選
択線による低抵抗化だけでは高速化に限界がみられ、か
つ消費電力も増大するので、大容量の半導体記憶装置で
は、メモリセルアレイを複数個に分割して（又は複数個
のメモリセルアレイを設けて）１本の行選択線と接続す
るメモリセルの数を少なくする場合が多い（例えば、サ
イエンスフォーラム社発行、ＵＬＳＩ ＤＲＡＭ技術、
９０〜９４頁参照）。
択線と接続するメモリセルの数が増大し、上述の副行選
択線による低抵抗化だけでは高速化に限界がみられ、か
つ消費電力も増大するので、大容量の半導体記憶装置で
は、メモリセルアレイを複数個に分割して（又は複数個
のメモリセルアレイを設けて）１本の行選択線と接続す
るメモリセルの数を少なくする場合が多い（例えば、サ
イエンスフォーラム社発行、ＵＬＳＩ ＤＲＡＭ技術、
９０〜９４頁参照）。
【０００５】図５は、上述の副行選択線による低抵抗化
技術と、メモリセルアレイの分割（複数メモリセルアレ
イ）技術とを使用した最も一般的な半導体記憶装置の一
例を示す回路図である。
技術と、メモリセルアレイの分割（複数メモリセルアレ
イ）技術とを使用した最も一般的な半導体記憶装置の一
例を示す回路図である。
【０００６】この半導体記憶装置は、行，列マトリクス
状に配列された複数のメモリセルＱ１１〜Ｑｍｍ、選択
レベルのときこれら複数のメモリセルを行単位で選択状
態とする複数のワード線（行選択線）ＷＬ１〜ＷＬｍ、
これら複数のワード線ＷＬ１〜ＷＬｍそれぞれと対応し
かつ近接，並行して金属材料等の低抵抗材料で形成され
た複数の副ワード線（副行選択線）ＳＷＬ１〜ＳＷＬ
ｍ、及び複数のワード線ＷＬ１〜ＷＬｍそれぞれと対応
する副ワード線（ＳＷＬ１〜ＳＷＬｍ）とを所定の間隔
で接続する複数のワードシャント部（選択線接続部）Ｗ
Ｓをそれぞれ備えて順次配置され、選択状態のメモリセ
ルの記憶データを読出す複数のメモリセルアレイＭＡ１
ｘ，ＭＡ２ｘ，〜，ＭＡｋｘと、所定の位置に配置され
アドレス信号（図示省略）を受けてデコードし第１のデ
コード信号ＤＡ１として出力する第１のデコーダ１と、
メモリセルアレイＭＡ１ｘ〜ＭＡｋｘそれぞれと対応し
かつ近接して設けられ、第１のデコード信号ＤＡ１に従
って対応メモリセルアレイ（ＭＡ１ｘ〜ＭＡｋｘ）の所
定のワード線を選択レベルとする複数の第２のデコーダ
２１〜２ｋとを有する構成となっている。また、この半
導体記憶装置において、メモリセルアレイＭＡ１ｘ〜Ｍ
Ａｋｘの各ワード線ＷＬ１〜ＷＬｍそれぞれのワードシ
ャント部ＷＳの数は全て同一数となっている。
状に配列された複数のメモリセルＱ１１〜Ｑｍｍ、選択
レベルのときこれら複数のメモリセルを行単位で選択状
態とする複数のワード線（行選択線）ＷＬ１〜ＷＬｍ、
これら複数のワード線ＷＬ１〜ＷＬｍそれぞれと対応し
かつ近接，並行して金属材料等の低抵抗材料で形成され
た複数の副ワード線（副行選択線）ＳＷＬ１〜ＳＷＬ
ｍ、及び複数のワード線ＷＬ１〜ＷＬｍそれぞれと対応
する副ワード線（ＳＷＬ１〜ＳＷＬｍ）とを所定の間隔
で接続する複数のワードシャント部（選択線接続部）Ｗ
Ｓをそれぞれ備えて順次配置され、選択状態のメモリセ
ルの記憶データを読出す複数のメモリセルアレイＭＡ１
ｘ，ＭＡ２ｘ，〜，ＭＡｋｘと、所定の位置に配置され
アドレス信号（図示省略）を受けてデコードし第１のデ
コード信号ＤＡ１として出力する第１のデコーダ１と、
メモリセルアレイＭＡ１ｘ〜ＭＡｋｘそれぞれと対応し
かつ近接して設けられ、第１のデコード信号ＤＡ１に従
って対応メモリセルアレイ（ＭＡ１ｘ〜ＭＡｋｘ）の所
定のワード線を選択レベルとする複数の第２のデコーダ
２１〜２ｋとを有する構成となっている。また、この半
導体記憶装置において、メモリセルアレイＭＡ１ｘ〜Ｍ
Ａｋｘの各ワード線ＷＬ１〜ＷＬｍそれぞれのワードシ
ャント部ＷＳの数は全て同一数となっている。
【０００７】
【発明が解決しようとする課題】この従来の半導体記憶
装置では、順次配置された第２のデコーダ２１〜２ｋに
対し１つの第１のデコーダからデコード信号ＤＡ１が供
給され、第２のデコーダ２１〜２ｋはこのデコード信号
ＡＤ１に従って対応するメモリセルアレイ（ＭＡ１ｘ〜
ＭＡｋｘ）の所定のワード線（ＷＬ１〜ＷＬｍ）を選択
レベルとする構成となっており、かつ各ワード線ＷＬ１
〜ＷＬｍには、その抵抗値を低減するための副ワード線
ＳＷＬ１〜ＳＷＬｍが複数のワードシャント部ＷＳで接
続された構成となっているものの、各ワード線ＷＬ１〜
ＷＬｍそれぞれのワードシャント部ＷＳの数はメモリセ
ルアレイＭＡ１ｘ〜ＭＡｋｘすべてに対して同一数とな
っているため、メモリセルアレイＭＡ１ｘ〜ＭＡｋｘの
内部の最大信号伝達時間は等しく、従って第１のデコー
ダ１から出力された第１のデコード信号ＤＡ１によって
所定のメモリセルが選択状態となるまでの動作時間は、
第１のデコーダ１から最も遠い位置に配置されたメモリ
セルアレイ（例えばＭＡｋｘ）が最も長くなり、このメ
モリセルアレイ（ＭＡｋｘ）の動作時間によって半導体
記憶装置全体の動作時間が左右されるため、その動作時
間が長くなるという問題点がある。
装置では、順次配置された第２のデコーダ２１〜２ｋに
対し１つの第１のデコーダからデコード信号ＤＡ１が供
給され、第２のデコーダ２１〜２ｋはこのデコード信号
ＡＤ１に従って対応するメモリセルアレイ（ＭＡ１ｘ〜
ＭＡｋｘ）の所定のワード線（ＷＬ１〜ＷＬｍ）を選択
レベルとする構成となっており、かつ各ワード線ＷＬ１
〜ＷＬｍには、その抵抗値を低減するための副ワード線
ＳＷＬ１〜ＳＷＬｍが複数のワードシャント部ＷＳで接
続された構成となっているものの、各ワード線ＷＬ１〜
ＷＬｍそれぞれのワードシャント部ＷＳの数はメモリセ
ルアレイＭＡ１ｘ〜ＭＡｋｘすべてに対して同一数とな
っているため、メモリセルアレイＭＡ１ｘ〜ＭＡｋｘの
内部の最大信号伝達時間は等しく、従って第１のデコー
ダ１から出力された第１のデコード信号ＤＡ１によって
所定のメモリセルが選択状態となるまでの動作時間は、
第１のデコーダ１から最も遠い位置に配置されたメモリ
セルアレイ（例えばＭＡｋｘ）が最も長くなり、このメ
モリセルアレイ（ＭＡｋｘ）の動作時間によって半導体
記憶装置全体の動作時間が左右されるため、その動作時
間が長くなるという問題点がある。
【０００８】また、この動作時間を短縮する方法とし
て、ワード線１本当りのワードシャント部の数を増やす
方法があるが、ワードシャント部を増した分だけチップ
面積が増大するという問題点がある。
て、ワード線１本当りのワードシャント部の数を増やす
方法があるが、ワードシャント部を増した分だけチップ
面積が増大するという問題点がある。
【０００９】本発明の目的は、チップ面積を増大させる
ことなく動作時間を短縮することができる半導体記憶装
置を提供することにある。
ことなく動作時間を短縮することができる半導体記憶装
置を提供することにある。
【００１０】
【課題を解決するための手段】本発明の半導体記憶装置
は、行，列マトリクス状に配列された複数のメモリセ
ル、選択レベルのときこれら複数のメモリセルを行単位
で選択状態とする複数の行選択線、これら複数の行選択
線それぞれと対応しかつ近接，並行して低抵抗材料で形
成された複数の副行選択線、及び前記複数の行選択線そ
れぞれと対応副行選択線とを所定の間隔で接続する複数
の選択線接続部をそれぞれ備えて順次配置され選択状態
のメモリセルの記憶データを読出す複数のメモリセルア
レイと、所定の位置に配置されて第１のデコード信号を
出力する第１のデコーダと、前記複数のメモリセルアレ
イそれぞれと対応しかつ近接して設けられ前記第１のデ
コード信号に従って対応メモリセルアレイの所定の行選
択線を選択レベルとする複数の第２のデコーダとを有す
る半導体記憶装置において、前記複数のメモリセルアレ
イの各行選択線それぞれの選択線接続部を、その数が、
前記第１のデコーダに対し最も近い位置に配置されたメ
モリセルアレイでは最小、最も遠い位置に配置されたメ
モリセルアレイでは最大で、その中間の位置に配置され
たメモリセルアレイでは遠ざかるに従って順次多くなる
ように設けた構成を有している。また、第１のデコーダ
の出力端から各メモリセルまでの信号伝達時間のうちの
各メモリセルアレイそれぞれの最長時間が均一化される
ように、前記各メモリセルアレイの行選択線１本当りの
選択線接続部の数を定めて構成される。
は、行，列マトリクス状に配列された複数のメモリセ
ル、選択レベルのときこれら複数のメモリセルを行単位
で選択状態とする複数の行選択線、これら複数の行選択
線それぞれと対応しかつ近接，並行して低抵抗材料で形
成された複数の副行選択線、及び前記複数の行選択線そ
れぞれと対応副行選択線とを所定の間隔で接続する複数
の選択線接続部をそれぞれ備えて順次配置され選択状態
のメモリセルの記憶データを読出す複数のメモリセルア
レイと、所定の位置に配置されて第１のデコード信号を
出力する第１のデコーダと、前記複数のメモリセルアレ
イそれぞれと対応しかつ近接して設けられ前記第１のデ
コード信号に従って対応メモリセルアレイの所定の行選
択線を選択レベルとする複数の第２のデコーダとを有す
る半導体記憶装置において、前記複数のメモリセルアレ
イの各行選択線それぞれの選択線接続部を、その数が、
前記第１のデコーダに対し最も近い位置に配置されたメ
モリセルアレイでは最小、最も遠い位置に配置されたメ
モリセルアレイでは最大で、その中間の位置に配置され
たメモリセルアレイでは遠ざかるに従って順次多くなる
ように設けた構成を有している。また、第１のデコーダ
の出力端から各メモリセルまでの信号伝達時間のうちの
各メモリセルアレイそれぞれの最長時間が均一化される
ように、前記各メモリセルアレイの行選択線１本当りの
選択線接続部の数を定めて構成される。
【００１１】
【作用】本発明においては、複数のメモリセルアレイそ
れぞれの行選択線１本当りの行選択線接続部の数を、第
１のデコーダに対し遠い位置に配置されたメモリセルア
レイ程多くし、メモリセルを選択状態とするための第１
のデコーダから各メモリセルまでの信号の伝達時間を均
一化する構成としたので、半導体記憶装置全体の行選択
線接続部の数を従来例と同一数としてチップ面積を不変
とした場合、第１のデコーダに対し最も遠い位置に配置
されたメモリセルアレイにおいては、行選択線１本当り
の行選択線接続部の数が、その平均値（従来例は全て平
均値となっている）より多くなっており、従ってその
分、第１のデコーダまでの距離が短かくなって第１のデ
コーダからこのメモリセルアレイまでの信号伝達時間が
短かくなり、かつメモリセルアレイ内部のメモリセル選
択のための信号線の抵抗値が小さくなってその信号伝達
時間が短かくなる。すなわち、第１のデコーダからこの
メモリセルアレイのメモリセルまでの最長の信号伝達時
間を短縮することができる。また他のメモリセルアレイ
についても、第１のデコーダからメモリセルまでの最長
の信号伝達時間は均一化されているので、上述の最も遠
い位置に配置されたメモリセルと同程度の信号伝達時間
となっている。
れぞれの行選択線１本当りの行選択線接続部の数を、第
１のデコーダに対し遠い位置に配置されたメモリセルア
レイ程多くし、メモリセルを選択状態とするための第１
のデコーダから各メモリセルまでの信号の伝達時間を均
一化する構成としたので、半導体記憶装置全体の行選択
線接続部の数を従来例と同一数としてチップ面積を不変
とした場合、第１のデコーダに対し最も遠い位置に配置
されたメモリセルアレイにおいては、行選択線１本当り
の行選択線接続部の数が、その平均値（従来例は全て平
均値となっている）より多くなっており、従ってその
分、第１のデコーダまでの距離が短かくなって第１のデ
コーダからこのメモリセルアレイまでの信号伝達時間が
短かくなり、かつメモリセルアレイ内部のメモリセル選
択のための信号線の抵抗値が小さくなってその信号伝達
時間が短かくなる。すなわち、第１のデコーダからこの
メモリセルアレイのメモリセルまでの最長の信号伝達時
間を短縮することができる。また他のメモリセルアレイ
についても、第１のデコーダからメモリセルまでの最長
の信号伝達時間は均一化されているので、上述の最も遠
い位置に配置されたメモリセルと同程度の信号伝達時間
となっている。
【００１２】従って、最も遠い位置に配置されたメモリ
セルアレイの最長の信号伝達時間の短縮分がそのままこ
の半導体記憶装置の動作時間の短縮につながる。
セルアレイの最長の信号伝達時間の短縮分がそのままこ
の半導体記憶装置の動作時間の短縮につながる。
【００１３】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１４】図１は本発明の一実施例を示す回路図であ
る。
る。
【００１５】この実施例が図５に示された従来の半導体
装置と相違する点は、複数のメモリセルアレイＭＡ１ｘ
〜ＭＡｋｘそれぞれと対応するメモリセルアレイＭＡ１
〜ＭＡｋの各ワード線ＷＬ１〜ＷＬｍそれぞれのワード
シャント部ＷＳを、その数が、第１のデコーダ１に対し
最も近い位置に配置されたメモリセルアレイ（例えばＭ
Ａ１）では最小、最も遠い位置に配置されたメモリセル
アレイ（例えばＭＡｋ）では最大でその中間メモリセル
アレイでは遠ざかるに従って順次多くなるように設け、
かつ第１のデコーダ１の出力端から各メモリセルまでの
信号伝達時間のうちの各メモリセルアレイＭＡ１〜ＭＡ
ｋそれぞれの最長時間が均一化されるように、各メモリ
セルアレイＭＡ１〜ＭＡｋそれぞれのワード線１本当り
のワードシャント部ＷＳの数を定めた点にある。
装置と相違する点は、複数のメモリセルアレイＭＡ１ｘ
〜ＭＡｋｘそれぞれと対応するメモリセルアレイＭＡ１
〜ＭＡｋの各ワード線ＷＬ１〜ＷＬｍそれぞれのワード
シャント部ＷＳを、その数が、第１のデコーダ１に対し
最も近い位置に配置されたメモリセルアレイ（例えばＭ
Ａ１）では最小、最も遠い位置に配置されたメモリセル
アレイ（例えばＭＡｋ）では最大でその中間メモリセル
アレイでは遠ざかるに従って順次多くなるように設け、
かつ第１のデコーダ１の出力端から各メモリセルまでの
信号伝達時間のうちの各メモリセルアレイＭＡ１〜ＭＡ
ｋそれぞれの最長時間が均一化されるように、各メモリ
セルアレイＭＡ１〜ＭＡｋそれぞれのワード線１本当り
のワードシャント部ＷＳの数を定めた点にある。
【００１６】次に、この実施例の第１のデコーダ１から
出力された第１のデコード信号ＤＡ１によってメモリセ
ルアレイＭＡ１〜ＭＡｋの所定のメモリセルが選択状態
となるまでの時間、すなわち、第１のデコーダから所定
のメモリセルまでの信号伝達時間が、図５に示された従
来例に対し、どのように変化したかについて説明する。
出力された第１のデコード信号ＤＡ１によってメモリセ
ルアレイＭＡ１〜ＭＡｋの所定のメモリセルが選択状態
となるまでの時間、すなわち、第１のデコーダから所定
のメモリセルまでの信号伝達時間が、図５に示された従
来例に対し、どのように変化したかについて説明する。
【００１７】ここで、上述の最長の信号伝達時間は、第
１のデコード信号ＤＡ１の第１のデコーダ１から第２の
デコーダ２１〜２ｋまでの信号伝達時間と、第２のデコ
ーダ２１〜２ｋによるデコード動作の時間と、この第２
のデコーダ２１〜２ｋから所定のメモリセルまでのメモ
リセルアレイ内部の信号伝達時間の３つの部分に分ける
ことができる。そして、第２のデコーダ２１〜２ｋによ
るデコード動作の時間は、本発明も従来例も変らないの
で、第１のデコード信号ＤＡ１の信号伝達時間と、メモ
リセルアレイ内の信号伝達時間とについて比較する。
１のデコード信号ＤＡ１の第１のデコーダ１から第２の
デコーダ２１〜２ｋまでの信号伝達時間と、第２のデコ
ーダ２１〜２ｋによるデコード動作の時間と、この第２
のデコーダ２１〜２ｋから所定のメモリセルまでのメモ
リセルアレイ内部の信号伝達時間の３つの部分に分ける
ことができる。そして、第２のデコーダ２１〜２ｋによ
るデコード動作の時間は、本発明も従来例も変らないの
で、第１のデコード信号ＤＡ１の信号伝達時間と、メモ
リセルアレイ内の信号伝達時間とについて比較する。
【００１８】比較の条件として、本発明及び従来例の各
部の配置は図１，図５のとおりとし、チップ面積を同一
とするため、メモリセルアレイの数（ｋ）、ワード線１
本当りのメモリセルの数（ｎ）、ワードシャント部ＷＳ
の総数は等しいものとする。また、ワードシャント部Ｗ
Ｓ１個につき、第１のデコード信号ＤＡ１の信号線（以
下第１のデコード信号線という）及びワード線それぞれ
がΔＬだけ長くなり、それぞれの抵抗値がΔＲ，Δｒだ
け増加するものとし、ワードシャント部ＷＳ対応部分を
除く第１のデコード信号線の１メモリセルアレイ当りの
抵抗をＲ、ワード線の１メモリセル当りの抵抗をｒｓと
する。更に、ワードシャント部の数を、従来例では、各
メモリセルアレイＭＡ１ｘ〜ＭＡｋｘ共Ｎとし、本発明
ではメモリセルアレイＭＡ１，ＭＡ２，〜，ＭＡｋそれ
ぞれに対しＮ１，Ｎ２，〜，Ｎｋとし、かつＮ１＜Ｎ２
＜…Ｎｉ＜Ｎ＜Ｎ（ｉ＋１）＜…Ｎｋとする。
部の配置は図１，図５のとおりとし、チップ面積を同一
とするため、メモリセルアレイの数（ｋ）、ワード線１
本当りのメモリセルの数（ｎ）、ワードシャント部ＷＳ
の総数は等しいものとする。また、ワードシャント部Ｗ
Ｓ１個につき、第１のデコード信号ＤＡ１の信号線（以
下第１のデコード信号線という）及びワード線それぞれ
がΔＬだけ長くなり、それぞれの抵抗値がΔＲ，Δｒだ
け増加するものとし、ワードシャント部ＷＳ対応部分を
除く第１のデコード信号線の１メモリセルアレイ当りの
抵抗をＲ、ワード線の１メモリセル当りの抵抗をｒｓと
する。更に、ワードシャント部の数を、従来例では、各
メモリセルアレイＭＡ１ｘ〜ＭＡｋｘ共Ｎとし、本発明
ではメモリセルアレイＭＡ１，ＭＡ２，〜，ＭＡｋそれ
ぞれに対しＮ１，Ｎ２，〜，Ｎｋとし、かつＮ１＜Ｎ２
＜…Ｎｉ＜Ｎ＜Ｎ（ｉ＋１）＜…Ｎｋとする。
【００１９】まず、第１のデコード信号線における信号
の伝達時間について図２を参照して説明する。
の伝達時間について図２を参照して説明する。
【００２０】デコーダ２１の第１のデコード信号ＤＡ１
入力端を基準（０）とすると、デコーダ２２〜２ｊ〜２
ｋの第１のデコード信号ＤＡ１入力端までの第１のデコ
ード信号線の抵抗値は、本発明（Ｒｊ）では Ｒｊ＝（ｊ−１）Ｒ＋（Ｎ１＋…＋Ｎ（ｊ−１））・ΔＲ ……（１） となり、従来例（Ｒｊｘ）では Ｒｊｘ＝（ｊ−１）Ｒ＋（ｊ−１）Ｎ・ΔＲ ……（２） となる。
入力端を基準（０）とすると、デコーダ２２〜２ｊ〜２
ｋの第１のデコード信号ＤＡ１入力端までの第１のデコ
ード信号線の抵抗値は、本発明（Ｒｊ）では Ｒｊ＝（ｊ−１）Ｒ＋（Ｎ１＋…＋Ｎ（ｊ−１））・ΔＲ ……（１） となり、従来例（Ｒｊｘ）では Ｒｊｘ＝（ｊ−１）Ｒ＋（ｊ−１）Ｎ・ΔＲ ……（２） となる。
【００２１】このＲｊとＲｊｘとを比較すると、ｊ≦ｉ
のときには、Ｎ１〜Ｎ（ｊ−１）はすべてＮより小さい
ので、 Ｒｊ＜Ｒｊｘ ……（３） となり、また、ｊ＞ｉのときには、 Ｎ１＋…＋Ｎ（ｊ−１）＝Ｎ１＋…＋Ｎｋ−（Ｎｊ＋…＋Ｎｋ） ＝ｋ・Ｎ−（Ｎｊ＋…＋Ｎｋ） ……（４） （ｊ−１）Ｎ＝ｋ・Ｎ−（ｋ−ｊ＋１）・Ｎ ……（５） と変形するとＮｊ〜Ｎｋは全てＮより大きいので、同様
に Ｒｊ＜Ｒｊｘ となる。すなわち、デコーダ２１を基準としたとき、デ
コーダ２２〜２ｋの入力端までの第１のデコード信号線
の抵抗値を全て、従来例より小さくすることができ、第
１のデコード信号ＤＡ１の伝達時間を短縮することがで
きる。
のときには、Ｎ１〜Ｎ（ｊ−１）はすべてＮより小さい
ので、 Ｒｊ＜Ｒｊｘ ……（３） となり、また、ｊ＞ｉのときには、 Ｎ１＋…＋Ｎ（ｊ−１）＝Ｎ１＋…＋Ｎｋ−（Ｎｊ＋…＋Ｎｋ） ＝ｋ・Ｎ−（Ｎｊ＋…＋Ｎｋ） ……（４） （ｊ−１）Ｎ＝ｋ・Ｎ−（ｋ−ｊ＋１）・Ｎ ……（５） と変形するとＮｊ〜Ｎｋは全てＮより大きいので、同様
に Ｒｊ＜Ｒｊｘ となる。すなわち、デコーダ２１を基準としたとき、デ
コーダ２２〜２ｋの入力端までの第１のデコード信号線
の抵抗値を全て、従来例より小さくすることができ、第
１のデコード信号ＤＡ１の伝達時間を短縮することがで
きる。
【００２２】次に、各メモリセルアレイＭＡ１〜ＭＡｋ
（ＭＡ１ｘ〜ＭＡｋｘ）内の最長の信号伝達時間につい
て比較する。副ワード線ＳＷＬの抵抗値はワード線ＷＬ
に比べ極めて小さいのでこれを無視すると、各メモリセ
ルアレイの第２のデコーダからメモリセルＱまでのワー
ド線ＷＬの抵抗値が最大となる点は、隣接する２つのワ
ードシャント部ＷＳの中間点（Ｃ）となる。隣接する２
つのワードシャント部ＷＳ周辺の等価回路図を図３に示
す。
（ＭＡ１ｘ〜ＭＡｋｘ）内の最長の信号伝達時間につい
て比較する。副ワード線ＳＷＬの抵抗値はワード線ＷＬ
に比べ極めて小さいのでこれを無視すると、各メモリセ
ルアレイの第２のデコーダからメモリセルＱまでのワー
ド線ＷＬの抵抗値が最大となる点は、隣接する２つのワ
ードシャント部ＷＳの中間点（Ｃ）となる。隣接する２
つのワードシャント部ＷＳ周辺の等価回路図を図３に示
す。
【００２３】隣接する２つのワードシャント部ＷＳ間の
ワード線ＷＳと接続するメモリセルＱの数はｎ／（Ｎｊ
−１）（従来例ではｎ／（Ｎ−１））であり、この数が
奇数の場合には中間点Ｃの位置にメモリセルＱが存在し
偶数の場合には中間点Ｃをはさんで２つのメモリセルＱ
が存在することになるが、通常、このメモリセルＱの数
ｎ／（Ｎｊ−１），ｎ／（Ｎ−１）は“１”より十分大
きい値があるため近似計算すると、中間点Ｃ部分に存在
するメモリセルＱまでの抵抗値ｒｊ（従来例ｒ）は、ワ
ードシャント部ＷＳの抵抗をｒｗとして、次のとおりと
なる。
ワード線ＷＳと接続するメモリセルＱの数はｎ／（Ｎｊ
−１）（従来例ではｎ／（Ｎ−１））であり、この数が
奇数の場合には中間点Ｃの位置にメモリセルＱが存在し
偶数の場合には中間点Ｃをはさんで２つのメモリセルＱ
が存在することになるが、通常、このメモリセルＱの数
ｎ／（Ｎｊ−１），ｎ／（Ｎ−１）は“１”より十分大
きい値があるため近似計算すると、中間点Ｃ部分に存在
するメモリセルＱまでの抵抗値ｒｊ（従来例ｒ）は、ワ
ードシャント部ＷＳの抵抗をｒｗとして、次のとおりと
なる。
【００２４】 ｒｊ＝ｒｗ／４＋ｒｓ・ｎ／４（Ｎｊ−１） ……（６） ｒ＝ｒｗ／４＋ｒｓ・ｎ／４（Ｎ−１） ……（７） この（６）式，（７）式から、従来例ではどのメモリセ
ルアレイＭＡ１ｘ〜ＭＡｋｘにおいても同一の抵抗値、
すなわち同一の信号伝達時間となっているが、本発明で
は、第１のデコーダ１に対し遠方に配置されたメモリセ
ルアレイ程抵抗値が小さく、信号伝達時間が短かくなっ
ている。
ルアレイＭＡ１ｘ〜ＭＡｋｘにおいても同一の抵抗値、
すなわち同一の信号伝達時間となっているが、本発明で
は、第１のデコーダ１に対し遠方に配置されたメモリセ
ルアレイ程抵抗値が小さく、信号伝達時間が短かくなっ
ている。
【００２５】従って、第１のデコーダ１からメモリセル
アレイＭＡ１〜ＭＡｋそれぞれのメモリセルまでの信号
の最長の伝達時間が均一化され、その最大値が従来例よ
り大幅に小さくなる。第１のデコード信号ＤＡ１の伝達
時間とメモリセルアレイ内の最長の信号伝達時間とを合
せた配線信号伝達時間の本発明と従来例との比較結果を
図４に示す。
アレイＭＡ１〜ＭＡｋそれぞれのメモリセルまでの信号
の最長の伝達時間が均一化され、その最大値が従来例よ
り大幅に小さくなる。第１のデコード信号ＤＡ１の伝達
時間とメモリセルアレイ内の最長の信号伝達時間とを合
せた配線信号伝達時間の本発明と従来例との比較結果を
図４に示す。
【００２６】なお、信号線を伝達する信号の伝達時間
は、信号線の抵抗値と信号線に付加される容量とにより
決定される。上記実施例及び従来例の比較では、信号線
の付加容量を考慮しないで抵抗値のみで比較したが、信
号線が短かくなればわずかではあるがその分、信号線自
身の容量は低減し、また、ワード線においては、ワード
シャント部の数が増すほど隣接する２つのワードシャン
ト部間のワード線と接続するメモリセルの数も少なくな
るので、その分更に付加容量も低減する。従って、信号
伝達時間は更に短縮方向となる。
は、信号線の抵抗値と信号線に付加される容量とにより
決定される。上記実施例及び従来例の比較では、信号線
の付加容量を考慮しないで抵抗値のみで比較したが、信
号線が短かくなればわずかではあるがその分、信号線自
身の容量は低減し、また、ワード線においては、ワード
シャント部の数が増すほど隣接する２つのワードシャン
ト部間のワード線と接続するメモリセルの数も少なくな
るので、その分更に付加容量も低減する。従って、信号
伝達時間は更に短縮方向となる。
【００２７】上記実施例においては、第１のデコード信
号ＤＡ１によってメモリセルアレイＭＡ１〜ＭＡｋの所
定のワード線が選択される場合について説明したが、本
発明は、メモリセルアレイＭＡ１〜ＭＡｋそれぞれの互
いに対応する複数本ずつのワード線に対し１本ずつの共
通ワード線を設け、これこれら共通ワード線のうちの１
本を第１のデコーダで、対応する複数のワード線のうち
の１本を第２のデコーダで選択する二重ワード線構造の
半導体記憶装置に対しても適用でき、同様の効果が得ら
れる。
号ＤＡ１によってメモリセルアレイＭＡ１〜ＭＡｋの所
定のワード線が選択される場合について説明したが、本
発明は、メモリセルアレイＭＡ１〜ＭＡｋそれぞれの互
いに対応する複数本ずつのワード線に対し１本ずつの共
通ワード線を設け、これこれら共通ワード線のうちの１
本を第１のデコーダで、対応する複数のワード線のうち
の１本を第２のデコーダで選択する二重ワード線構造の
半導体記憶装置に対しても適用でき、同様の効果が得ら
れる。
【００２８】
【発明の効果】以上説明したように本発明は、複数のメ
モリセルアレイの行選択線１本当りの副行選択線との接
続部（選択線接続部）をその数が、第１のデコーダに対
し最も近い位置に配置されたメモリセルアレイでは最
小、最も遠い位置に配置されたメモリセルアレイでは最
大で、その中間の位置に配置されたメモリセルアレイで
は遠ざかるに従って順次多くなるように設けた構成とす
ることにより、選択線接続部の総数を変えないようにし
たとき、各メモリセルアレイに対し同数づつの選択線接
続部を有する従来例に比べ、第１のデコーダに対し遠方
のメモリセルアレイの最長の信号伝達時間を短縮し近い
位置のメモリセルアレイのそれを引き伸ばして各メモリ
セルアレイ相互で均一化することができるので、最長の
信号伝達時間で左右される全体の動作時間を、チップ面
積を増大させることなく短縮することができる効果があ
る。
モリセルアレイの行選択線１本当りの副行選択線との接
続部（選択線接続部）をその数が、第１のデコーダに対
し最も近い位置に配置されたメモリセルアレイでは最
小、最も遠い位置に配置されたメモリセルアレイでは最
大で、その中間の位置に配置されたメモリセルアレイで
は遠ざかるに従って順次多くなるように設けた構成とす
ることにより、選択線接続部の総数を変えないようにし
たとき、各メモリセルアレイに対し同数づつの選択線接
続部を有する従来例に比べ、第１のデコーダに対し遠方
のメモリセルアレイの最長の信号伝達時間を短縮し近い
位置のメモリセルアレイのそれを引き伸ばして各メモリ
セルアレイ相互で均一化することができるので、最長の
信号伝達時間で左右される全体の動作時間を、チップ面
積を増大させることなく短縮することができる効果があ
る。
【図１】本発明の一実施例を示す回路図である。
【図２】図１に示された実施例の第１及び第２のデコー
ダ間の信号線抵抗（信号伝達時間）を求めるための配置
図である。
ダ間の信号線抵抗（信号伝達時間）を求めるための配置
図である。
【図３】図１に示された実施例の各メモリセルアレイ内
の信号線抵抗（信号伝達時間）を求めるための等価回路
図である。
の信号線抵抗（信号伝達時間）を求めるための等価回路
図である。
【図４】図１に示された実施例の効果を説明するための
各メモリセルアレイに対する配線信号伝達時間を示す図
である。
各メモリセルアレイに対する配線信号伝達時間を示す図
である。
【図５】従来の半導体記憶装置の一例を示す回路図であ
る。
る。
１，２１〜２ｋ デコーダ ＭＡ１〜ＭＡｋ，ＭＡ１ｘ〜ＭＡｋｘ メモリセルア
レイ Ｑ，Ｑ１１〜Ｑｍｎ メモリセル ＳＷＬ，ＳＷＬ１〜ＳＷＬｍ 副ワード線 ＷＬ，ＷＬ１〜ＷＬｍ ワード線 ＷＳ ワードシャント部
レイ Ｑ，Ｑ１１〜Ｑｍｎ メモリセル ＳＷＬ，ＳＷＬ１〜ＳＷＬｍ 副ワード線 ＷＬ，ＷＬ１〜ＷＬｍ ワード線 ＷＳ ワードシャント部
Claims (3)
- 【請求項１】 行，列マトリクス状に配列された複数の
メモリセル、選択レベルのときこれら複数のメモリセル
を行単位で選択状態とする複数の行選択線、これら複数
の行選択線それぞれと対応しかつ近接，並行して低抵抗
材料で形成された複数の副行選択線、及び前記複数の行
選択線それぞれと対応副行選択線とを所定の間隔で接続
する複数の選択線接続部をそれぞれ備えて順次配置され
選択状態のメモリセルの記憶データを読出す複数のメモ
リセルアレイと、所定の位置に配置されて第１のデコー
ド信号を出力する第１のデコーダと、前記複数のメモリ
セルアレイそれぞれと対応しかつ近接して設けられ前記
第１のデコード信号に従って対応メモリセルアレイの所
定の行選択線を選択レベルとする複数の第２のデコーダ
とを有する半導体記憶装置において、前記複数のメモリ
セルアレイの各行選択線それぞれの選択線接続部を、そ
の数が、前記第１のデコーダに対し最も近い位置に配置
されたメモリセルアレイでは最小、最も遠い位置に配置
されたメモリセルアレイでは最大で、その中間の位置に
配置されたメモリセルアレイでは遠ざかるに従って順次
多くなるように設けたことを特徴とする半導体記憶装
置。 - 【請求項２】 行選択線が多結晶シリコンで形成され、
副行選択線が金属材料で形成された請求項１記載の半導
体記憶装置。 - 【請求項３】 第１のデコーダの出力端から各メモリセ
ルまでの信号伝達時間のうちの各メモリセルアレイそれ
ぞれの最長時間が均一化されるように、前記各メモリセ
ルアレイの行選択線１本当りの選択線接続部の数を定め
た請求項１記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6030657A JPH07244983A (ja) | 1994-02-28 | 1994-02-28 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6030657A JPH07244983A (ja) | 1994-02-28 | 1994-02-28 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07244983A true JPH07244983A (ja) | 1995-09-19 |
Family
ID=12309845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6030657A Pending JPH07244983A (ja) | 1994-02-28 | 1994-02-28 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07244983A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60206164A (ja) * | 1984-03-30 | 1985-10-17 | Toshiba Corp | 半導体メモリ装置 |
| JPH02158995A (ja) * | 1988-12-09 | 1990-06-19 | Mitsubishi Electric Corp | 半導体メモリ装置 |
-
1994
- 1994-02-28 JP JP6030657A patent/JPH07244983A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60206164A (ja) * | 1984-03-30 | 1985-10-17 | Toshiba Corp | 半導体メモリ装置 |
| JPH02158995A (ja) * | 1988-12-09 | 1990-06-19 | Mitsubishi Electric Corp | 半導体メモリ装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980721 |