JPS60206164A - 半導体メモリ装置 - Google Patents

半導体メモリ装置

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JPS60206164A
JPS60206164A JP59062730A JP6273084A JPS60206164A JP S60206164 A JPS60206164 A JP S60206164A JP 59062730 A JP59062730 A JP 59062730A JP 6273084 A JP6273084 A JP 6273084A JP S60206164 A JPS60206164 A JP S60206164A
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    • H10W20/435—Cross-sectional shapes or dispositions of interconnections
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells

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  • Microelectronics & Electronic Packaging (AREA)
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  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ 本発明は、半導体メモリ装置に係り、特に大規模集積化
した場合に高速アクセスを可能とした半導体メモリ装置
に関する。
［発明の技術的背景とその問題点］ 近時、書き換え可能な半導体メモリセルが各種実用化さ
れているが、これらのうち第１図に示す如き１個のＭＯ
８ＦＥＴＩ及び１個のＭ　ＯＳキャパシタ２からなるメ
モリセルが最も一般的である。
このメモリセルはＭＯＳ　Ｆ　Ｅ　Ｔ　１のゲートが列
アドレス線（以下、ワード線）ＷＬに接続され、トレイ
ンが行アドレス線（以下、ピッ１〜線）ＢＬに接続され
、記憶データを電荷の形でＭＯＳキャパシタ２に蓄積す
るものである。このメモリセルを用いて例えばダイナミ
ックＲＡＭを構成する場合、第２図に示づ如くメモリア
レイが構成される。即ち複数のワードＩＩ　Ｗ　Ｌ　ｉ
と複数のビット線ＢＬｊとの各交差部間にメモリセルＭ
ｉｊがそれぞれ接続される。
近年、ダイナミックＲＡＭに対してますます高速アクセ
ス動作が要求されてきている。ところが、６４にヒラ１
〜．２５６にビットと大容量化したダイナミックＲＡＭ
の場合、ワード線の長さは最大でチップの長辺長と同程
度の長さとなり、配線の抵抗と配線と基板間の容量のた
め、高速動作にとって配線での信号伝播の遅延が間問題
となってくる。
特にワード線を多結晶シリコン膜で形成した場合、ワー
ド線の抵抗が大きく、ワード線の駆動回路側（以下、始
端部）とこれから遠い部分（以下、終端部）どでは駆動
信号の伝播時間に大きな差が生しる。このため、タイミ
ング設計を行なう場合、最も遅れる終端部を基準にしな
ければならず、アクセス時間の高速化に制限があった。
ワード線の遅延を少なくするための手段とし−では、■
ワード線に低抵抗材料を用いる方法、■ワード線を分割
して分割したワード線ごとに駆動回路を接続する方法、
■ワード線を２層配線椙造どする方法、が考えられる。
■の低抵抗材料を用いる方法としては、〜Ｖ、ＭＯなど
の高融点金属を用いることが検討されているか、これら
の金属膜を得るＭＯＣＶＤ法は未だ技術的に確立されて
おらず、製造工程が複雑で信頼性、歩留りに問題がある
。■のワード線を分割する方法は、分割した数に比例し
て駆動回路の数が増え、駆動回路とデコーダの面積が増
加するため、メモリセルの占有面積が小さくなり、ダイ
ナミックＲＡ　Ｍの高集積化を妨げるという問題がある
。これらに比べ、■の方法は有用で、例えば多結晶シリ
コン膜からなる第１ワード線とＡＪｌからなる第２ワー
ド線を絶縁膜を挾んで積層してワード線とする方法か採
られる。第１ワード線はＭＯＳＦＥＴのゲート電極と一
体的に形成され、第２ワード線はこの第１ワ−１’　ｔ
Ｊ７ｆＩに対して所定間隔毎にコンタク１〜させればよ
い。
しかしながらこの■の方法にも問題がある。従来の二層
ワード構造を模式的に第３図に示す。
３１はメモリセルが集積形成されたＳ：基板であり、こ
の上に絶縁膜３２を介して多結晶シリコン膜からなる第
１ワード線３３が配設される。この第１ワード線３３は
各メモリセルのグー１〜電極と一体的に形成されたもの
である。そしてこの上に絶縁膜３４を形成し、これにコ
ンタク１−ホールをあけてＡｆ膜による第２ワード線３
５を形成している。第１ワード線３３と第２ワード線３
５とのコンタク］・位置Ｃ工、Ｃ２、・・・は、例えば
メモリセルアレイの６４メモリセル毎に等間隔で設定さ
れる。
このような二層（Ｍ造のワード線に駆動信号として例え
ばＯ［Ｖ］から８［Ｖ］まで立上る電圧信号を与えたと
きの遅延時間特性を第４図に示す。
第２ワード線３５を用いずポリシリコンによる第１ワー
ド線３３のみの場合を一点鎖線４１で示すが、二層構造
にすることによって、実線４２で示すように遅延時間が
小さくなる。コンタクト位置Ｃ１、Ｃ２、・・・のそれ
ぞれの間にあるメモリセルに対しては、第１９−ト線の
みが信号伝播に寄与するため、図のような形の遅延時間
特性を示すことになる。
このように従来の二層構造のワード線により遅延時間を
全体としてかなり小さくできるが、これでも未だ十分で
はない。より小さい遅延時間を得るためには例えば、第
１ワード線と第２ワード線のコンタクト位置の間隔を小
さくすることが考えられるが、コンタク１−位置には技
術的に、また信頼性の点でメモリセルを置くことが難し
く、従ってコンタクト位置を増やすことによりメモリセ
ル数を減らさなければならないという問題がある。
［発明の目的］ 本発明は、上記の点に鑑み二層構造ワード線の相互コン
タク１〜位置を増やすことなく効果的に遅延時間を小さ
くして高速アクセス動作を可能とした半導体メモリ装置
を提供することを目的とづる。
［発明の概要］ 本発明は、二層構造のワード線の相互コンタク１〜位置
を、始端部から終端部にいくにつれてピッチが小さくな
るように不等間隔をもって設定したことを特徴とする。
本発明は次のような考察に基づく。第４図の実線４２で
示す二層構造のワード線での遅延時間特性を考えた場合
、アクセス時間を決定するのは終端部近くの最大遅延時
間τｍである。そうすると、ワード線駆動回路が設けら
れる始端部では第１ワード線ど第２ワード線のコンタク
ト位置のピッチをより大きくして、遅延時間をより大き
くしてもアクセス時間には影響を与えない。そして、始
端部でコンタクト数を減らした分だけ、終端部側でコン
タクト位置を密に設ければ、全体としてコンタクト位置
を増やすことなく最大遅延時間を小さくできることにな
る。
［発明の効果］ 本発明によれば、二層構造のワード線の相互コンタクト
位置を増やすことなくその最大遅延時間を小さくするこ
とができ、アクセス時間の短縮を図ることができる。ま
たコンタクｌ〜位置を増やさなくても済むため、メモリ
セルの集積度低下、信頼性低下がなく、従来と同程度の
遅延時間が許容されるならばコンタクト位置を減らして
集積度向上、信頼度向上を図ることができる。
［発明の実施例］ 以下本発明の詳細な説明する。二層構造のワード線の相
互コンタクト部を含む具体的な要部構造を第５図〜第７
図に示す。第５図が平面図、第６図および第７図がそれ
ぞれ第５図のＡ−Ａ’　およびＢ−８’　断面図である
。これを製造工程に従って説明すると、まずＰ型３ｉ基
板５１を用い、周知の選択酸化法または酸化膜埋込み法
などにより、フィールド酸化膜５２を形成し、フィール
ド酸化ＩＩ　５２で区画された各グループの素子形成領
域を露出させる。そして素子形成領域はｎ一層５３を形
成した後、約１００人の第１ゲー１−　Ｍ化膜５４１を
形成しその上に第１層多結晶シリコン膜を堆積し、これ
をパターニングして全ビットに共通なＭＯＳキャパシタ
電極５５を形成する。第５図の破線で囲まれた部分だけ
キャパシタ電極がない。次に第２ゲート酸化膜５４２を
形成し、その上に第２層多結晶シリコン膜を堆積し、こ
れをパターニングしてＭＯＳＦＥＴのゲート電極と一体
の第１ワード線５６を形成する。その後、イオン注入に
よりソース、ドレインとなるｎ中層５７を形成し、次い
で約５０００人のＣＶＤ酸化膜５８１を形成する。そし
て、この酸化膜５８１にコンタク１−ホールをあけて第
１層Ａ１膜を堆積しこれをパターニングしてＭＯＳＦＥ
Ｔのソースとコンタク１〜するビット線５９を形成する
。このとき、後に形成する第２ワード線を第１ワード綿
５６１にコンタクトさせる位置にも同時にコンタク１〜
ホールをあけ、この部分に相互コンタクトを良好にする
ためのスペーサ膜５９ａを第１層Ａ１膜により選択的に
形成しておく。これは、第２ワード線を２層のＣＶＤ酸
化膜を介して第１ワード線５６１にコンタク１〜させる
場合の段切れを防止し、また深いコンタク１へホール形
成を不要とするためである。この後約５０００人のｃｖ
ｏｐ化膜５８２を堆積しこれにコンタクトホールをあけ
て第１層Ａ１膜を堆積しパターニングして第２ワード線
６０を形成する。多結晶シリコン膜からなる第１ワード
線５６とＡｆ膜からなる第２ワード線６０は、第６図か
ら明らかなように、第１層Ａ１膜によるスペーサＩＱ　
５９　ａを介して相互にコンタク１〜している。そして
、このスペーサ膜５９ａを設けるために、第５図に示さ
れるように第１ワード線５６と第２ワード線６０の相互
コンタク１〜をとる領域Ｓはメモリセルを配置しないデ
ッドスペースとする。
第１ワード線５６と第２ワード線６０のコンタクトは、
チップ内で１本のワード線に沿ってＰ２２層所（例えば
８個所）でとるが、そのコンタクト位置の配列が従来と
異なり不等間隔である。その様子を第３図に対応させて
第８図に示す。Ｃ１１゜Ｃ１２・・・、Ｃ１Ｂがコンタ
ク１〜位置であり、Ｃ１ｌがワード線駆動回路側、即ち
始端部で０１６が終端部側である。
このように、コンタク１へを不等間隔にとった二層構造
ワード線のＭ１ワード線５６上の遅延特性を第４図に対
応させて第９図に実線６１で示す。
第９図の破線６２は第４図の実線４２に対応する。
始端部に近いｒＡ戚では破線６２で示した等間隔にコン
タク１〜を取った場合に較べて遅くなるものの、？ｆ’
　Ｑ部分のコンタクトの間隔を狭くすることによってワ
ード線全体の配線遅延を、最大遅延時間で比較してτ■
１からτｍ′に小さくすることができる。即ちコンタク
トの数（この図では８個）を変えることなく、従来の等
間隔にコンタク１〜を取った二層溝造ワード線に較べて
配線遅延を低減することができる。
以上のように本発明によれば、二層構造ワード線の相互
コンタク１〜の数を一定にして、メモリセルの占有面積
を減少させることなく、信号の伝播遅延時間を短縮する
ことができ、高速アクセス動作可能でかつ信頼性の高い
半導体メモリが実現できる。
【図面の簡単な説明】
第１図は、１トランジスタ、１キヤパシタからなるメモ
リセルを示す図、第２図はこのメモリセルを配列したメ
モリアレイを示す図、第３図は従来の二層構造ワード線
を模式的に示す図、第４図はそのワード線の遅延特性を
示す図、第５図は本発明の一実施例のメモリアレイを示
す平面図、第６図および第７図はそれぞれ第５図のＡ−
Ａ’　、Ｂ−Ｂ’断面図、第８図はそのワード線構造を
模式的に示寸図、第９図はそのワード線の遅延特性を示
す図である。 ５１・・・ｐ型Ｓｉ基板、５２・・・フィールド酸化膜
、５３−ｎ一層、５４ｓ　、５４２　・＝ゲート酸化膜
、５５・・・ＯＳキャパシタ電極（第１＠多結晶シリコ
ン膜）、５６・・・ワー１’１Ｍ、５６・・・第１９−
ト線兼ゲート電極（第２層多結晶シリコン膜）、５７・
・・０＋層（ソース、ドレイン）　、５８１．５８２・
・・ＣＶＤ酸化膜、５９・・・ヒツト線〈第１層Ａ１膜
）、５９ａ・・・スペーサ膜（第１層Ａ１膜）、６０・
・・第２ワード線（第１層Ａ１膜）。 第１図 第２図 第３図 第４図 １　４１／ ／ ／ ２ ／ 一−−Ｃ７−−−　ＣＢ −−−−−Ｃ６ 一−−−−Ｃｓ −−−Ｃ４ 、＝−−Ｃ３ ７Ｃ２

Claims (3)

    【特許請求の範囲】
  1. （１）半導体基板上に、マトリクス状に配列形成された
    複数のメモリセルと、これらのメモリセルを選択的に駆
    動するそれぞれ複数本ずつの行アドレス線および列アド
    レス線とを有する半導体メモリ装置において、前記列ア
    ドレス線は、列上の全メモリセルのゲート電極に接続さ
    れる第１列アドレス線と、この第１列アドレス線上に絶
    縁膜を介して積層され、第１列アドレス線に対して不等
    間隔をおいて複数個所でコンタクトする第２列アドレス
    線とから構成したことを特徴とする半導体メモリ装置。
  2. （２）　前記第１列アドレス線と第２列アドレス線のコ
    ン９９１〜位置の配列は、列アドレス線駆動回路から離
    れるに従ってピッチが小さくなる不等間隔配列である特
    許請求の範囲第１項記載の半導体メモリ装置。
  3. （３）前記メモリセルは、１個のキャパシタと１個のＭ
    ＯＳＦＥＴからなり、前記列アドレス線はＭ　ＯＳ　Ｆ
    　Ｅ　Ｔのゲート電極に接続されるものであって、前記
    第１列アドレス線はＭＯＳＦＥＴのゲート電極と一体的
    に多結晶シリコン膜により形成されたものである特許請
    求の範囲第１項記載の半導体メモリ装置。
JP59062730A 1984-03-30 1984-03-30 半導体メモリ装置 Granted JPS60206164A (ja)

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