JPH07245603A - ジッタ抑圧制御方法およびその回路 - Google Patents
ジッタ抑圧制御方法およびその回路Info
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- JPH07245603A JPH07245603A JP6210022A JP21002294A JPH07245603A JP H07245603 A JPH07245603 A JP H07245603A JP 6210022 A JP6210022 A JP 6210022A JP 21002294 A JP21002294 A JP 21002294A JP H07245603 A JPH07245603 A JP H07245603A
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- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
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- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
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- Synchronisation In Digital Transmission Systems (AREA)
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Abstract
(57)【要約】
【目的】 ポインタアクションによるジッタを抑圧する
ジッタ抑圧制御に関し、１ビット未満単位で出力クロッ
ク信号の位相制御を行うことにより、ジッタを抑圧す
る。 【構成】 電圧制御発振器１１と、位相比較器１２と、
ローパスフィルタ１３とを含む位相同期ループ回路１４
と、歯抜け処理部１５と、歯抜け制御部２０と、分割回
路２１とを備え、ポインタアクションによる歯抜け要求
信号を分割回路２１によって複数ビットに分割すること
により、歯抜け制御部２０は、位相比較器２への入力位
相あるいは電圧制御発振器１１への制御電圧を、１ビッ
ト歯抜け前の状態から１ビット歯抜けの状態まで、複数
段階にわたって徐々に変化させて電圧制御発振器１１か
らの出力クロック信号の位相を、１ビット歯抜けの入力
クロック信号に合わせるようにする。
ジッタ抑圧制御に関し、１ビット未満単位で出力クロッ
ク信号の位相制御を行うことにより、ジッタを抑圧す
る。 【構成】 電圧制御発振器１１と、位相比較器１２と、
ローパスフィルタ１３とを含む位相同期ループ回路１４
と、歯抜け処理部１５と、歯抜け制御部２０と、分割回
路２１とを備え、ポインタアクションによる歯抜け要求
信号を分割回路２１によって複数ビットに分割すること
により、歯抜け制御部２０は、位相比較器２への入力位
相あるいは電圧制御発振器１１への制御電圧を、１ビッ
ト歯抜け前の状態から１ビット歯抜けの状態まで、複数
段階にわたって徐々に変化させて電圧制御発振器１１か
らの出力クロック信号の位相を、１ビット歯抜けの入力
クロック信号に合わせるようにする。
Description
【０００１】
【産業上の利用分野】本発明は、光同期通信網等におけ
るポインタアクションによるジッタを抑圧するジッタ抑
圧制御方式に関する。伝送方式として、ＳＤＨ（Ｓｙｎ
ｃｈｒｏｎｏｕｓ Ｄｉｇｉｔａｌ Ｈｉｅｒａｒｃｈ
ｙ）伝送方式又はＳＯＮＥＴ（Ｓｙｎｃｈｒｏｎｏｕｓ
Ｏｐｔｉｃａｌ Ｎｅｔｗｏｒｋ）伝送方式が知られ
ている。現在は、非同期網から同期網へ移行する過渡期
であり、従って、非同期網と同期網とが混在している。
この為、非同期網のディジタルハイアラーキは、同期網
のディジタルハイアラーキにマッピングして伝送される
ことになり、同期網内に於ける装置間のマスタクロック
周波数に差がある場合、それを吸収する為に、スタッフ
／デスタッフに相当するポインタアクションを行うよう
にしている。この場合同期網の終端装置においては、非
同期網のディジタルハイアラーキに戻すためのデマッピ
ングを行うことになるが、その時に、ポインタアクショ
ンにより生じたバイト単位の位相急変（ジッタ）を抑圧
することが必要となる。
るポインタアクションによるジッタを抑圧するジッタ抑
圧制御方式に関する。伝送方式として、ＳＤＨ（Ｓｙｎ
ｃｈｒｏｎｏｕｓ Ｄｉｇｉｔａｌ Ｈｉｅｒａｒｃｈ
ｙ）伝送方式又はＳＯＮＥＴ（Ｓｙｎｃｈｒｏｎｏｕｓ
Ｏｐｔｉｃａｌ Ｎｅｔｗｏｒｋ）伝送方式が知られ
ている。現在は、非同期網から同期網へ移行する過渡期
であり、従って、非同期網と同期網とが混在している。
この為、非同期網のディジタルハイアラーキは、同期網
のディジタルハイアラーキにマッピングして伝送される
ことになり、同期網内に於ける装置間のマスタクロック
周波数に差がある場合、それを吸収する為に、スタッフ
／デスタッフに相当するポインタアクションを行うよう
にしている。この場合同期網の終端装置においては、非
同期網のディジタルハイアラーキに戻すためのデマッピ
ングを行うことになるが、その時に、ポインタアクショ
ンにより生じたバイト単位の位相急変（ジッタ）を抑圧
することが必要となる。
【０００２】
【従来の技術】図１２はポインタの説明図であり、ＳＯ
ＮＥＴ伝送方式のＳＴＳ−１又はＳＤＨ伝送方式のＳＴ
Ｍ−０のセクションオーバーヘッドを示し、Ａ１，Ａ２
はフレーム同期バイト、Ｃ１は識別バイト、Ｂ１は誤り
監視バイト、Ｅ１はオーダーワイヤバイト、Ｆ１はユー
ザチャネルバイト、Ｄ１〜Ｄ３はデータ通信チャネルバ
イト、Ｈ１〜Ｈ３はポインタバイト、Ｂ２は誤り監視バ
イト、Ｋ１，Ｋ２は自動切替（ＡＰＳ：Ａｕｔｏｍａｔ
ｉｃ Ｐｒｏｔｅｃｔｉｏｎ Ｓｗｉｔｃｈ）制御バイ
ト、Ｄ４〜Ｄ１２はデータ通信チャネルバイト、Ｚ１，
Ｚ２は予備バイト、Ｅ２はオーダーワイヤバイトであ
る。
ＮＥＴ伝送方式のＳＴＳ−１又はＳＤＨ伝送方式のＳＴ
Ｍ−０のセクションオーバーヘッドを示し、Ａ１，Ａ２
はフレーム同期バイト、Ｃ１は識別バイト、Ｂ１は誤り
監視バイト、Ｅ１はオーダーワイヤバイト、Ｆ１はユー
ザチャネルバイト、Ｄ１〜Ｄ３はデータ通信チャネルバ
イト、Ｈ１〜Ｈ３はポインタバイト、Ｂ２は誤り監視バ
イト、Ｋ１，Ｋ２は自動切替（ＡＰＳ：Ａｕｔｏｍａｔ
ｉｃ Ｐｒｏｔｅｃｔｉｏｎ Ｓｗｉｔｃｈ）制御バイ
ト、Ｄ４〜Ｄ１２はデータ通信チャネルバイト、Ｚ１，
Ｚ２は予備バイト、Ｅ２はオーダーワイヤバイトであ
る。
【０００３】ポインタバイトＨ１〜Ｈ３は、同図の下方
に示すように定められており、ポインタバイトＨ１内の
４ビット構成のＮは新規データフラグで、“０１１０”
は変更なし、“１００１”は変更ありを示し、次の２ビ
ットはＡＵ（Ａｄｍｉｎｉｓｔｒａｔｉｖｅ Ｕｎｉ
ｔ）タイプを示すＳビットであり、“１０”はＡＵ−４
或いはＡＵ−３を示す。又次の２ビットとポインタバイ
トＨ２との１０ビットはポインタ値を示し、Ｉは増加指
定ビット、Ｄは減少指定ビットを示す。又ポインタバイ
トＨ３は、負スタッフアクションバイトであり、Ｄビッ
トの多くが反転していると、負スタッフを示し、１ビッ
トの多くが反転していると、正スタッフを示す。又正ス
タッフは、ポインタバイトＨ３の隣のバイトが使用され
る。
に示すように定められており、ポインタバイトＨ１内の
４ビット構成のＮは新規データフラグで、“０１１０”
は変更なし、“１００１”は変更ありを示し、次の２ビ
ットはＡＵ（Ａｄｍｉｎｉｓｔｒａｔｉｖｅ Ｕｎｉ
ｔ）タイプを示すＳビットであり、“１０”はＡＵ−４
或いはＡＵ−３を示す。又次の２ビットとポインタバイ
トＨ２との１０ビットはポインタ値を示し、Ｉは増加指
定ビット、Ｄは減少指定ビットを示す。又ポインタバイ
トＨ３は、負スタッフアクションバイトであり、Ｄビッ
トの多くが反転していると、負スタッフを示し、１ビッ
トの多くが反転していると、正スタッフを示す。又正ス
タッフは、ポインタバイトＨ３の隣のバイトが使用され
る。
【０００４】ポインタアクションにより１バイト単位の
位相飛びが生じる。それによって前述のようにジッタが
生じる。そこで、位相同期ループ回路（ＰＬＬ）を用い
て、１ビットあるいは１ビット以下の単位で位相制御を
可能とし、ジッタを抑圧している。図１３は従来例の説
明図であり、１１は電圧制御発振器（ＶＣＯ）、１２は
位相比較器、１３はローパスフィルタ（ＬＰＦ）、１４
は位相同期ループ回路（ＰＬＬ）、１５は歯抜け処理
部、１６，１７は分周回路（１／Ｎ）である。なお、ク
ロック信号の抽出部やセクションオーバーヘッド（ＳＯ
Ｈ）の抽出判定部等は図示を省略している。
位相飛びが生じる。それによって前述のようにジッタが
生じる。そこで、位相同期ループ回路（ＰＬＬ）を用い
て、１ビットあるいは１ビット以下の単位で位相制御を
可能とし、ジッタを抑圧している。図１３は従来例の説
明図であり、１１は電圧制御発振器（ＶＣＯ）、１２は
位相比較器、１３はローパスフィルタ（ＬＰＦ）、１４
は位相同期ループ回路（ＰＬＬ）、１５は歯抜け処理
部、１６，１７は分周回路（１／Ｎ）である。なお、ク
ロック信号の抽出部やセクションオーバーヘッド（ＳＯ
Ｈ）の抽出判定部等は図示を省略している。
【０００５】受信信号から抽出した入力クロック信号
は、歯抜け処理部１５を介して分周回路１６に加えら
れ、１／Ｎに分周され、また電圧制御発振器１１からの
出力クロック信号は、分周回路１７により１／Ｎに分周
されて、位相比較器１２においてこれらの分周信号の位
相が比較され、その位相差に対応した比較出力信号は、
ローパスフィルタ１３を介して、電圧制御発振器１１の
制御電圧（制御入力）となる。また歯抜け処理部１５に
は、セクションオーバーヘッドのポインタバイトＨ１〜
Ｈ３が、例えば負スタッフを示すとき、１バイトを複数
回（例えば８回）に分けた１ビットの歯抜け要求信号
が、ポインタ受信回路から与えられ、歯抜け処理部１５
はそれに応じて入力クロック信号を１ビット歯抜けとす
る。
は、歯抜け処理部１５を介して分周回路１６に加えら
れ、１／Ｎに分周され、また電圧制御発振器１１からの
出力クロック信号は、分周回路１７により１／Ｎに分周
されて、位相比較器１２においてこれらの分周信号の位
相が比較され、その位相差に対応した比較出力信号は、
ローパスフィルタ１３を介して、電圧制御発振器１１の
制御電圧（制御入力）となる。また歯抜け処理部１５に
は、セクションオーバーヘッドのポインタバイトＨ１〜
Ｈ３が、例えば負スタッフを示すとき、１バイトを複数
回（例えば８回）に分けた１ビットの歯抜け要求信号
が、ポインタ受信回路から与えられ、歯抜け処理部１５
はそれに応じて入力クロック信号を１ビット歯抜けとす
る。
【０００６】位相比較器１２は、分周回路１６により分
周された入力クロック信号の位相と、分周回路１７によ
り分周された、電圧抑制発振器１１からの出力クロック
信号の位相とを比較し、両位相が合うように、電圧制御
発振器１１を制御する。このような制御によって、歯抜
け処理部１５による入力クロック信号の１ビット歯抜け
があっても、電圧制御発振器１１からの出力クロック信
号の位相が入力クロック信号に追従して変化する。
周された入力クロック信号の位相と、分周回路１７によ
り分周された、電圧抑制発振器１１からの出力クロック
信号の位相とを比較し、両位相が合うように、電圧制御
発振器１１を制御する。このような制御によって、歯抜
け処理部１５による入力クロック信号の１ビット歯抜け
があっても、電圧制御発振器１１からの出力クロック信
号の位相が入力クロック信号に追従して変化する。
【０００７】図１４は従来例の動作説明図であり、同図
中の（ａ）は歯抜け処理部１５を介した入力クロック信
号を示し、１ビットの歯抜けを点線で示す。また同図中
の（ｂ）,(ｃ）は、Ｎ＝４としたときの分周回路１６の
出力信号であり、（ｂ）は１ビット歯抜けを行わない場
合を示し、また（ｃ）は１ビット歯抜けを行った場合を
示す。さらに（ｄ）,(ｅ）は、Ｎ＝４とした場合の分周
回路１７の出力信号であり、（ｄ）は１ビット歯抜けを
行わない場合、また（ｅ）は１ビット歯抜けを行った場
合を示す。さらに（ｆ）は位相比較器１２の出力信号を
示し、（ｇ）は電圧制御発振器１１の出力クロック信号
を示す。
中の（ａ）は歯抜け処理部１５を介した入力クロック信
号を示し、１ビットの歯抜けを点線で示す。また同図中
の（ｂ）,(ｃ）は、Ｎ＝４としたときの分周回路１６の
出力信号であり、（ｂ）は１ビット歯抜けを行わない場
合を示し、また（ｃ）は１ビット歯抜けを行った場合を
示す。さらに（ｄ）,(ｅ）は、Ｎ＝４とした場合の分周
回路１７の出力信号であり、（ｄ）は１ビット歯抜けを
行わない場合、また（ｅ）は１ビット歯抜けを行った場
合を示す。さらに（ｆ）は位相比較器１２の出力信号を
示し、（ｇ）は電圧制御発振器１１の出力クロック信号
を示す。
【０００８】歯抜け処理部１５において、歯抜け要求信
号に従って入力クロック信号を１ビット歯抜けとする
と、分周回路１６の出力信号は、（ｂ）から（ｃ）のよ
うに変化する。したがって、位相比較器１２の位相比較
出力信号は、（ｆ）の点線の部分がなくなるから、ロー
パスフィルタ１３を介した制御電圧は低下し、電圧制御
発振器１１からの出力クロック信号の周波数は、（ｇ）
に示すように低下して、１ビット歯抜けの入力クロック
信号の位相に同期化する。
号に従って入力クロック信号を１ビット歯抜けとする
と、分周回路１６の出力信号は、（ｂ）から（ｃ）のよ
うに変化する。したがって、位相比較器１２の位相比較
出力信号は、（ｆ）の点線の部分がなくなるから、ロー
パスフィルタ１３を介した制御電圧は低下し、電圧制御
発振器１１からの出力クロック信号の周波数は、（ｇ）
に示すように低下して、１ビット歯抜けの入力クロック
信号の位相に同期化する。
【０００９】
【発明が解決しようとする課題】図１３に示すポインタ
受信回路により、ポインタアクションを検出すると、１
バイトを１ビットずつに分けて、入力クロック信号の歯
抜けを行うことにより、１バイト単位の位相飛びを１ビ
ット単位とすることができる。ところが近年、１ビット
単位の位相飛びによるジッタをさらに抑圧したいという
要請が生じている。そこで、高速の入力クロック信号を
導入することにより、１ビット単位以下の位相飛びに抑
圧するように構成することが提案された。しかし、高速
の入力クロック信号によって動作する高速デバイスが必
要となるので、高価であると共に消費電力が大きくなる
問題がある。また高速入力クロック信号が存在しない場
合は、この高速入力クロック信号を発生するための高周
波発振器をさらに位相同期ループ回路内に設ける必要が
あり、これによってもコストアップとなる問題がある。
受信回路により、ポインタアクションを検出すると、１
バイトを１ビットずつに分けて、入力クロック信号の歯
抜けを行うことにより、１バイト単位の位相飛びを１ビ
ット単位とすることができる。ところが近年、１ビット
単位の位相飛びによるジッタをさらに抑圧したいという
要請が生じている。そこで、高速の入力クロック信号を
導入することにより、１ビット単位以下の位相飛びに抑
圧するように構成することが提案された。しかし、高速
の入力クロック信号によって動作する高速デバイスが必
要となるので、高価であると共に消費電力が大きくなる
問題がある。また高速入力クロック信号が存在しない場
合は、この高速入力クロック信号を発生するための高周
波発振器をさらに位相同期ループ回路内に設ける必要が
あり、これによってもコストアップとなる問題がある。
【００１０】本発明は、上記の高速入力クロック信号を
用いることなく、１ビット未満の単位で位相飛びを抑圧
できるような、ポインタアクションによるジッタの抑圧
方法およびその回路を提供することを目的とする。
用いることなく、１ビット未満の単位で位相飛びを抑圧
できるような、ポインタアクションによるジッタの抑圧
方法およびその回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】図１は本発明の原理説明
図であり、本図を参照して本発明に係る方法および回路
を説明する。 （１）本発明の第１の態様においては、入力クロック信
号を受信すると共に、ポインタアクションが発生したと
きに、そのポインタアクションに応答して与えられる歯
抜け要求信号を受けて、前記入力クロック信号を１ビッ
ト歯抜けさせて出力する歯抜け処理部１５と、歯抜け処
理部１５からの出力を入力して該出力に位相同期した出
力クロック信号を生成するための回路であって、該出力
と該出力クロック信号との間の位相比較を行う位相比較
器１２と、位相比較器１２の出力を受けるローパスフィ
ルタ１３と、ローパスフィルタ１３の出力を電圧制御入
力として前記出力クロック信号を生成する電圧制御発振
器１１とから構成される位相同期ループ回路１４と、を
備えることにより、ポインタアクションに起因して発生
するジッタを抑圧するジッタ抑圧制御方法において、 １つの歯抜け要求信号が与えられたとき、これを連続
した複数ビットに分割した複数ビット分割歯抜け要求信
号に変換し、 連続した複数ビット分割歯抜け要求信号の各々のタイ
ミングに合わせて、位相同期ループ回路１４内での位相
同期状態を、１ビット歯抜け前の状態から１ビット歯抜
けの状態まで、複数段階にわたって、徐々に変化させる
ようにする。
図であり、本図を参照して本発明に係る方法および回路
を説明する。 （１）本発明の第１の態様においては、入力クロック信
号を受信すると共に、ポインタアクションが発生したと
きに、そのポインタアクションに応答して与えられる歯
抜け要求信号を受けて、前記入力クロック信号を１ビッ
ト歯抜けさせて出力する歯抜け処理部１５と、歯抜け処
理部１５からの出力を入力して該出力に位相同期した出
力クロック信号を生成するための回路であって、該出力
と該出力クロック信号との間の位相比較を行う位相比較
器１２と、位相比較器１２の出力を受けるローパスフィ
ルタ１３と、ローパスフィルタ１３の出力を電圧制御入
力として前記出力クロック信号を生成する電圧制御発振
器１１とから構成される位相同期ループ回路１４と、を
備えることにより、ポインタアクションに起因して発生
するジッタを抑圧するジッタ抑圧制御方法において、 １つの歯抜け要求信号が与えられたとき、これを連続
した複数ビットに分割した複数ビット分割歯抜け要求信
号に変換し、 連続した複数ビット分割歯抜け要求信号の各々のタイ
ミングに合わせて、位相同期ループ回路１４内での位相
同期状態を、１ビット歯抜け前の状態から１ビット歯抜
けの状態まで、複数段階にわたって、徐々に変化させる
ようにする。
【００１２】（２）本発明の第２の態様においては、入
力クロック信号を受信すると共に、ポインタアクション
が発生したときに、このポインタアクションに応答して
与えられる歯抜け要求信号を受けて、入力クロック信号
を１ビット歯抜けさせて出力する歯抜け処理部１５と、
歯抜け処理部１５からの出力を入力して該出力に位相同
期した出力クロック信号を生成するための回路であっ
て、該出力と出力クロック信号との間の位相比較を行う
位相比較器１２と、位相比較器１２の出力を受けるロー
パスフィルタ１３と、ローパスフィルタ１３の出力を電
圧制御入力として前記出力クロック信号を生成する電圧
制御発振器１１とから構成される位相同期ループ回路１
４と、からなり、ポインタアクションに起因して発生す
るジッタを抑圧するジッタ抑圧制御回路において、１つ
の歯抜け要求信号が与えられたとき、これを連続した複
数ビットに分割した複数ビット分割歯抜け要求信号に変
換する分割回路２１と、分割回路２１より出力される、
連続した複数ビット分割歯抜け要求信号の各々のタイミ
ングに合わせて、位相同期ループ回路１４内での位相同
期状態を、１ビット歯抜け前の状態から１ビット歯抜け
の状態まで、複数段階にわたって、徐々に変化させた
後、１ビットの歯抜けを実行せしめる歯抜け制御部２０
とを設けるように構成する。
力クロック信号を受信すると共に、ポインタアクション
が発生したときに、このポインタアクションに応答して
与えられる歯抜け要求信号を受けて、入力クロック信号
を１ビット歯抜けさせて出力する歯抜け処理部１５と、
歯抜け処理部１５からの出力を入力して該出力に位相同
期した出力クロック信号を生成するための回路であっ
て、該出力と出力クロック信号との間の位相比較を行う
位相比較器１２と、位相比較器１２の出力を受けるロー
パスフィルタ１３と、ローパスフィルタ１３の出力を電
圧制御入力として前記出力クロック信号を生成する電圧
制御発振器１１とから構成される位相同期ループ回路１
４と、からなり、ポインタアクションに起因して発生す
るジッタを抑圧するジッタ抑圧制御回路において、１つ
の歯抜け要求信号が与えられたとき、これを連続した複
数ビットに分割した複数ビット分割歯抜け要求信号に変
換する分割回路２１と、分割回路２１より出力される、
連続した複数ビット分割歯抜け要求信号の各々のタイミ
ングに合わせて、位相同期ループ回路１４内での位相同
期状態を、１ビット歯抜け前の状態から１ビット歯抜け
の状態まで、複数段階にわたって、徐々に変化させた
後、１ビットの歯抜けを実行せしめる歯抜け制御部２０
とを設けるように構成する。
【００１３】（３）本発明の第３の態様においては、歯
抜け制御部２０は、複数ビット分割歯抜け要求信号を受
けて、位相同期ループ回路１４内での位相同期状態を、
１ビット歯抜け前の状態から１ビット歯抜けの状態まで
徐々に変化する複数状態を逐次設定するカウンタ手段２
２を備えるようにする。 （４）本発明の第４の態様によれば、歯抜け制御部２０
は、電圧制御発振器１１の制御電圧を、１ビット歯抜け
前の状態から１ビット歯抜けの状態まで徐々に変化させ
るステップ状のオフセット電圧とするように構成され
る。
抜け制御部２０は、複数ビット分割歯抜け要求信号を受
けて、位相同期ループ回路１４内での位相同期状態を、
１ビット歯抜け前の状態から１ビット歯抜けの状態まで
徐々に変化する複数状態を逐次設定するカウンタ手段２
２を備えるようにする。 （４）本発明の第４の態様によれば、歯抜け制御部２０
は、電圧制御発振器１１の制御電圧を、１ビット歯抜け
前の状態から１ビット歯抜けの状態まで徐々に変化させ
るステップ状のオフセット電圧とするように構成され
る。
【００１４】（５）本発明の第５の態様によれば、歯抜
け制御部２０は、歯抜け処理部１５と位相同期ループ回
路１４内の位相比較器１２との間に設けられる可変遅延
回路（４１）を備え、可変遅延回路（４１）により、複
数段階にわたって入力クロック信号を、１ビット歯抜け
の状態となるまで順次遅延させ、その１ビット歯抜けの
状態において、歯抜け処理部１５における１ビット歯抜
けの処理を行わせ、かつ、可変遅延回路（４１）を元の
状態に復帰させるように構成する。
け制御部２０は、歯抜け処理部１５と位相同期ループ回
路１４内の位相比較器１２との間に設けられる可変遅延
回路（４１）を備え、可変遅延回路（４１）により、複
数段階にわたって入力クロック信号を、１ビット歯抜け
の状態となるまで順次遅延させ、その１ビット歯抜けの
状態において、歯抜け処理部１５における１ビット歯抜
けの処理を行わせ、かつ、可変遅延回路（４１）を元の
状態に復帰させるように構成する。
【００１５】（６）本発明の第６の態様によれば、歯抜
け制御部２０は、歯抜け処理部１５からの入力クロック
信号を、遅延回路（５３）により遅延させた入力クロッ
ク信号および遅延させない入力クロック信号のいずれか
を選択して出力する第１のセレクタ（５１）と、マーク
率が順次異なる複数種類の繰り返しパターン信号を発生
するパターン発生器（５４）と、パターン発生器（５
４）からの複数種類の繰り返しパターン信号のいずれか
を選択して出力し第１のセレクタ（５１）の選択制御信
号とする第２のセレクタ（５２）とを備え、複数段階に
わたって第２のセレクタ（５２）を選択制御することに
より、第１のセレクタ（５１）から、前記マーク率に従
った比率の遅延入力クロック信号と遅延されない入力ク
ロック信号とを、位相同期ループ回路１４に入力するよ
うに構成する。
け制御部２０は、歯抜け処理部１５からの入力クロック
信号を、遅延回路（５３）により遅延させた入力クロッ
ク信号および遅延させない入力クロック信号のいずれか
を選択して出力する第１のセレクタ（５１）と、マーク
率が順次異なる複数種類の繰り返しパターン信号を発生
するパターン発生器（５４）と、パターン発生器（５
４）からの複数種類の繰り返しパターン信号のいずれか
を選択して出力し第１のセレクタ（５１）の選択制御信
号とする第２のセレクタ（５２）とを備え、複数段階に
わたって第２のセレクタ（５２）を選択制御することに
より、第１のセレクタ（５１）から、前記マーク率に従
った比率の遅延入力クロック信号と遅延されない入力ク
ロック信号とを、位相同期ループ回路１４に入力するよ
うに構成する。
【００１６】（７）本発明の第７の態様によれば、歯抜
け制御部２０は、第１のセレクタ５１により遅延入力ク
ロック信号を選択する比率を、複数段階にわたって順次
高くした後、歯抜け処理部１５での入力クロック信号に
対する１ビット歯抜け処理を行うと共に、遅延入力クロ
ック信号を選択する前記比率を零に戻すように構成す
る。
け制御部２０は、第１のセレクタ５１により遅延入力ク
ロック信号を選択する比率を、複数段階にわたって順次
高くした後、歯抜け処理部１５での入力クロック信号に
対する１ビット歯抜け処理を行うと共に、遅延入力クロ
ック信号を選択する前記比率を零に戻すように構成す
る。
【００１７】
（１）上記第１の態様によれば、入力クロック信号に１
ビットの歯抜け処理を行ったことにより生ずる、位相同
期ループ回路１４からの出力クロック信号の位相の急変
をなくし、１ビット歯抜け処理に伴う出力クロック信号
の位相変化が徐々に進行するようにし、ポインタアクシ
ョンによるジッタの発生を抑圧する。
ビットの歯抜け処理を行ったことにより生ずる、位相同
期ループ回路１４からの出力クロック信号の位相の急変
をなくし、１ビット歯抜け処理に伴う出力クロック信号
の位相変化が徐々に進行するようにし、ポインタアクシ
ョンによるジッタの発生を抑圧する。
【００１８】（２）上記第２の態様によれば、上記位相
変化を徐々に進行させるためにまず、分割回路２１によ
って複数ビット分割歯抜け要求信号を生成し、この一連
の信号をもとに歯抜け制御部２０を駆動する。 （３）上記第３の態様によれば、上記位相変化を徐々に
進行させるために、カウンタ手段１２により、徐々に変
化する複数の状態を位相同期ループ回路１４内に形成す
る。このことを図解的に示したのが図２であり、まず
（１）欄に示すごとく、ポインタアクションによる歯抜
け要求信号が与えられたとき、これを分割回路２１で受
けて、（２）欄に示すごとく、複数ビット分割歯抜け要
求信号を生成する。なお図では４ビット分割の例を示し
たが、２ビット分割でも、６ビット分割でも、８ビット
分割でも構わない。
変化を徐々に進行させるためにまず、分割回路２１によ
って複数ビット分割歯抜け要求信号を生成し、この一連
の信号をもとに歯抜け制御部２０を駆動する。 （３）上記第３の態様によれば、上記位相変化を徐々に
進行させるために、カウンタ手段１２により、徐々に変
化する複数の状態を位相同期ループ回路１４内に形成す
る。このことを図解的に示したのが図２であり、まず
（１）欄に示すごとく、ポインタアクションによる歯抜
け要求信号が与えられたとき、これを分割回路２１で受
けて、（２）欄に示すごとく、複数ビット分割歯抜け要
求信号を生成する。なお図では４ビット分割の例を示し
たが、２ビット分割でも、６ビット分割でも、８ビット
分割でも構わない。
【００１９】位相同期ループ回路１４内では、従来なら
ば、内部状態が（３）欄の状態Ｉから状態IVに急変する
ところ、上記の複数ビット分割歯抜け要求信号の各々に
歩調を合せて、状態Ｉ→状態II→状態III →状態IVのご
とく、徐々に変化させる。 （４）上記第４の態様によれば、歯抜け制御部２０は、
ポインタアクションによる歯抜け要求信号をもとに、歯
抜け処理部１５を制御して１ビット歯抜けの処理を行わ
せ、また複数段階にわたって順次変化するオフセット電
圧を出力する。このオフセット電圧を、位相比較器１２
またはローパスフィルタ１３を介して、電圧制御発振器
１１への制御電圧に対して加算する。これによって、１
ビット歯抜け前の状態から１ビット歯抜けの状態まで電
圧制御発振器１１の出力クロック信号の位相を、徐々
に、１ビット歯抜けの入力クロック信号の位相に同期化
させることができる。
ば、内部状態が（３）欄の状態Ｉから状態IVに急変する
ところ、上記の複数ビット分割歯抜け要求信号の各々に
歩調を合せて、状態Ｉ→状態II→状態III →状態IVのご
とく、徐々に変化させる。 （４）上記第４の態様によれば、歯抜け制御部２０は、
ポインタアクションによる歯抜け要求信号をもとに、歯
抜け処理部１５を制御して１ビット歯抜けの処理を行わ
せ、また複数段階にわたって順次変化するオフセット電
圧を出力する。このオフセット電圧を、位相比較器１２
またはローパスフィルタ１３を介して、電圧制御発振器
１１への制御電圧に対して加算する。これによって、１
ビット歯抜け前の状態から１ビット歯抜けの状態まで電
圧制御発振器１１の出力クロック信号の位相を、徐々
に、１ビット歯抜けの入力クロック信号の位相に同期化
させることができる。
【００２０】（５）本発明の第５の態様によれば、歯抜
け制御部２０は、ポインタアクションによる歯抜け要求
信号をもとに可変遅延回路（４１）による遅延時間が徐
々に大きくなるように制御する。そして、入力クロック
信号の１ビット分に相当する歯抜け要求信号を受信する
と同時に、歯抜け処理部１５を制御して、入力クロック
信号の１ビット歯抜けの処理を行わせると共に、遅延時
間を０にする。したがって、位相同期ループ回路１４へ
の入力クロック信号は、徐々に位相が遅延して１ビット
歯抜けの状態となるから、電圧制御発振器１１の出力ク
ロック信号の位相を、急激に変化させることなく、徐々
に１ビット歯抜けの状態に変化させることができる。
け制御部２０は、ポインタアクションによる歯抜け要求
信号をもとに可変遅延回路（４１）による遅延時間が徐
々に大きくなるように制御する。そして、入力クロック
信号の１ビット分に相当する歯抜け要求信号を受信する
と同時に、歯抜け処理部１５を制御して、入力クロック
信号の１ビット歯抜けの処理を行わせると共に、遅延時
間を０にする。したがって、位相同期ループ回路１４へ
の入力クロック信号は、徐々に位相が遅延して１ビット
歯抜けの状態となるから、電圧制御発振器１１の出力ク
ロック信号の位相を、急激に変化させることなく、徐々
に１ビット歯抜けの状態に変化させることができる。
【００２１】（６）本発明の第６の態様によれば、パタ
ーン発生器（５４）からマーク率が順次異なる複数種類
の繰り返しパターン信号を発生させる。第１のセレクタ
（５１）は、この繰り返しパターン信号に従って、遅延
された入力クロック信号と遅延されない入力クロック信
号を選択して出力し、位相同期ループ回路１４に入力す
る。位相同期ループ回路１４においては、繰り返しパタ
ーン信号のマーク率に従って、電圧制御発振器１１から
の出力クロック信号の位相が変化する。この出力クロッ
ク信号の位相変化は、比較的高周波の成分となるから、
後段のフィルタによって容易に除去できる。したがっ
て、入力クロック信号の１ビット歯抜け前の状態から１
ビット歯抜けの状態まで、マーク率を順次変化させるこ
とにより、平均的には、電圧制御発振器１１からの出力
クロック信号の位相を徐々に、１ビット歯抜けの入力ク
ロック信号の位相に同期化させることができる。
ーン発生器（５４）からマーク率が順次異なる複数種類
の繰り返しパターン信号を発生させる。第１のセレクタ
（５１）は、この繰り返しパターン信号に従って、遅延
された入力クロック信号と遅延されない入力クロック信
号を選択して出力し、位相同期ループ回路１４に入力す
る。位相同期ループ回路１４においては、繰り返しパタ
ーン信号のマーク率に従って、電圧制御発振器１１から
の出力クロック信号の位相が変化する。この出力クロッ
ク信号の位相変化は、比較的高周波の成分となるから、
後段のフィルタによって容易に除去できる。したがっ
て、入力クロック信号の１ビット歯抜け前の状態から１
ビット歯抜けの状態まで、マーク率を順次変化させるこ
とにより、平均的には、電圧制御発振器１１からの出力
クロック信号の位相を徐々に、１ビット歯抜けの入力ク
ロック信号の位相に同期化させることができる。
【００２２】（７）本発明の第７の態様によれば、歯抜
け制御部２０は、ポインタアクションによる歯抜け要求
信号によって、第１のセレクタ（５１）から位相同期ル
ープ回路１４に入力される、遅延された入力クロック信
号の選択比率を最初は小さくし、次第に大きくなるよう
に制御する。したがって、位相同期ループ回路１４に入
力される入力クロック信号は、平均的には遅延が最初は
小さく、引き続いて徐々に大きくなる。それによって、
電圧制御発振器１１からの出力クロック信号の位相も追
従して変化する。そして、遅延入力クロック信号の選択
比率が最も大きくなった後に、歯抜け処理部１５を制御
して、入力クロック信号に対する１ビット歯抜け処理を
行わせる。その時点では、１ビット歯抜けによる位相同
期ループ回路１４への入力クロック信号の位相は、１ビ
ット歯抜けの状態のときの位相に近いので、出力クロッ
ク信号の位相の急変が生じないことになる。
け制御部２０は、ポインタアクションによる歯抜け要求
信号によって、第１のセレクタ（５１）から位相同期ル
ープ回路１４に入力される、遅延された入力クロック信
号の選択比率を最初は小さくし、次第に大きくなるよう
に制御する。したがって、位相同期ループ回路１４に入
力される入力クロック信号は、平均的には遅延が最初は
小さく、引き続いて徐々に大きくなる。それによって、
電圧制御発振器１１からの出力クロック信号の位相も追
従して変化する。そして、遅延入力クロック信号の選択
比率が最も大きくなった後に、歯抜け処理部１５を制御
して、入力クロック信号に対する１ビット歯抜け処理を
行わせる。その時点では、１ビット歯抜けによる位相同
期ループ回路１４への入力クロック信号の位相は、１ビ
ット歯抜けの状態のときの位相に近いので、出力クロッ
ク信号の位相の急変が生じないことになる。
【００２３】
【実施例】図３は本発明の第１の実施例の説明図であ
り、１１は電圧制御発振器（ＶＣＯ）、１２は位相比較
器、１３はローパスフィルタ（ＬＰＦ）、１４は位相同
期ループ回路、１５は歯抜け処理部、２０は歯抜け制御
部、１７および１８は分周回路（１／Ｎ）、２２はカウ
ンタ手段、２３はＤ／Ａ変換器（Ｄ／Ａ）、２４は反転
バッファ増幅器、２５は加算器、２６は微分回路であ
る。
り、１１は電圧制御発振器（ＶＣＯ）、１２は位相比較
器、１３はローパスフィルタ（ＬＰＦ）、１４は位相同
期ループ回路、１５は歯抜け処理部、２０は歯抜け制御
部、１７および１８は分周回路（１／Ｎ）、２２はカウ
ンタ手段、２３はＤ／Ａ変換器（Ｄ／Ａ）、２４は反転
バッファ増幅器、２５は加算器、２６は微分回路であ
る。
【００２４】入力クロック信号は、歯抜け処理部１５を
介して分周回路１８に加えられ、例えば、Ｎ＝４とする
と、１／４に分周されて位相比較器１２に加えられる。
また電圧制御発振器１１からの出力クロック信号は、分
周回路１７により１／Ｎ、例えば１／４に分周されて、
位相比較器１２に加えられる。この位相比較器１２から
の位相比較出力信号は、加算器２５を介して、ローパス
フィルタ１３に加えられ、ローパスフィルタ１３から電
圧制御発振器１１に制御電圧が加えられる。
介して分周回路１８に加えられ、例えば、Ｎ＝４とする
と、１／４に分周されて位相比較器１２に加えられる。
また電圧制御発振器１１からの出力クロック信号は、分
周回路１７により１／Ｎ、例えば１／４に分周されて、
位相比較器１２に加えられる。この位相比較器１２から
の位相比較出力信号は、加算器２５を介して、ローパス
フィルタ１３に加えられ、ローパスフィルタ１３から電
圧制御発振器１１に制御電圧が加えられる。
【００２５】図１３に示したポインタ受信回路からの、
ポインタアクションによる歯抜け要求信号が、複数ビッ
ト（４ビット）分割歯抜け要求信号となって、歯抜け制
御部２０のカウンタ手段２２に加えられると、カウンタ
手段２２は、一定時間経過後に歯抜け処理部１５を制御
して、入力クロック信号の１ビット歯抜け処理を行わせ
る。ここに、歯抜け制御部２０内では、複数ビット分割
歯抜け要求信号をカウンタ２２によりカウントし、その
カウント内容を、Ｄ／Ａ変換器２３によってアナログ電
圧に変換する。その複数ビット分割が４ビット分割であ
るとすると、４ビットカウンタ２２の２ビット出力（Ｑ
A , ＱB ) は、（０，０）→（０，１）→（１，０）→
（１，１）のようにインクリメントする。これに応じ
て、Ｄ／Ａ変換器２３からのアナログ電圧は、０Ｖ→１
Ｖ→２Ｖ→３Ｖのように変化する。
ポインタアクションによる歯抜け要求信号が、複数ビッ
ト（４ビット）分割歯抜け要求信号となって、歯抜け制
御部２０のカウンタ手段２２に加えられると、カウンタ
手段２２は、一定時間経過後に歯抜け処理部１５を制御
して、入力クロック信号の１ビット歯抜け処理を行わせ
る。ここに、歯抜け制御部２０内では、複数ビット分割
歯抜け要求信号をカウンタ２２によりカウントし、その
カウント内容を、Ｄ／Ａ変換器２３によってアナログ電
圧に変換する。その複数ビット分割が４ビット分割であ
るとすると、４ビットカウンタ２２の２ビット出力（Ｑ
A , ＱB ) は、（０，０）→（０，１）→（１，０）→
（１，１）のようにインクリメントする。これに応じ
て、Ｄ／Ａ変換器２３からのアナログ電圧は、０Ｖ→１
Ｖ→２Ｖ→３Ｖのように変化する。
【００２６】このアナログ電圧を反転バッファ増幅器２
４によって０Ｖ→−１Ｖ→−２Ｖ→−３Ｖとして、加算
器２５に加え、位相比較器１２の位相比較出力信号に加
算する。その後、カウンタ２２の出力（ＱA , ＱB ) が
（０，０）に戻るとき、キャリーアト出力ＣＡが発生
し、これを微分回路２６を通して歯抜け処理部１５に印
加する。かくして、入力クロック信号の１ビット歯抜け
による位相比較出力信号に対して、反転バッファ増幅器
２４からのオフセット電圧ＯＦＶを加算した制御電圧が
電圧制御発振器１１に加えられる。このオフセット電圧
は複数段階にわたって徐々に変化させて得られているの
で、電圧制御発振器１１からの出力クロック信号の位相
は徐々に変化させられており、入力クロック信号の１ビ
ット歯抜けを、歯抜け処理部１５で実行するときには、
出力クロック信号の位相は、既に１ビット歯抜けの状態
まで変化させられている。したがって１ビット歯抜けに
よるジッタを抑圧することができる。
４によって０Ｖ→−１Ｖ→−２Ｖ→−３Ｖとして、加算
器２５に加え、位相比較器１２の位相比較出力信号に加
算する。その後、カウンタ２２の出力（ＱA , ＱB ) が
（０，０）に戻るとき、キャリーアト出力ＣＡが発生
し、これを微分回路２６を通して歯抜け処理部１５に印
加する。かくして、入力クロック信号の１ビット歯抜け
による位相比較出力信号に対して、反転バッファ増幅器
２４からのオフセット電圧ＯＦＶを加算した制御電圧が
電圧制御発振器１１に加えられる。このオフセット電圧
は複数段階にわたって徐々に変化させて得られているの
で、電圧制御発振器１１からの出力クロック信号の位相
は徐々に変化させられており、入力クロック信号の１ビ
ット歯抜けを、歯抜け処理部１５で実行するときには、
出力クロック信号の位相は、既に１ビット歯抜けの状態
まで変化させられている。したがって１ビット歯抜けに
よるジッタを抑圧することができる。
【００２７】なお、カウンタ手段２２のキャリーアウト
出力ＣＡに対し、微分回路２６を設けたのは、そのＣＡ
のパルス幅の広狭に拘らず、確実に入力クロック信号の
１ビットのみを除去することを保証するためである。図
４は本発明の第１の実施例の動作説明図であり、（ａ）
は入力クロック信号、（ｂ）は分周器１８により１／４
分周された入力クロック信号、（ｃ）は分周器１７によ
り１／４分周された出力クロック信号、（ｄ）は位相比
較器１２の位相比較出力信号をそれぞれ示す。また
（ｅ）は、（ａ）の入力クロック信号の１ビットＰ１の
歯抜け処理を行った時の、１／４分周された入力クロッ
ク信号、（ｆ）は１ビットＰ１の歯抜け処理を行った時
の、１／４分周された出力クロック信号、（ｇ）は１ビ
ットＰ１の歯抜け処理を行った時の位相比較器１２の位
相比較出力信号及びオフセット電圧ＯＦＶを示す。
出力ＣＡに対し、微分回路２６を設けたのは、そのＣＡ
のパルス幅の広狭に拘らず、確実に入力クロック信号の
１ビットのみを除去することを保証するためである。図
４は本発明の第１の実施例の動作説明図であり、（ａ）
は入力クロック信号、（ｂ）は分周器１８により１／４
分周された入力クロック信号、（ｃ）は分周器１７によ
り１／４分周された出力クロック信号、（ｄ）は位相比
較器１２の位相比較出力信号をそれぞれ示す。また
（ｅ）は、（ａ）の入力クロック信号の１ビットＰ１の
歯抜け処理を行った時の、１／４分周された入力クロッ
ク信号、（ｆ）は１ビットＰ１の歯抜け処理を行った時
の、１／４分周された出力クロック信号、（ｇ）は１ビ
ットＰ１の歯抜け処理を行った時の位相比較器１２の位
相比較出力信号及びオフセット電圧ＯＦＶを示す。
【００２８】入力クロック信号の１ビットＰ１の歯抜け
を行わない場合の位相比較器１２の位相比較出力信号
は、入力クロック信号の位相と出力クロック信号と位相
とが一致している場合、（ｄ）に示すように、デューテ
ィ５０％のパルス信号となり、ローパスフィルタ１３を
介することにより、一点鎖線で示す制御電圧ＣＶとな
る。
を行わない場合の位相比較器１２の位相比較出力信号
は、入力クロック信号の位相と出力クロック信号と位相
とが一致している場合、（ｄ）に示すように、デューテ
ィ５０％のパルス信号となり、ローパスフィルタ１３を
介することにより、一点鎖線で示す制御電圧ＣＶとな
る。
【００２９】入力クロック信号の１ビットＰ１の歯抜け
を行うと、位相比較器１２の位相比較出力信号は（ｇ）
に示すようにデューティ５０％以下のパルス信号とな
り、制御電圧ＣＶは低下する。それによって、電圧制御
発振器１１の出力クロック信号の周波数は低くなる。そ
こでこのときまでに、徐々にオフセット電圧ＯＦＶを加
算器２１により加算しておく。したがって、１ビット歯
抜け直後の制御電圧ＣＶの変化は僅かとなり、それによ
り、電圧制御発振器１１の出力クロック信号の位相変化
も僅かとなる。
を行うと、位相比較器１２の位相比較出力信号は（ｇ）
に示すようにデューティ５０％以下のパルス信号とな
り、制御電圧ＣＶは低下する。それによって、電圧制御
発振器１１の出力クロック信号の周波数は低くなる。そ
こでこのときまでに、徐々にオフセット電圧ＯＦＶを加
算器２１により加算しておく。したがって、１ビット歯
抜け直後の制御電圧ＣＶの変化は僅かとなり、それによ
り、電圧制御発振器１１の出力クロック信号の位相変化
も僅かとなる。
【００３０】歯抜け制御部２０内のカウンタ手段２２は
例えば上記のような２ビットのカウンタであり、４段階
にわたって電圧制御発振器１１の制御電圧ＣＶを順次変
化させることができる。すなわち、ポインタアクション
による歯抜け要求信号を、分割回路２１により変換した
４ビット分割歯抜け要求信号によってアップカウントを
行う。したがって、最初のアップカウントにより、カウ
ント内容は“００”から“０１”に変化し、このカウン
ト内容をＤ／Ａ変換器２３によりアナログ電圧に変換す
る。
例えば上記のような２ビットのカウンタであり、４段階
にわたって電圧制御発振器１１の制御電圧ＣＶを順次変
化させることができる。すなわち、ポインタアクション
による歯抜け要求信号を、分割回路２１により変換した
４ビット分割歯抜け要求信号によってアップカウントを
行う。したがって、最初のアップカウントにより、カウ
ント内容は“００”から“０１”に変化し、このカウン
ト内容をＤ／Ａ変換器２３によりアナログ電圧に変換す
る。
【００３１】入力クロック信号の１ビット歯抜けにより
電圧制御発振器１１に加える制御電圧が４Ｖ変化をすれ
ば、Ｄ／Ａ変換器２３は“０１”のカウント内容を例え
ば１Ｖに変換する。したがって、制御電圧が４Ｖ低下す
る分を、−１Ｖのオフセット電圧ＯＦＶを加算すること
により、１Ｖの変化に抑え、電圧制御発振器１１の出力
クロック信号は、入力クロック信号の１ビット歯抜けに
対して１／４ビットの歯抜けに相当する制御を受けるこ
とになる。
電圧制御発振器１１に加える制御電圧が４Ｖ変化をすれ
ば、Ｄ／Ａ変換器２３は“０１”のカウント内容を例え
ば１Ｖに変換する。したがって、制御電圧が４Ｖ低下す
る分を、−１Ｖのオフセット電圧ＯＦＶを加算すること
により、１Ｖの変化に抑え、電圧制御発振器１１の出力
クロック信号は、入力クロック信号の１ビット歯抜けに
対して１／４ビットの歯抜けに相当する制御を受けるこ
とになる。
【００３２】次に、カウンタ手段２２が、４ビット分割
歯抜け要求信号のアップカウントを行って、“１０”の
カウント内容となると、Ｄ／Ａ変換器２３からのアナロ
グ電圧は例えば２Ｖに変換される。この場合も、電圧制
御発振器１１の制御電圧は−２Ｖのオフセット電圧によ
って、前回に比較して１Ｖの変化に抑えられ、また次の
アップカウントにより、“１１”のカウント内容となる
と、Ｄ／Ａ変換器２３は例えば３Ｖに変換される。それ
によって、制御電圧ＣＶは前回に比較して１Ｖの変化に
抑えられる。また次のアップカウントにより、カウント
内容は“００”となるから、Ｄ／Ａ変換器２３は０Ｖに
変換されここで、実際の１ビット歯抜け処理が歯抜け処
理部１５により実行される。それ以降は、次のポインタ
アクションによる歯抜け要求信号が加えられるまで、カ
ウント動作は停止する。
歯抜け要求信号のアップカウントを行って、“１０”の
カウント内容となると、Ｄ／Ａ変換器２３からのアナロ
グ電圧は例えば２Ｖに変換される。この場合も、電圧制
御発振器１１の制御電圧は−２Ｖのオフセット電圧によ
って、前回に比較して１Ｖの変化に抑えられ、また次の
アップカウントにより、“１１”のカウント内容となる
と、Ｄ／Ａ変換器２３は例えば３Ｖに変換される。それ
によって、制御電圧ＣＶは前回に比較して１Ｖの変化に
抑えられる。また次のアップカウントにより、カウント
内容は“００”となるから、Ｄ／Ａ変換器２３は０Ｖに
変換されここで、実際の１ビット歯抜け処理が歯抜け処
理部１５により実行される。それ以降は、次のポインタ
アクションによる歯抜け要求信号が加えられるまで、カ
ウント動作は停止する。
【００３３】すなわち、電圧制御発振器１１に対する制
御電圧ＣＶを、入力クロック信号より１ビットＰ１を歯
抜けさせる処理を行うのに先行して、徐々に１ビット歯
抜けの状態まで変化させておく。それによって、従来の
ように高速の入力クロック信号を用いることなく、１ビ
ット歯抜けによるジッタを抑圧することができる。また
複数段階として４段階の場合の例で説明したが、カウン
タ手段２２のビット数を多くして、さらに多段階に制御
電圧ＣＶを変化させることも可能である。また複数ビッ
ト分割歯抜け要求信号の周期は、次のポインタアクショ
ンが生じるまでの周期等を考慮して、システム対応に選
定することができる。なおカウンタ手段２２の前述のよ
うな機能は、既に知られている他の構成を採用すること
によっても達成できる。
御電圧ＣＶを、入力クロック信号より１ビットＰ１を歯
抜けさせる処理を行うのに先行して、徐々に１ビット歯
抜けの状態まで変化させておく。それによって、従来の
ように高速の入力クロック信号を用いることなく、１ビ
ット歯抜けによるジッタを抑圧することができる。また
複数段階として４段階の場合の例で説明したが、カウン
タ手段２２のビット数を多くして、さらに多段階に制御
電圧ＣＶを変化させることも可能である。また複数ビッ
ト分割歯抜け要求信号の周期は、次のポインタアクショ
ンが生じるまでの周期等を考慮して、システム対応に選
定することができる。なおカウンタ手段２２の前述のよ
うな機能は、既に知られている他の構成を採用すること
によっても達成できる。
【００３４】図５は、図３における歯抜け処理部１５の
具体例を示す図である。本図において、１５１は、デー
タ入力Ｄ、クロック入力Ｃおよび反転および非反転
（Ｑ）出力を備えるＤ−フリップ・フロップ、１５２は
ＡＮＤゲートである。通常、Ｄ−フリップ・フロップ１
５１からの反転出力（論理“１”）を受けて、ＡＮＤゲ
ート１５２は開のままであり、入力クロック信号はその
ままスルーで分周回路１８に印加される。
具体例を示す図である。本図において、１５１は、デー
タ入力Ｄ、クロック入力Ｃおよび反転および非反転
（Ｑ）出力を備えるＤ−フリップ・フロップ、１５２は
ＡＮＤゲートである。通常、Ｄ−フリップ・フロップ１
５１からの反転出力（論理“１”）を受けて、ＡＮＤゲ
ート１５２は開のままであり、入力クロック信号はその
ままスルーで分周回路１８に印加される。
【００３５】一方、ポインタアクションが発生して、カ
ウンタ手段２２よりキャリーアウト出力ＣＡが発生する
と、微分回路２６からの微分パルスがＤ−フリップ・フ
ロップ１５１のデータ入力Ｄに印加され、入力クロック
信号のビットタイミングでその反転出力は論理“０”と
なりＡＮＤゲート１５２を閉にして、入力クロック信号
の１ビットが分周回路１８に印加されるのを禁止する。
ここに入力クロック信号の１ビット歯抜け処理が完了す
る。
ウンタ手段２２よりキャリーアウト出力ＣＡが発生する
と、微分回路２６からの微分パルスがＤ−フリップ・フ
ロップ１５１のデータ入力Ｄに印加され、入力クロック
信号のビットタイミングでその反転出力は論理“０”と
なりＡＮＤゲート１５２を閉にして、入力クロック信号
の１ビットが分周回路１８に印加されるのを禁止する。
ここに入力クロック信号の１ビット歯抜け処理が完了す
る。
【００３６】図６は、図３における分割回路２１の具体
例を示す図である。ただし、これは単なる一例である。
本図において、２１１は自走パルスを出力するパルスジ
ェネレータ（ＰＧ）、２１２はＰＧの４パルス分相当の
時間を規定するタイマー、２１３はＡＮＤゲートであ
る。
例を示す図である。ただし、これは単なる一例である。
本図において、２１１は自走パルスを出力するパルスジ
ェネレータ（ＰＧ）、２１２はＰＧの４パルス分相当の
時間を規定するタイマー、２１３はＡＮＤゲートであ
る。
【００３７】ポインタ受信回路（図１３）により、ポイ
ンタアクションを検出すると、歯抜け要求信号が出力さ
れる。この信号を、パルスジェネレータ２１１に印加し
て自走パルスを出力させると同時にタイマー２１２をト
リガーする。タイマー２１２はトリガーされて一定時間
の間、ＡＮＤゲート２１３を開にする。この一定時間
は、上記自走パルスの４つ分にしておく。かくして複数
ビット（４ビット）分割歯抜け要求信号が生成される。
ンタアクションを検出すると、歯抜け要求信号が出力さ
れる。この信号を、パルスジェネレータ２１１に印加し
て自走パルスを出力させると同時にタイマー２１２をト
リガーする。タイマー２１２はトリガーされて一定時間
の間、ＡＮＤゲート２１３を開にする。この一定時間
は、上記自走パルスの４つ分にしておく。かくして複数
ビット（４ビット）分割歯抜け要求信号が生成される。
【００３８】図７は本発明の第２の実施例の説明図であ
り、図３と同一符号は同一部分を示す。ローパスフィル
タ（ＬＰＦ）２７が新たに加えられている。図１３に示
したポインタ受信回路からの、ポインタアクションによ
る歯抜け要求信号が分割回路２１によって複数ビット分
割歯抜け要求信号となり、さらに、カンウタ手段２２と
ＤＡ変換器２３と反転バッファ増幅器２４とローパスフ
ィルタ２７とを介して生成されるオフセット電圧ＯＦＶ
を、位相比較器１２からのローパスフィルタ１３を介し
て得られた制御電圧ＣＶに対して、加算器２５により加
算して、電圧制御発振器１１に加える場合を示す。ここ
に歯抜け制御部２０で行われる制御は、第１の実施例
（図３）と同様であるから、重複する説明は省略する。
り、図３と同一符号は同一部分を示す。ローパスフィル
タ（ＬＰＦ）２７が新たに加えられている。図１３に示
したポインタ受信回路からの、ポインタアクションによ
る歯抜け要求信号が分割回路２１によって複数ビット分
割歯抜け要求信号となり、さらに、カンウタ手段２２と
ＤＡ変換器２３と反転バッファ増幅器２４とローパスフ
ィルタ２７とを介して生成されるオフセット電圧ＯＦＶ
を、位相比較器１２からのローパスフィルタ１３を介し
て得られた制御電圧ＣＶに対して、加算器２５により加
算して、電圧制御発振器１１に加える場合を示す。ここ
に歯抜け制御部２０で行われる制御は、第１の実施例
（図３）と同様であるから、重複する説明は省略する。
【００３９】図８は本発明の第３の実施例の説明図であ
り、前述の実施例と同様、１１は電圧制御発振器（ＶＣ
Ｏ）、１２は位相比較器、１３はローパスフィルタ（Ｌ
ＰＦ）、１４は位相同期ループ回路、１５は歯抜け処理
部、１７，１８は分周回路（１／Ｎ）、２０は歯抜け制
御部、２１は分割回路、２２はカウンタ手段である。第
３の実施例の特徴は、可変遅延回路４１の導入にある。
り、前述の実施例と同様、１１は電圧制御発振器（ＶＣ
Ｏ）、１２は位相比較器、１３はローパスフィルタ（Ｌ
ＰＦ）、１４は位相同期ループ回路、１５は歯抜け処理
部、１７，１８は分周回路（１／Ｎ）、２０は歯抜け制
御部、２１は分割回路、２２はカウンタ手段である。第
３の実施例の特徴は、可変遅延回路４１の導入にある。
【００４０】可変遅延回路４１は、常時は遅延時間を０
としているが、ポインタアクションに基づく複数ビット
分割歯抜け要求信号により、カウンタ手段２２を介して
遅延時間が制御される。すなわち、カウンタ手段２２
は、歯抜け処理部１５に１ビット歯抜け処理を指令する
のに先行して、可変遅延回路４１の制御を開始し、遅延
時間を複数段階にわたって、Ｔ／４→２Ｔ／４→３Ｔ／
４のように変化させる。そして、最大に遅延させた時点
で歯抜け処理部１５を制御し、入力クロック信号の１ビ
ット歯抜け処理を行わせる。なお、Ｔは、入力クロック
信号の周期である。この場合、位相同期ループ回路１４
には、１ビットの１／４の位相変化を伴うクロック信号
が入力されるから、出力クロック信号の位相の急変は生
じないことになる。
としているが、ポインタアクションに基づく複数ビット
分割歯抜け要求信号により、カウンタ手段２２を介して
遅延時間が制御される。すなわち、カウンタ手段２２
は、歯抜け処理部１５に１ビット歯抜け処理を指令する
のに先行して、可変遅延回路４１の制御を開始し、遅延
時間を複数段階にわたって、Ｔ／４→２Ｔ／４→３Ｔ／
４のように変化させる。そして、最大に遅延させた時点
で歯抜け処理部１５を制御し、入力クロック信号の１ビ
ット歯抜け処理を行わせる。なお、Ｔは、入力クロック
信号の周期である。この場合、位相同期ループ回路１４
には、１ビットの１／４の位相変化を伴うクロック信号
が入力されるから、出力クロック信号の位相の急変は生
じないことになる。
【００４１】図９は図８に示す可変遅延回路４１の具体
例を示す図である。本図において、４１１は３種の遅延
回路、４１２はセレクタである。３種の遅延回路４１１
は共通に、分周回路１８を経た入力クロック信号を受信
するが、それぞれ異なる遅延を加えて出力する。これら
の異なる遅延量は、前述したＴ／４、２Ｔ／４および３
Ｔ／４に相当する。
例を示す図である。本図において、４１１は３種の遅延
回路、４１２はセレクタである。３種の遅延回路４１１
は共通に、分周回路１８を経た入力クロック信号を受信
するが、それぞれ異なる遅延を加えて出力する。これら
の異なる遅延量は、前述したＴ／４、２Ｔ／４および３
Ｔ／４に相当する。
【００４２】かくして得られた異なる遅延量を有する入
力クロック信号は、カンウタ手段２２の歩進と共に順
次、セレクタ４１２によって選択され、位相比較器１２
に出力される。すなわち、カウンタ手段２２の出力（Ｑ
A ，ＱB ) が（０，０）→（０，１）→（１，０）→
（１，１）と歩進するのに伴って、Ｔ／４、２Ｔ／４お
よび３Ｔ／４遅延した入力クロック信号がセレクタ４１
２により順次選択され、出力される。
力クロック信号は、カンウタ手段２２の歩進と共に順
次、セレクタ４１２によって選択され、位相比較器１２
に出力される。すなわち、カウンタ手段２２の出力（Ｑ
A ，ＱB ) が（０，０）→（０，１）→（１，０）→
（１，１）と歩進するのに伴って、Ｔ／４、２Ｔ／４お
よび３Ｔ／４遅延した入力クロック信号がセレクタ４１
２により順次選択され、出力される。
【００４３】図１０は本発明の第４の実施例の説明図で
あり、前述した実施例と同様に、１１は電圧制御発振器
（ＶＣＯ）、１２は位相比較器、１３はローパスフィル
タ（ＬＰＦ）、１４は位相同期ループ回路、１５は歯抜
け処理部、１７，１８は分周回路（１／Ｎ）、２０は歯
抜け制御部、２１は分割回路、２２はカウンタ手段、２
６は微分回路である。第４の実施例の特徴は、第１のセ
レクタ５１、第２のセレクタ５２、遅延回路（ＤＬ）５
３、パターン発生器（ＰＧ）５４を導入したことであ
る。
あり、前述した実施例と同様に、１１は電圧制御発振器
（ＶＣＯ）、１２は位相比較器、１３はローパスフィル
タ（ＬＰＦ）、１４は位相同期ループ回路、１５は歯抜
け処理部、１７，１８は分周回路（１／Ｎ）、２０は歯
抜け制御部、２１は分割回路、２２はカウンタ手段、２
６は微分回路である。第４の実施例の特徴は、第１のセ
レクタ５１、第２のセレクタ５２、遅延回路（ＤＬ）５
３、パターン発生器（ＰＧ）５４を導入したことであ
る。
【００４４】パターン発生器５４は、例えば、４種類の
順次異なるマーク率の繰り返しパターン信号を出力する
場合、マーク率が０／４の繰り返しパターン信号（“０
０００・・・・”）と、マーク率が１／４の繰り返しパ
ターン信号（“１０００１０００・・・”）と、マーク
率が２／４の繰り返しパターン信号（“１０１０１０１
０・・・”）と、マーク率が３／４の繰り返しパターン
信号（“１１１０１１１０・・・”）とを発生する。
順次異なるマーク率の繰り返しパターン信号を出力する
場合、マーク率が０／４の繰り返しパターン信号（“０
０００・・・・”）と、マーク率が１／４の繰り返しパ
ターン信号（“１０００１０００・・・”）と、マーク
率が２／４の繰り返しパターン信号（“１０１０１０１
０・・・”）と、マーク率が３／４の繰り返しパターン
信号（“１１１０１１１０・・・”）とを発生する。
【００４５】常時は、カウンタ手段２２、例えば２ビッ
トのカウンタのカウント内容は“００”であるから、第
２のセレクタ５２は、オール“０”の繰り返しパターン
信号を選択して第１のセレクタ５１の制御信号とする。
したがって、第１のセレクタ５１は、分周回路１８から
の入力クロック信号をそのまま選択して位相同期ループ
回路１４に入力することになる。この状態における動作
は従来例と同様である。
トのカウンタのカウント内容は“００”であるから、第
２のセレクタ５２は、オール“０”の繰り返しパターン
信号を選択して第１のセレクタ５１の制御信号とする。
したがって、第１のセレクタ５１は、分周回路１８から
の入力クロック信号をそのまま選択して位相同期ループ
回路１４に入力することになる。この状態における動作
は従来例と同様である。
【００４６】図１１は本発明の第４の実施例の歯抜け制
御の説明図であり、カウント内容と、マーク率と、第２
のセレクタ５２から選択出力される繰り返しパターン信
号とについて、（ａ）に示す関係を有する。すなわちカ
ウンタ手段２２のカウント内容が“００”のとき、第２
のセレクタ５２によりマーク率０／４の繰り返しパター
ン信号を選択出力し、カウント内容が“０１”のとき、
マーク率１／４の繰り返しパターン信号を選択出力し、
カウント内容が“１０”のとき、マーク率２／４の繰り
返しパターン信号を選択出力し、カウント内容が“１
１”のとき、マーク率３／４の繰り返しパターン信号を
選択出力する場合を示す。
御の説明図であり、カウント内容と、マーク率と、第２
のセレクタ５２から選択出力される繰り返しパターン信
号とについて、（ａ）に示す関係を有する。すなわちカ
ウンタ手段２２のカウント内容が“００”のとき、第２
のセレクタ５２によりマーク率０／４の繰り返しパター
ン信号を選択出力し、カウント内容が“０１”のとき、
マーク率１／４の繰り返しパターン信号を選択出力し、
カウント内容が“１０”のとき、マーク率２／４の繰り
返しパターン信号を選択出力し、カウント内容が“１
１”のとき、マーク率３／４の繰り返しパターン信号を
選択出力する場合を示す。
【００４７】図１１の（ｂ）を参照すると、ポインタア
クションによる歯抜け要求信号の発生に伴い、４ビット
分割歯抜け要求信号が、カウンタ手段２２に印加される
と（第２状態II）、これをアップカウントし、そのカウ
ント内容は“０１”＝１となり、第２のセレクタ５２か
らマーク率１／４の繰り返しパターン信号が選択出力さ
れる。
クションによる歯抜け要求信号の発生に伴い、４ビット
分割歯抜け要求信号が、カウンタ手段２２に印加される
と（第２状態II）、これをアップカウントし、そのカウ
ント内容は“０１”＝１となり、第２のセレクタ５２か
らマーク率１／４の繰り返しパターン信号が選択出力さ
れる。
【００４８】したがって、遅延回路５３により遅延され
た入力クロック信号が、第１のセレクタ５１から選択出
力される比率は１／４となり、平均すると、Ｔ／４の遅
延を受けた入力クロック信号が、位相同期ループ回路１
４に入力されることになる。第３状態III では、４ビッ
ト分割歯抜け要求信号のカウントアップにより、カウン
タ手段２２のカウント内容は“１０”＝２となり、第２
のセレクタ５２からマーク率２／４の繰り返しパターン
信号が選択出力され、それによって、遅延入力クロック
信号が、第１のセレクタ５１から選択出力される比率は
２／４となり、平均すると、２Ｔ／４の遅延を受けたク
ロック信号が位相同期ループ回路１４に入力されること
になる。
た入力クロック信号が、第１のセレクタ５１から選択出
力される比率は１／４となり、平均すると、Ｔ／４の遅
延を受けた入力クロック信号が、位相同期ループ回路１
４に入力されることになる。第３状態III では、４ビッ
ト分割歯抜け要求信号のカウントアップにより、カウン
タ手段２２のカウント内容は“１０”＝２となり、第２
のセレクタ５２からマーク率２／４の繰り返しパターン
信号が選択出力され、それによって、遅延入力クロック
信号が、第１のセレクタ５１から選択出力される比率は
２／４となり、平均すると、２Ｔ／４の遅延を受けたク
ロック信号が位相同期ループ回路１４に入力されること
になる。
【００４９】次の第４状態IVでは、カウンタのカウント
内容は“１１”＝３となり、第２のセレクタ５２からマ
ーク率３／４の繰り返しパターン信号が選択出力され、
それによって、遅延クロック信号が第１のセレクタ５１
から選択出力される比率は３／４となり、平均すると、
３Ｔ／４の遅延を受けた入力クロック信号が、位相同期
ループ回路１４に入力されることになる。
内容は“１１”＝３となり、第２のセレクタ５２からマ
ーク率３／４の繰り返しパターン信号が選択出力され、
それによって、遅延クロック信号が第１のセレクタ５１
から選択出力される比率は３／４となり、平均すると、
３Ｔ／４の遅延を受けた入力クロック信号が、位相同期
ループ回路１４に入力されることになる。
【００５０】次に、カウンタ手段２２のカウント内容は
最初の“００”（第１状態Ｉ）に戻ることになるが、そ
のときに、歯抜け処理部１５を制御して、入力クロック
信号の１ビット歯抜け処理を行わせる。そして、カウン
タ手段２２の動作は、次回のポインタアクションによる
歯抜け要求信号が与えられるまで停止される。すなわ
ち、４ビット分割歯抜け要求信号によって、順次、入力
クロック信号の遅延時間を大きくし、１ビット歯抜けの
状態に近づけたときに、歯抜け処理部１５において１ビ
ット歯抜け処理を行わせる。このように、位相同期ルー
プ回路１４に入力される入力クロック信号の位相を、４
段階にわたって変化させた後に、１ビット歯抜け処理を
実行し、出力クロック信号の位相の急変を防止する。
最初の“００”（第１状態Ｉ）に戻ることになるが、そ
のときに、歯抜け処理部１５を制御して、入力クロック
信号の１ビット歯抜け処理を行わせる。そして、カウン
タ手段２２の動作は、次回のポインタアクションによる
歯抜け要求信号が与えられるまで停止される。すなわ
ち、４ビット分割歯抜け要求信号によって、順次、入力
クロック信号の遅延時間を大きくし、１ビット歯抜けの
状態に近づけたときに、歯抜け処理部１５において１ビ
ット歯抜け処理を行わせる。このように、位相同期ルー
プ回路１４に入力される入力クロック信号の位相を、４
段階にわたって変化させた後に、１ビット歯抜け処理を
実行し、出力クロック信号の位相の急変を防止する。
【００５１】本発明は、前述の実施例にのみ限定される
ものではなく、種々付加変更することができるものであ
り、分周回路を省略して、入力クロック信号と電圧制御
発振器１１からの出力クロック信号とを直接的に位相比
較する構成にしてもよい。また、入力クロック信号と出
力クロック信号の各周波数が異なる場合には、分周回路
の分周比が異なるように構成することによって適用でき
る。
ものではなく、種々付加変更することができるものであ
り、分周回路を省略して、入力クロック信号と電圧制御
発振器１１からの出力クロック信号とを直接的に位相比
較する構成にしてもよい。また、入力クロック信号と出
力クロック信号の各周波数が異なる場合には、分周回路
の分周比が異なるように構成することによって適用でき
る。
【００５２】
【発明の効果】以上説明したように、本発明は、ポイン
タアクションによる歯抜け要求信号に従って、入力クロ
ック信号の１ビット歯抜け処理を歯抜け処理部５におい
て行い、その入力クロック信号を位相同期ループ回路１
４に入力する構成において、歯抜け制御部２０を設け
て、入力クロック信号より１ビット歯抜け処理を行うの
に先行して、複数段階にわたって、１ビット歯抜け前の
状態から１ビット歯抜けの状態まで、位相同期ループ回
路１４への入力位相あるいは位相同期ループ回路１４内
の制御電圧を変化させるように制御するものであり、そ
れによって、高速クロック信号を用いることなく、１ビ
ット歯抜けの入力クロック信号の位相に出力クロック信
号の位相を、１ビット以下の単位で徐々に同期化するこ
とができる。すなわち、ジッタを抑圧することができる
利点がある。
タアクションによる歯抜け要求信号に従って、入力クロ
ック信号の１ビット歯抜け処理を歯抜け処理部５におい
て行い、その入力クロック信号を位相同期ループ回路１
４に入力する構成において、歯抜け制御部２０を設け
て、入力クロック信号より１ビット歯抜け処理を行うの
に先行して、複数段階にわたって、１ビット歯抜け前の
状態から１ビット歯抜けの状態まで、位相同期ループ回
路１４への入力位相あるいは位相同期ループ回路１４内
の制御電圧を変化させるように制御するものであり、そ
れによって、高速クロック信号を用いることなく、１ビ
ット歯抜けの入力クロック信号の位相に出力クロック信
号の位相を、１ビット以下の単位で徐々に同期化するこ
とができる。すなわち、ジッタを抑圧することができる
利点がある。
【００５３】また、入力クロック信号の１ビット歯抜け
処理において、制御電圧ＣＶにオフセット電圧ＯＦＶを
加算する構成とした場合には、僅かな構成を付加するだ
けで、入力クロック信号の１ビット歯抜けに対して、１
ビット以下の単位で徐々に出力クロック信号の位相を追
従させることができ、１ビット歯抜けによるジッタを抑
圧することができる。
処理において、制御電圧ＣＶにオフセット電圧ＯＦＶを
加算する構成とした場合には、僅かな構成を付加するだ
けで、入力クロック信号の１ビット歯抜けに対して、１
ビット以下の単位で徐々に出力クロック信号の位相を追
従させることができ、１ビット歯抜けによるジッタを抑
圧することができる。
【００５４】また遅延時間を、入力クロック信号の１ビ
ットの周期Ｔの複数分の１ずつ変更することによって
も、位相同期ループ回路１４への入力クロック信号の位
相を複数段階にわたって徐々に変化させることができ、
１ビット歯抜けに対して、１ビット以下の単位で出力ク
ロック信号の位相を追従させることができるから、ジッ
タを抑圧することができる。
ットの周期Ｔの複数分の１ずつ変更することによって
も、位相同期ループ回路１４への入力クロック信号の位
相を複数段階にわたって徐々に変化させることができ、
１ビット歯抜けに対して、１ビット以下の単位で出力ク
ロック信号の位相を追従させることができるから、ジッ
タを抑圧することができる。
【図１】本発明の原理説明図である。
【図２】本発明の原理的な動作を概略的に示す図であ
る。
る。
【図３】本発明の第１の実施例の説明図である。
【図４】本発明の第１の実施例の動作説明図である。
【図５】図３における歯抜け処理部の具体例を示す図で
ある。
ある。
【図６】図３における分割回路の具体例を示す図であ
る。
る。
【図７】本発明の第２の実施例の説明図である。
【図８】本発明の第３の実施例の説明図である。
【図９】図８に示す可変遅延回路の具体例を示す図であ
る。
る。
【図１０】本発明の第４の実施例の説明図である。
【図１１】本発明の第４の実施例の歯抜け制御の説明図
である。
である。
【図１２】ポインタの説明図である。
【図１３】従来例の説明図である。
【図１４】従来例の動作説明図である。
１１…電圧制御発振器（ＶＣＯ） １２…位相比較器 １３…ローパスフィルタ（ＬＰＦ） １４…位相同期ループ回路 １５…歯抜け処理部 １７…分周回路 １８…分周回路 ２０…歯抜け制御部 ２１…分割回路 ２２…カウンタ手段 ２３…Ｄ／Ａ変換器 ２４…反転バッファ増幅器 ２５…加算器 ２６…微分回路 ２７…ローパスフィルタ ４１…可変遅延回路 ５１…第１のセレクタ ５２…第２のセレクタ ５３…遅延回路 ５４…パターン発生器
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｂ 10/00 Ｈ０４Ｊ 3/00 Ｚ 8226−5Ｋ 7739−5Ｋ Ｈ０４Ｂ 9/00 Ｚ
Claims (7)
- 【請求項１】 入力クロック信号を受信すると共に、ポ
インタアクションが発生したときに、該ポインタアクシ
ョンに応答して与えられる歯抜け要求信号を受けて、前
記入力クロック信号を１ビット歯抜けさせて出力する歯
抜け処理部（１５）と、 前記歯抜け処理部（１５）からの出力を入力して該出力
に位相同期した出力クロック信号を生成するための回路
であって、該出力と該出力クロック信号との間の位相比
較を行う位相比較器（１２）と、該位相比較器（１２）
の出力を受けるローパスフィルタ（１３）と、該ローパ
スフィルタ（１３）の出力を電圧制御入力として前記出
力クロック信号を生成する電圧制御発振器（１１）とか
ら構成される位相同期ループ回路（１４）と、を備える
ことにより、前記ポインタアクションに起因して発生す
るジッタを抑圧するジッタ抑圧制御方法において、 １つの前記歯抜け要求信号が与えられたとき、これを連
続した複数ビットに分割した複数ビット分割歯抜け要求
信号に変換し、 連続した前記複数ビット分割歯抜け要求信号の各々のタ
イミングに合わせて、前記位相同期ループ回路（１４）
内での位相同期状態を、１ビット歯抜け前の状態から１
ビット歯抜けの状態まで、複数段階にわたって、徐々に
変化させた後、前記入力クロック信号に対する１ビット
の歯抜けを実行することを特徴とするジッタ抑圧制御方
法。 - 【請求項２】 入力クロック信号を受信すると共に、ポ
インタアクションが発生したときに、該ポインタアクシ
ョンに応答して与えられる歯抜け要求信号を受けて、該
前記入力クロック信号を１ビット歯抜けさせて出力する
歯抜け処理部（１５）と、 前記歯抜け処理部（１５）からの出力を入力して該出力
に位相同期した出力クロック信号を生成するための回路
であって、該出力と該出力クロック信号との間の位相比
較を行う位相比較器（１２）と、該位相比較器（１２）
の出力を受けるローパスフィルタ（１３）と、該ローパ
スフィルタ（１３）の出力を電圧制御入力として前記出
力クロック信号を生成する電圧制御発振器（１１）とか
ら構成される位相同期ループ回路（１４）と、からな
り、前記ポインタアクションに起因して発生するジッタ
を抑圧するジッタ抑圧制御回路において、 １つの前記歯抜け要求信号が与えられたとき、これを連
続した複数ビットに分割した複数ビット分割歯抜け要求
信号に変換する分割回路（２１）と、 前記分割回路（２１）より出力される、連続した前記複
数ビット分割歯抜け要求信号の各々のタイミングに合わ
せて、前記位相同期ループ回路（１４）内での位相同期
状態を、１ビット歯抜け前の状態から１ビット歯抜けの
状態まで、複数段階にわたって、徐々に変化させた後、
前記入力クロック信号に対する１ビットの歯抜けを実行
せしめる歯抜け制御部（２０）とを設けることを特徴と
するジッタ抑圧制御回路。 - 【請求項３】 前記歯抜け制御部（２０）は、前記複数
ビット分割歯抜け要求信号を受けて、前記位相同期ルー
プ回路（１４）内での位相同期状態を、１ビット歯抜け
前の状態から１ビット歯抜けの状態まで徐々に変化する
複数状態を逐次設定するカウンタ手段（２２）を備える
請求項２に記載のジッタ抑圧制御回路。 - 【請求項４】 前記歯抜け制御部（２０）は、前記電圧
制御発振器（１１）の制御電圧を、１ビット歯抜け前の
状態から１ビット歯抜けの状態まで順次変化させるステ
ップ状のオフセット電圧とするように構成される請求項
３に記載のジッタ抑圧制御回路。 - 【請求項５】 前記歯抜け制御部（２０）は、前記歯抜
け処理部（１５）と前記位相同期ループ回路（１４）内
の前記位相比較器（１２）との間に設けられる可変遅延
回路（４１）を備え、該可変遅延回路（４１）により、
前記複数段階にわたって前記入力クロック信号を、１ビ
ット歯抜けの状態となるまで順次遅延させ、その１ビッ
ト歯抜けの状態において、前記歯抜け処理部（１５）に
おける１ビット歯抜けの処理を行わせ、かつ、前記可変
遅延回路（４１）を元の状態に復帰させる請求項３に記
載のジッタ抑圧制御回路。 - 【請求項６】 前記歯抜け制御部（２０）は、前記歯抜
け処理部（１５）からの前記入力クロック信号を、遅延
回路（５３）により遅延させた入力クロック信号および
遅延させない入力クロック信号のいずれかを選択して出
力する第１のセレクタ（５１）と、マーク率が順次異な
る複数種類の繰り返しパターン信号を発生するパターン
発生器（５４）と、該パターン発生器（５４）からの前
記複数種類の繰り返しパターン信号のいずれかを選択し
て出力し前記第１のセレクタ（５１）の選択制御信号と
する第２のセレクタ（５２）とを備え、前記複数段階に
わたって前記第２のセレクタ（５２）を選択制御するこ
とにより、前記第１のセレクタ（５１）から、前記マー
ク率に従った比率の遅延入力クロック信号と遅延されな
い入力クロック信号とを、前記位相同期ループ回路（１
４）に入力する請求項３記載のジッタ抑圧制御回路。 - 【請求項７】 前記歯抜け制御部（２０）は、前記第１
のセレクタ（５１）により、前記遅延入力クロック信号
を選択する比率を、前記複数段階にわたって順次高くし
た後、前記歯抜け処理部（１５）での前記入力クロック
信号に対する１ビット歯抜け処理を行うと共に、前記遅
延入力クロック信号を選択する前記比率を零に戻す請求
項６に記載のジッタ抑圧制御回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6210022A JPH07245603A (ja) | 1994-01-11 | 1994-09-02 | ジッタ抑圧制御方法およびその回路 |
| US08/321,413 US5737373A (en) | 1994-01-11 | 1994-10-11 | Control method and apparatus for suppressing jitter |
| GB9420513A GB2285547B (en) | 1994-01-11 | 1994-10-11 | Control method and apparatus for suppressing jitter |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP111394 | 1994-01-11 | ||
| JP6-1113 | 1994-01-11 | ||
| JP6210022A JPH07245603A (ja) | 1994-01-11 | 1994-09-02 | ジッタ抑圧制御方法およびその回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07245603A true JPH07245603A (ja) | 1995-09-19 |
Family
ID=26334283
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6210022A Withdrawn JPH07245603A (ja) | 1994-01-11 | 1994-09-02 | ジッタ抑圧制御方法およびその回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5737373A (ja) |
| JP (1) | JPH07245603A (ja) |
| GB (1) | GB2285547B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2022061684A (ja) * | 2020-10-07 | 2022-04-19 | ローム株式会社 | オシレータ回路 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19653470C2 (de) * | 1996-12-20 | 1998-10-08 | Siemens Ag | Verfahren und Anordnung zur Taktrückgewinnung aus einem Digitalsignal |
| JP3766943B2 (ja) * | 1998-03-18 | 2006-04-19 | 富士通株式会社 | ポインタ処理誤動作防止方法及びｓｄｈ対応無線装置 |
| JP3356059B2 (ja) * | 1998-06-02 | 2002-12-09 | 日本ビクター株式会社 | クロック信号生成装置 |
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| TWI332320B (en) * | 2007-03-20 | 2010-10-21 | Etron Technology Inc | Spread spectrum clock generator |
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| US8995243B2 (en) | 2010-01-15 | 2015-03-31 | Laufer Teknik, Inc. | System and method for suppressing jitter in digital data signals including image, video and audio data signals |
| JP2014117885A (ja) * | 2012-12-17 | 2014-06-30 | Canon Inc | 印刷装置およびその制御方法、画像処理装置、画像処理方法、並びにプログラム |
| CN110635803B (zh) | 2019-10-07 | 2024-06-14 | 珠海一微半导体股份有限公司 | 一种基于电平宽度提取的锁相加速电路及锁相环系统 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2117199A (en) * | 1982-03-19 | 1983-10-05 | Philips Electronic Associated | Frequency synthesiser |
| GB2131240A (en) * | 1982-11-05 | 1984-06-13 | Philips Electronic Associated | Frequency synthesiser |
| US4996698A (en) * | 1989-10-23 | 1991-02-26 | Rockwell International Corporation | Clock signal resynchronizing apparatus |
| DE59006856D1 (de) * | 1990-02-16 | 1994-09-22 | Siemens Ag | Verfahren und anordnung zur taktrückgewinnung. |
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-
1994
- 1994-09-02 JP JP6210022A patent/JPH07245603A/ja not_active Withdrawn
- 1994-10-11 US US08/321,413 patent/US5737373A/en not_active Expired - Fee Related
- 1994-10-11 GB GB9420513A patent/GB2285547B/en not_active Expired - Fee Related
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| JP2022061684A (ja) * | 2020-10-07 | 2022-04-19 | ローム株式会社 | オシレータ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| GB2285547A (en) | 1995-07-12 |
| GB2285547B (en) | 1998-07-22 |
| GB9420513D0 (en) | 1994-11-23 |
| US5737373A (en) | 1998-04-07 |
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