JPH07248847A

JPH07248847A - クロック信号調整方法および装置

Info

Publication number: JPH07248847A
Application number: JP6041225A
Authority: JP
Inventors: Katsuhisa Kubota; 勝久久保田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1994-03-11
Filing date: 1994-03-11
Publication date: 1995-09-26
Also published as: US5842001A

Abstract

(57)【要約】【目的】情報処理装置を構成する各ユニット内部の各
素子に分配されるクロック信号の位相およびパルス幅を
高精度で調整する。【構成】クロック発生ユニットから各負荷ユニットに
クロック信号を分配する構成であり、各負荷ユニット
は、入力されるクロック信号に同期して動作する負荷素
子を備えた構成である情報処理装置において、入力され
る選択指示に対応する遅延を入力信号に与える遅延手段
を各負荷ユニットに対応して設けておき、予想されるす
べての選択指示のそれぞれに対応して遅延手段による遅
延時間をそれぞれ測定し、測定結果に基づいて、設定す
べき遅延時間に対応する選択指示を各遅延手段にそれぞ
れ入力し、各遅延手段の出力に基づいて所定の位相ずれ
を有する基準位相信号をそれぞれ発生し、基準位相信号
の位相に基づいて、各負荷ユニットの負荷素子に分配さ
れるクロック信号の位相を調整する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、コンピュータなどの情
報処理装置を構成する各ユニットおよびユニット内の各
素子に分配するクロック信号の位相ずれおよびパルス幅
を調整するクロック信号調整方法および装置に関するも
のである。

【０００２】情報処理装置の高機能化に伴って、情報処
理装置内部のフリップフロップを動作させるためのクロ
ック信号の高速化が進んでいる。特に、高性能計算機に
おいては、これらのフリップフロップに所望の位相のク
ロックパルス列を正確に分配する必要がある。

【０００３】一方、近年の半導体製造技術の進歩によ
り、ＣＭＯＳ素子の集積度がより一層向上したこととＣ
ＭＯＳ素子の消費電力が少ないことから、情報処理装置
にＣＭＯＳ素子が多用されている。このＣＭＯＳ素子
は、論理状態が変化する際に負荷配線容量の充放電によ
って電力を消費するが、静止時はほとんど電力を消費し
ないため、動作時と静止時とでは発熱量が大きく異なる
という特徴がある。また、ＣＭＯＳ素子の動作特性は、
そのもっとも微細な構成であるゲート幅によって左右さ
れるために、バイポーラ素子などに比べて個体差が大き
く、温度による変動も大きい。

【０００４】したがって、上述したような高性能計算機
にＣＭＯＳ素子を使用した場合には、特に、各ユニット
に供給するクロック信号の周波数や動作する回路数の変
動による発熱量の変化によって、ＣＭＯＳ素子の遅延時
間が変動することを考慮しながら、クロック信号の位相
差やパルス幅を調整する技術が必要となる。

【０００５】

【従来の技術】従来は、高速のクロック信号を用いる高
性能の計算機システムを開発するに当たって、各ユニッ
トごとにクロック位相観測用端子を設けておき、各ユニ
ットをシステムに組み上げる前に、各ユニットのクロッ
ク入力端子とクロック位相観測用端子とをオシロスコー
プなどの計測装置に接続し、これらの端子間の位相差を
観測しながら、各ユニットごとにクロックの位相を調整
していた。

【０００６】すなわち、計算機システムの出荷前に、メ
ーカー側の技術者が手作業でクロック位相の調整作業を
行っていた。また、計算機システムとして組み上げられ
たのちにクロックの位相調整を行う技術としては、米国
特許５００３２５６号("CLOCK SKEW MAESURMENT TECHNI
QUE"John F. Merrill)で開示された技法が知られてい
る。

【０００７】この技法は、双方向バスによって、測定対
象ラッチポイントごとに異なる経路を介してクロックパ
ルスを入力し、これに応じて得られる出力信号の位相差
と所定の遅延時間を有するテスト信号とに基づいて、各
測定対象ラッチポイントに与えられたクロックパルスと
参照ラッチポイントにおけるクロックパルスとの位相差
を算出するものである。

【０００８】この技法は、基本的には単一パルスの遅延
時間を求めるものであり、計算機システムの動作状態の
ようにクロック信号が連続的に入力された状態での位相
ずれを測定するものではない。しかし、クロックパルス
列として十分に長いバーストパルスを印加すれば、計算
機システムの稼働状態と同等の温度条件で位相差の測定
を行うことができる。

【０００９】

【発明が解決しようとする課題】上述したように、メー
カーの技術者が手作業でクロック位相の調整を行ってい
たのでは、技術者の負担が大きく、能率的でない。ま
た、計算機システムとして組み上げた後に、クロック位
相を調整する手段がなかった。

【００１０】一方、米国特許５００３２５６号の技法
は、計算機システムとして組み上げた状態で、クロック
位相ずれを測定し調整することが可能である。しかしな
がら、この技法は、双方向バス接続を用いているため、
出力バッファの遅延時間のばらつきによって位相差の測
定精度が悪化し、高性能計算機システムで必要とされる
高精度の調整を行うことができない可能性があった。特
に、ＣＭＯＳ素子を含むユニットに適用した場合には、
上述した測定精度の劣化が大きいと考えられる。なぜな
ら、ＣＭＯＳ素子においては、上述したように、ゲート
の幅によって動作速度が大きく左右されるため、遅延時
間などの特性の個体差がバイポーラ素子などに比べて大
きいからである。

【００１１】また、単一パルスの遅延時間を求めるもの
であるから、各測定対象ラッチポイントについての測定
を行うたびに、上述したバーストパルスを印加したの
ち、その最後のパルスに基づいて測定を行うために、ク
ロックパルスを停止する必要がある。このようなバース
トパルスの印加および停止を繰り返し行うために、全て
の測定対象ラッチポイントについての調整に要する時間
が長くなってしまう。

【００１２】更に、バーストパルス発生装置やテスト信
号発生装置などの外付けの装置が必要であり、これらの
装置とのあいだの通信などによるオーバーヘッドが生じ
てしまう。

【００１３】本発明は、簡易な構成で、各素子に入力さ
れるクロック信号の位相およびパルス幅を高精度に調整
するクロック信号調整方法および装置を提供することを
目的とする。

【００１４】

【課題を解決するための手段】図１は、請求項１のクロ
ック信号調整方法の原理を示す図である。請求項１の発
明は、クロック発生ユニットから複数の負荷ユニットに
クロック信号を分配する構成であり、負荷ユニットのそ
れぞれは、入力されるクロック信号に同期して動作する
少なくとも１つの負荷素子を備えた構成である情報処理
装置において、入力される選択指示に対応する遅延を入
力信号に与える遅延手段を複数の負荷ユニットのそれぞ
れに対応して設けておき、予想されるすべての選択指示
を各負荷ユニットに対応する遅延手段のそれぞれに順次
に入力しながら、選択指示のそれぞれに対応して遅延手
段による遅延時間をそれぞれ測定し、測定結果に基づい
て、設定すべき遅延時間に対応する選択指示を各負荷ユ
ニットに対応する遅延手段にそれぞれ入力し、各遅延手
段の出力に基づいて所定の位相ずれを有する基準位相信
号をそれぞれ発生し、基準位相信号の位相に基づいて、
各負荷ユニットの少なくとも１つの負荷素子に分配され
るクロック信号の位相を調整することを特徴とする。

【００１５】図２は、請求項２および請求項３のクロッ
ク信号調整方法の原理を示す図である。請求項２の発明
は、請求項１に記載のクロック信号調整方法において、
各負荷ユニットに対応する前記遅延手段のそれぞれを含
むループを形成し、ループのそれぞれに単一パルスを送
出した際の発振周波数に基づいて、各負荷ユニットに対
応する前記遅延手段による遅延時間を測定することを特
徴とする。

【００１６】請求項３の発明は、請求項２に記載のクロ
ック信号調整方法において、各負荷ユニットに対応する
前記遅延手段で生成される遅延時間よりも大きい遅延時
間を発生する別の遅延手段を含んでループを形成し、ル
ープのそれぞれに単一パルスを送出した際の発振周波数
に基づいて、各負荷ユニットに対応する前記遅延手段に
よる遅延時間を測定し、遅延手段による遅延時間を変え
ながら、基準位相信号の位相とクロック信号の位相とが
一致する遅延時間を少なくとも２つ検出し、検出した遅
延時間の差とクロック信号の周期とに基づいて、遅延手
段による遅延時間の測定値の補正を行うことを特徴とす
る。

【００１７】図３は、請求項４のクロック信号調整装置
の原理ブロック図である。請求項４の発明は、クロック
発生ユニット１１０から複数の負荷ユニット１２０にク
ロック信号を分配し、各負荷ユニット１２０の内部にお
いて、クロック信号を少なくとも１つの負荷素子１２１
のそれぞれに分配して駆動する構成の情報処理装置のク
ロック信号調整装置において、複数の負荷ユニット１２
０のそれぞれに対応して設けられ、入力される選択指示
に対応する遅延を入力信号に与える遅延手段１２２と、
複数の遅延手段１２２のそれぞれについて、予想される
設定指示のそれぞれに対応する遅延時間を測定する遅延
測定手段１１１と、位相調整指示の入力に応じて、遅延
測定手段１１１による測定結果に基づいて、各負荷ユニ
ット１２０について指定された遅延時間に対応する選択
指示を作成して該当する遅延手段１２２に送出する設定
手段１１２と、対応する遅延手段１２２を介して入力さ
れるクロック信号に基づいて、遅延手段１２２に設定さ
れた遅延時間に相当する位相ずれを有する基準位相信号
を生成する基準位相生成手段１２３と、クロック発生ユ
ニット１１０から対応する負荷ユニット１２０に対して
分配されたクロック信号の入力を受け、入力される調整
指示に対応する遅延をクロック信号に与えることによ
り、クロック信号の位相を調整し、内部クロック信号と
して対応する負荷ユニット１２０の各負荷素子１２１に
送出するクロック調整手段１２４と、複数の負荷ユニッ
ト１２０のそれぞれに対応して設けられ、対応する基準
位相信号の位相および内部クロック信号の位相とが一致
しているか否かを判定する一致判定手段１２５と、位相
調整指示の入力に応じて動作し、対応する一致判定手段
１２５による判定結果に応じて調整指示を作成し、クロ
ック調整手段１２４に送出する調整制御手段１２６とを
備えた構成であることを特徴とする。

【００１８】図４は、請求項５のクロック信号調整装置
の原理ブロック図である。請求項５の発明は、請求項４
に記載のクロック信号調整装置において、設定手段１１
２は、位相調整指示に応じて、遅延測定手段１１１によ
る測定結果に基づいて、各負荷ユニット１２０について
指定された遅延時間に対応する選択指示を作成して該当
する遅延手段１２２に送出するとともに、幅調整指示の
入力に応じて、測定結果に基づいて、指定された幅に対
応する選択指示を作成して該当する遅延手段１２２に送
出する構成であり、複数のクロック調整手段１２４は、
幅調整指示に応じて動作し、入力される幅変更指示に応
じて、内部クロック信号のパルス幅を変更して内部クロ
ック信号として出力するパルス幅調整手段１２７を備え
た構成であり、複数の一致判定手段１２５は、幅調整指
示の入力に応じて、基準位相信号と内部クロック信号と
の論理状態を反転する反転手段１２８を備え、反転手段
１２８によって反転された基準位相信号の位相および内
部クロック信号の位相とが一致しているか否かを判定す
る構成であり、複数の調整制御手段１２６は、幅調整指
示の入力に応じて動作し、対応する一致判定手段１２５
による判定結果に応じて幅変更指示を作成し、パルス幅
調整手段１２７に送出する幅調整制御手段１２９を備え
た構成であることを特徴とする。

【００１９】図５は、請求項６ないし請求項９のクロッ
ク信号調整装置の要部を示す図である。請求項６の発明
は、請求項４に記載のクロック信号調整装置において、
遅延測定手段１１１は、複数の負荷ユニット１２０に対
応する遅延手段１２２を含むループをそれぞれ形成する
帰還回路１１３と、帰還回路１１３によって形成された
ループのそれぞれに単一パルスを送出する単一パルス発
生手段１１４と、複数の負荷ユニット１２０のそれぞれ
に対応するループについて、単一パルスによる発振周波
数を測定する周波数測定手段１１５と、周波数測定手段
１１５による測定結果に基づいて、それぞれのループに
含まれている遅延手段１２２による遅延時間を算出する
遅延算出手段１１６とを備えた構成であることを特徴と
する。

【００２０】請求項７の発明は、請求項６に記載のクロ
ック信号調整装置において、周波数測定手段１１５は、
複数の負荷ユニット１２０のそれぞれについて、対応す
る遅延手段１２２に設定された異なる遅延時間毎に発振
周波数をそれぞれ複数回ずつ測定し、複数の発振周波数
の平均値を測定結果として遅延算出手段１１６に送出す
る構成であることを特徴とする。

【００２１】請求項８の発明は、請求項６に記載のクロ
ック信号調整装置において、帰還回路１１３は、複数の
遅延手段１２２それぞれによる遅延時間よりも大きい遅
延を与える別の遅延手段１３１を備えた構成であり、遅
延算出手段１１６は、少なくともクロック信号の１周期
に相当する範囲で、複数の遅延手段１２２のそれぞれが
与える遅延時間を変化させる遅延変更手段１３２と、遅
延変更手段１３２から各遅延手段１２２による遅延時間
に関する情報が入力されており、各負荷ユニット１２０
に対応する一致判定手段１２５で得られる判定結果に基
づいて、クロック信号の位相と基準位相信号の位相とが
一致したときの該当する遅延手段１２２による遅延時間
を複数個ずつそれぞれ検出する検出手段１３３と、検出
手段１３３で得られた複数の遅延時間相互の差とクロッ
ク信号の周期とに基づいて、周波数測定手段１１５で得
られた周波数から求めた遅延時間の測定結果を補正する
補正手段１３４とを備えた構成であることを特徴とす
る。

【００２２】請求項９の発明は、請求項８に記載のクロ
ック信号調整装置において、遅延変更手段１３２は、複
数の遅延手段１２２のそれぞれに対する遅延時間の変更
処理を複数回繰り返す構成であり、検出手段１３３は、
複数の負荷ユニット１２０について、遅延時間の変化の
繰り返し回数に相当する数の遅延時間の組をそれぞれ検
出し、得られた複数組の遅延時間を検出結果として補正
手段１３４に送出する構成であり、補正手段１３４は、
複数組の遅延時間のそれぞれから遅延時間相互の差を求
め、これらの差の平均値とクロック信号の周期とに基づ
いて、遅延時間を補正する構成であることを特徴とす
る。

【００２３】図６は、請求項１０および請求項１１のク
ロック信号調整装置の要部を示す図である。請求項１０
の発明は、請求項６に記載のクロック信号調整装置にお
いて、複数のクロック調整手段１２４は、調整指示に応
じた遅延を入力信号に与えて、内部クロック信号として
出力する遅延手段１３５と、クロック発生ユニット１１
０からのクロック信号に変更可能な遅延を与えて、遅延
手段１３５および対応する遅延手段１２２に送出する遅
延手段１３６とを備えた構成であり、帰還回路１１３
は、各遅延手段１２２とともに対応する遅延手段１３６
を含んだループをそれぞれ形成する構成であり、複数の
調整制御手段１２６は、対応する遅延手段１２２に対し
て、所定の遅延時間に対応する選択指示を送出する遅延
設定手段１３７と、対応する遅延手段１２２および遅延
手段１３６を含むループについて、周波数測定手段１１
５によって得られる発振周波数に基づいて、対応する遅
延手段１３６による遅延時間を調整する遅延調整手段１
３８とを備えた構成であることを特徴とする。

【００２４】請求項１１の発明は、請求項１０に記載の
クロック信号調整装置において、遅延設定手段１３７
は、対応する負荷ユニット１２０について指定された位
相と所定の標準遅延時間との和に相当する遅延時間に対
応する選択指示を該当する遅延手段１２２に送出する構
成であることを特徴とする。

【００２５】図７は、請求項１２のクロック信号調整装
置の要部を示す図である。請求項１２の発明は、請求項
４に記載のクロック信号調整装置において、複数の遅延
手段１２２は、それぞれが所定の遅延を発生する複数の
遅延素子１４１を直列に接続した遅延回路１４２と、入
力される選択指示に応じて、複数の遅延素子１４１の出
力のいずれかを有効として出力するセレクタ１４３とを
備えた構成であることを特徴とする。

【００２６】図８は、請求項１３および請求項１４のク
ロック信号調整装置の要部を示す図である。請求項１３
の発明は、請求項４に記載のクロック信号調整装置にお
いて、複数の調整制御手段１２６は、位相調整指示の入
力に応じて、所定のタイミングで論理状態が変化する起
動信号を対応する基準位相生成手段１２３に送出する構
成であり、複数の基準位相生成手段１２３は、複数のフ
リップフロップから形成されており、対応する遅延手段
１２２から入力されるクロック信号に同期して、第１段
のフリップフロップに入力される起動信号の状態を最終
段のフリップフロップまで順次に伝達するフリップフロ
ップ回路１５１と、フリップフロップ回路１５１の最終
段のフリップフロップの状態変化に応じて、最終段のフ
リップフロップの動作を停止する停止手段１５２と、フ
リップフロップ回路１５１の出力を基準位相信号として
出力する出力回路１５３とを備えた構成であることを特
徴とする。

【００２７】請求項１４の発明は、請求項１３に記載の
クロック信号調整装置において、複数の基準位相生成手
段１２３のそれぞれに備えられた出力回路１５３は、基
準位相信号として、対応する一致判定手段１２５が一致
判定の際に注目するクロック信号のエッジと同じ向きの
エッジを有する信号を出力する構成であることを特徴と
する。

【００２８】図９は、請求項１５および請求項１６のク
ロック信号調整装置の要部を示す図である。請求項１５
の発明は、請求項４に記載のクロック信号調整装置にお
いて、一致判定手段１２５は、入力される内部クロック
信号の所定のエッジに同期して、基準位相信号の論理状
態を取り込むフリップフロップ１６１と、基準位相信号
の論理状態の変化から所定の時間後に、フリップフロッ
プ１６１に対して動作の停止を指示する停止手段１６２
とを備えた構成であることを特徴とする。

【００２９】請求項１６の発明は、請求項１５に記載の
クロック信号調整装置において、複数の調整制御手段１
２６は、内部クロック信号と基準位相信号との位相関係
の変化に応じて、フリップフロップ１６１の出力が、所
定の幅以上の位相差に対応して所定の第１論理状態が保
たれた後に、別の所定の第２論理状態に変化し、更に所
定の幅以上の位相差に対応して元の第１論理状態が保た
れたときに、第２論理状態に変化した位相差に対応する
遅延時間を検出する検出手段１６３を備えた構成である
ことを特徴とする。

【００３０】図１０は、請求項１７のクロック信号調整
装置の要部を示す図である。請求項１７の発明は、請求
項４に記載のクロック信号調整装置において、複数の調
整制御手段１２６は、対応するクロック調整手段１２４
に調整指示を送出し、対応するクロック調整手段１２４
による遅延時間を所定の範囲で変更する処理を少なくと
も１回行う遅延変更手段１６４と、対応する一致判定手
段１２５による判定結果と調整指示とに基づいて、クロ
ック信号と基準位相信号との位相を一致させる遅延時間
を検出する検出手段１６５と、遅延変更手段１６４によ
る遅延時間の変更処理ごとに、検出手段１６５によって
検出された少なくとも１つの遅延時間を集計し、少なく
とも１つの遅延時間の平均値に対応する調整指示を最終
的な調整指示として作成し、対応するクロック調整手段
１２４に送出する調整指示作成手段１６６とを備えた構
成であることを特徴とする。

【００３１】図１１は、請求項１８および請求項１９の
クロック信号調整装置の要部を示す図である。請求項１
８の発明は、請求項４に記載のクロック信号調整装置に
おいて、複数の負荷ユニット１２０に備えられた少なく
とも１つの負荷素子１２１は、一致判定手段１２５をそ
れぞれ自身の内部に設けた構成であり、複数のクロック
調整手段１２４は、対応する負荷ユニット１２０に備え
られた各負荷素子１２１に対応して、それぞれに入力さ
れる調整指示に応じた遅延をクロック信号に与えて内部
クロック信号として出力する遅延回路１４４を備えた構
成であり、複数の調整制御手段１２６は、対応する負荷
ユニット１２０に備えられた各負荷素子１２１に対応す
る一致判定手段１２５による判定結果に応じて、対応す
る遅延回路１４４に入力する調整指示をそれぞれ作成し
て送出する構成であり、複数の負荷ユニット１２０は、
対応する遅延手段１２２と基準位相生成手段１２３とク
ロック調整手段１２４とを集積し、少なくとも１つの負
荷素子１２１のそれぞれに送出される内部クロック信号
および基準位相信号のそれぞれに対応する少なくとも１
つのクロック端子および少なくとも１つの基準信号端子
を有するＬＳＩ素子１７１と、少なくとも１つの基準信
号端子から出力される基準位相信号を対応する負荷素子
１２１のそれぞれに伝達する基準位相分配網１７２と、
少なくとも１つのクロック端子から出力される内部クロ
ック信号を対応する負荷素子１２１にそれぞれ伝達する
クロック分配網１７３とを備えた構成であることを特徴
とする。

【００３２】請求項１９の発明は、請求項１８に記載の
クロック信号調整装置において、複数の負荷ユニット１
２０のそれぞれに対応するＬＳＩ素子１７１は、少なく
とも１つの基準信号端子のそれぞれに対応して、基準位
相信号を送出するための出力電流を確保する少なくとも
１つのバッファ素子１７４を備え、少なくとも１つのバ
ッファ素子１７４の出力端子を短絡した構成であり、複
数の負荷ユニット１２０のそれぞれに対応する基準位相
分配網１７２は、各基準信号端子と対応する負荷素子１
２１とのあいだの配線を等長配線とした構成であること
を特徴とする。

【００３３】請求項２０の発明は、請求項１８に記載の
クロック信号調整装置において、複数の負荷ユニット１
２０のそれぞれに対応する基準位相分配網１７２は、少
なくとも１つの基準信号端子と対応する負荷素子１２１
との間の配線を少なくとも１か所で短絡した構成である
ことを特徴とする。

【００３４】図１２は、請求項２１および請求項１２の
クロック信号調整装置の要部を示す図である。請求項２
１の発明は、請求項１８に記載のクロック信号調整装置
において、複数の負荷ユニット１２０のそれぞれに対応
するＬＳＩ素子１７１は、対応する少なくとも１つの負
荷素子１２１のうち少なくとも１つに基準位相信号を出
力するために必要な出力電流を確保し、対応する基準信
号端子を介して送出する少なくとも１つのバッファ素子
１７５を備えた構成であることを特徴とする。

【００３５】請求項２２の発明は、請求項１８に記載の
クロック信号調整装置において、複数の負荷ユニット１
２０のそれぞれに備えられた少なくとも１つの負荷素子
１２１は、入力される内部クロック信号を負荷素子１２
１内部に設けられた複数のフリップフロップ素子のそれ
ぞれに分配する少なくとも１つの内部分配網１７６を備
え、各負荷素子１２１内部に設けられた一致判定手段１
２５は、少なくとも１つの内部分配網１７６のそれぞれ
を介して入力される内部クロック信号それぞれと基準位
相信号との位相が一致しているか否かを判定する構成で
あり、複数のクロック調整手段１２４は、対応する負荷
ユニット１２０に備えられた少なくとも１つの負荷素子
１２１それぞれの内部の各内部分配網１７６に対応し
て、それぞれに入力される調整指示に応じた遅延をクロ
ック信号に与えて内部クロック信号として出力する遅延
手段１４５を備えた構成であり、複数の調整制御手段１
２６は、対応する負荷ユニット１２０内の各負荷素子１
２１に設けられた一致判定手段１２５による各内部分配
網１７６のそれぞれに対応する判定結果に応じて、該当
する遅延手段１４５に入力する調整指示を作成して送出
する構成であることを特徴とする。

【００３６】図１３は、請求項２３および請求項２４の
クロック信号調整装置の要部を示す図である。請求項２
３の発明は、請求項４に記載のクロック信号調整装置に
おいて、複数の調整制御手段１２６による調整動作の終
了後に、対応するクロック調整手段１２４に最終的に設
定された状態に関する設定情報をそれぞれ保持する設定
情報保持手段１８１と、設定指示の入力に応じて、設定
情報保持手段１８１から設定情報を読み出して、対応す
る調整制御手段１２６に送出する読出手段１８２とを備
え、複数の調整制御手段１２６は、設定指示の入力に応
じて、読出手段１８２からの設定情報に対応する調整指
示を作成して、対応するクロック調整手段１２４に送出
する構成であることを特徴とする。

【００３７】請求項２４の発明は、請求項２３に記載の
クロック信号調整装置において、情報処理装置の設置環
境を感知する感知手段１８３を備え、設定情報保持手段
１８１は、感知手段１８３によって得られる情報処理装
置の設置環境に関する環境情報の入力を受け、異なる環
境情報のそれぞれに対応して、設定情報を保持する構成
であり、読出手段１８２は、感知手段１８３から得られ
る環境情報に対応する設定情報を設定情報保持手段１８
１から読み出す構成であることを特徴とする。

【００３８】

【作用】請求項１の発明は、負荷ユニットのそれぞれに
対応して設けた遅延手段による遅延時間を測定するの
で、この遅延手段を介した信号に基づいて、特定可能な
位相を有する基準位相信号を生成し、この基準位相信号
とクロック信号との位相を合わせることにより、クロッ
ク信号の位相を調整することができる。

【００３９】請求項２の発明は、各負荷ユニットに対応
する遅延手段を含むループにおける発振周波数に基づい
て、各遅延手段による遅延時間を評価することにより、
各遅延手段による遅延時間を同一の尺度で測定すること
ができ、その絶対値を求めることができる。

【００４０】請求項３の発明は、各負荷ユニットに対応
する遅延手段とは別の遅延手段を含めてループを形成し
て、このループにおける発振周波数を低くすることによ
り、各負荷ユニットに対応する遅延手段による遅延時間
を変更したときの発振周期の差が発振周期に占める割合
を小さくすることができる。これにより、これらの遅延
手段が様々な遅延を発生しているときの動作環境の差異
を小さくした状態で遅延時間の測定を行うことができ、
遅延時間を高精度で測定することができる。

【００４１】また、基準位相信号とクロック信号の位相
とが一致する箇所を２つ以上検出すれば、該当する遅延
時間の差はクロック信号の１周期に相当しているおり、
また、上述した測定処理で得られる遅延時間の差とクロ
ック信号の周期との比は、遅延手段が動作する周波数に
よる遅延時間の違いを示している。したがって、上述し
た比を用いて、各負荷ユニットに対応する遅延手段によ
る遅延時間の測定値を補正することにより、クロック信
号でこの遅延手段が動作する際の遅延時間を正確に求め
ることができる。

【００４２】請求項４の発明は、各負荷ユニット１２０
に対応する遅延手段１２２による遅延時間を遅延測定手
段１１１によって測定し、設定手段１１２により、各負
荷ユニット１２０について指定された遅延時間が対応す
る遅延手段１２２に設定されるので、各負荷ユニット１
２０に対応する基準位相生成手段１２３により、特定可
能な位相を有する基準位相信号を生成することができ
る。したがって、クロック発生ユニット１１０から各負
荷ユニット１２０に対応するクロック調整手段１２４に
クロック信号を分配し、対応する一致判定手段１２５に
よる判定結果に応じて、調整制御手段１２６が対応する
クロック調整手段１２４を調整し、基準位相信号の位相
に内部クロック信号の位相を合わせることにより、各負
荷ユニット１２０内部の各負荷素子１２１に所望の位相
のクロック信号を分配することができる。

【００４３】請求項５の発明は、幅調整指示に応じて、
一致判定手段１２５の反転手段１２８が位相の一致を判
定する際に注目するエッジを反転し、この一致判定手段
１２５による判定結果に応じて、幅調整制御手段１２９
がパルス幅調整手段１２７によるパルス幅の調整動作を
制御する。したがって、請求項４と同様にしてクロック
信号の位相を調整したのちに、上述した幅調整指示に応
じて、設定手段１１２が所望のパルス幅に応じて各負荷
ユニット１２０に対応する遅延手段１２２への選択指示
を送出することにより、パルス幅を調整することができ
る。

【００４４】請求項６の発明は、帰還回路１１３によっ
て形成された各負荷ユニット１２０に対応するループに
単一パルス発生手段１１４が単一パルスを送出し、その
ときの発振周波数を周波数測定手段１１５によって測定
するので、この測定結果に基づいて、遅延算出手段１１
６が各遅延手段１２２による遅延時間を算出することに
より、各遅延手段１２２による遅延時間を同一の尺度で
評価することができ、遅延時間の絶対値を得ることがで
きる。

【００４５】請求項７の発明は、周波数測定手段１１５
が発振周波数の測定処理を複数回繰り返し、測定結果の
平均値を求めることにより、ノイズなどの影響を抑制し
て遅延時間の測定精度を向上することができる。

【００４６】請求項８の発明は、帰還回路１１３に遅延
手段１３１を挿入して、上述した各ループにおける発振
周波数を低くすることにより、各遅延手段１２２による
遅延時間の差が発振周期に占める割合を小さくし、遅延
手段１２２の動作条件の差による誤差を小さくして、遅
延時間の測定精度を向上することができる。

【００４７】更に、遅延変更手段１３２によって各遅延
手段１２２による遅延時間を変更しながら、検出手段１
３３により、基準位相信号都内部クロック信号との位相
の一致点を複数個検出し、該当する遅延時間の差とクロ
ック信号の周期とに基づいて、遅延時間の測定値を補正
することにより、遅延手段１２２の動作環境、すなわ
ち、遅延手段１２２が動作する周波数による遅延時間の
変動を考慮して、正確な遅延時間を得ることができる。

【００４８】請求項９の発明は、検出手段１３３と補正
手段１３４とが、それぞれ検出動作および補正動作を複
数回ずつ繰り返し、測定結果を平均化することにより、
ノイズなどの影響を抑制して遅延時間の測定精度を向上
することができる。

【００４９】請求項１０の発明は、各負荷ユニット１２
０に対応する遅延手段１２２および遅延手段１３６を含
んだループにおける発振周波数に基づいて、対応する遅
延調整手段１３８が遅延手段１３６による遅延時間を調
整するものである。このとき、遅延設定手段１３７によ
り、対応する遅延手段１２２に同一の標準遅延時間をそ
れぞれ設定すればよい。これにより、各遅延調整手段１
３８が対応するループにおける発振周波数が同一の周波
数fsとなるように対応する遅延手段１３６を調整すれ
ば、各負荷ユニット１２０への配線長のばらつきなどに
かかわらず、同一の位相のクロック信号を分配すること
ができる。また、遅延手段１３５による遅延時間を調整
することにより、各負荷ユニット１２０の内部で発生す
る位相ずれを負荷ユニット１２０相互間の位相ずれとは
独立に調整することができる。

【００５０】請求項１１の発明は、各負荷ユニット１２
０に対応する遅延設定手段１３７が、対応する遅延手段
１２２にそれぞれ所定の位相差に応じた遅延時間を設定
することにより、標準の位相から所望の位相だけずれた
クロック信号を該当する負荷ユニット１２０に分配する
ことができる。

【００５１】請求項１２の発明は、遅延回路１４２にお
いて複数の遅延素子１４１を直列に接続したことによ
り、各遅延素子１４１の動作状態を同等とし、動作状態
の差異による遅延時間のばらつきを小さくすることがで
きる。また、各遅延素子１４１の出力をセレクタ１４３
が選択して出力する構成としたことにより、ディジタル
回路による制御を容易とすることができる。

【００５２】請求項１３の発明は、調整制御手段１２６
からの起動信号に応じて、フリップフロップ回路１５１
が動作し、このフリップフロップ回路１５１の動作を停
止手段１５２によって停止させることにより、対応する
遅延手段１２２からのクロック信号に同期して論理状態
が１回だけ変化する基準位相信号を生成することができ
る。

【００５３】請求項１４の発明は、出力回路１５３によ
り、基準位相信号のエッジを一致判定手段１２５におい
て注目されるエッジに合わせることができる。これによ
り、一致判定手段１２５により、位相判定動作をより正
確に行うことができる。

【００５４】請求項１５の発明は、フリップフロップ１
６１の動作を停止手段１６２によって所定のタイミング
で停止させることにより、内部クロック信号と基準位相
信号との位相の一致、不一致を高精度で判定することが
できる。

【００５５】請求項１６の発明は、検出手段１６３の動
作により、基準位相信号の論理状態が変化してから停止
手段１６２がフリップフロップ１６１を停止するまでの
あいだ程度の細いパルスはノイズとして除去されるか
ら、内部クロック信号と基準位相信号との位相の一致点
を高精度で検出することができる。

【００５６】請求項１７の発明は、遅延変更手段１６４
と検出手段１６５との動作により、内部クロック信号と
基準位相信号との位相を一致させる遅延時間を複数回繰
り返して検出し、これらの平均値に基づいて、調整指示
作成手段１６６により、最終的な調整指示が作成され
る。したがって、ノイズ等の影響を抑制して、クロック
信号の位相を精密に調整することができる。

【００５７】請求項１８の発明は、各負荷素子１２１の
内部にそれぞれ一致判定手段１２５を設けてあるので、
これらの一致判定手段１２５による判定結果に応じて、
調整制御手段１２６が、対応する遅延手段１４４を調整
することにより、各負荷素子１２１に分配される内部ク
ロック信号の位相をそれぞれ独立に調整することができ
る。したがって、クロック分配網１７３を設計する際
に、各負荷素子１２１への配線をほぼ等長配線にしてお
けばよく、設計段階での自由度を大きくすることができ
る。

【００５８】また、各負荷ユニット１２０に対応する遅
延手段１２２，基準位相生成手段１２３およびクロック
調整手段１２４をＬＳＩ素子１７１に集積して各負荷ユ
ニット１２０の内部に設置する構成としたことにより、
これらの各手段と各負荷素子１２１内部の一致判定手段
１２５とのあいだの配線の総延長を最小限度に抑えるこ
とができ、調整の誤差要因を少なくすることができる。
更に、基準位相分配網１７２の構成を工夫することによ
り、各負荷素子１２１の一致判定手段１２５に分配され
る基準位相信号間の位相差をより小さくすることが可能
である。

【００５９】請求項１９の発明は、上述したＬＳＩ素子
１７１において、各基準信号端子に対応するバッファ素
子１７４の出力端子を短絡し、基準位相分配網１７２に
おいて、各負荷素子１２１への配線を等長配線とするこ
とにより、基準位相信号の位相ずれを抑制することがで
きる。

【００６０】請求項２０の発明は、基準位相分配網１７
２の内部において、各負荷素子１２１に基準位相信号を
分配する配線を短絡することにより、各負荷素子１２１
に分配される基準位相信号の同期を保証し、基準位相分
配網１７２の設計段階での自由度を大きくすることがで
きる。

【００６１】請求項２１の発明は、バッファ素子１７５
によって、複数の基準信号端子を介して基準位相信号を
出力することにより、これらの基準信号端子に対応する
負荷素子１２１に分配される基準位相信号の同期を保証
することができる。

【００６２】請求項２２の発明は、各負荷素子１２１に
おいて、少なくとも１つの内部分配網１７６のそれぞれ
を介して内部クロック信号を一致判定手段１２５に伝達
する構成とすることにより、各負荷素子１２１内部のフ
リップフロップそれぞれに分配されるクロック信号その
ものの位相を評価することができる。また、一致判定手
段１２５により、各内部分配網を介して伝達された内部
クロック信号と基準位相信号との位相の一致、不一致を
それぞれ判定し、対応する遅延手段１４５を調整するこ
とにより、各負荷素子１２１の特徴に柔軟に対応して、
クロック信号の位相を調整することができる。

【００６３】請求項２３の発明は、調整制御手段１２６
による調整動作の終了後に設定情報が設定情報保持手段
１８１に保持されているから、設定指示に応じて読出手
段１８２によってこの設定情報を読み出し、調整制御手
段１２６がこの設定情報に基づいてクロック調整手段１
２４の設定動作を行うことにより、上述した調整動作を
行った場合と同じ結果を得ることができる。

【００６４】請求項２４の発明は、感知手段１８４で得
られる環境情報とともに設定情報を設定情報保持手段１
８３に保持するものである。したがって、予め、様々な
環境でクロック信号の調整動作を行って、それぞれに対
応する設定情報を設定情報保持手段１８３に保持してお
けば、設定指示に応じて、検索手段１８５が設定情報保
持手段１８３を検索することにより、適切な設定情報を
得てクロック調整手段１２４の設定に利用することがで
きる。

【００６５】

【実施例】以下、図面に基づいて本発明の実施例につい
て詳細に説明する。図１４は、請求項４のクロック信号
調整装置を適用した計算機システムの実施例構成図であ
る。

【００６６】図１４に示した計算機システムにおいて、
クロックユニット２１０は、クロック発生ユニット１１
０に相当するものであり、クロック信号を発生し、この
クロック信号を負荷ユニット１２０に相当するｎ個のユ
ニット２２０₁〜２２０_nに分配する構成となってい
る。以下、ユニット２２０₁〜２２０_nを総称する際に
は、単にユニット２２０と称する。

【００６７】また、サービスプロセッサ２３１は、調整
作業プログラム２３２に従って、上述したクロックユニ
ット２１０およびユニット２２０の動作を制御し、後述
する位相調整作業を行う構成となっている。

【００６８】各ユニット２２０は、遅延手段１２２に相
当する可変遅延回路２２１を備えて構成されている。こ
の可変遅延回路２２１は、図１５に示すように、選択さ
れたタップまでの各タップによる遅延時間の総和に相当
する遅延時間を入力信号に与える構成となっている。ま
た、この可変遅延回路２２１の出力は、後述する基準位
相生成回路２２２に入力されるとともに、クロックユニ
ット２１０に帰還されている。

【００６９】また、ユニット２２０に入力されたクロッ
ク信号は、ｍ個の位相調整回路２２３₁〜２２３_mを介
して、このユニット２２０内のｍ個のＬＳＩ２２４₁〜
２２４_mのそれぞれに分配される構成となっている。ま
た、基準位相生成回路２２２は、基準位相生成手段１２
３に相当するものであり、可変遅延回路２２１の出力に
基づいて基準位相信号を生成し、ｍ個のＬＳＩ２２４₁
〜２２４_mのそれぞれに分配する構成となっている。

【００７０】以下、位相調整回路２２３₁〜２２３_mお
よびＬＳＩ２２４₁〜２２４_mを総称する際には、単
に、位相調整回路２２３およびＬＳＩ２２４と称する。
これらのユニット２２０は、請求項１８に述べた構成を
採用しており、可変遅延回路２２１，基準位相生成回路
２２２および位相調整回路２２３を集積したＬＳＩ素子
１７１を搭載している。また、各ＬＳＩ２２４内部に
は、一致判定手段１２５に相当する一致検出回路２２５
が設けられている。ただし、図１４においては、一致検
出回路２２５は省略した。

【００７１】また、図１４においてクロックユニット２
１０は、各ユニット２２０からの帰還信号と水晶発振子
２１１の出力とのいずれかをセレクタ２１３によって選
択し、遅延回路２１４および波形整形回路２１５を介し
て位相調整回路２１２₁〜２１２_nに入力し、この位相
調整回路２１２₁〜２１２_nを介して、対応するユニッ
ト２２０₁〜２２０_nに分配する構成となっている。

【００７２】このクロックユニット２１０において、単
一パルス生成回路２１６は、単一パルス発生手段１１４
に相当するものであり、サービスプロセッサ２３１から
の指示に応じて単一パルスを生成して、波形整形回路２
１５に入力する構成となっている。また、周波数カウン
タ２１７は、周波数測定手段１１５に相当するものであ
り、サービスプロセッサ２３１からの指示に応じて波形
整形回路２１５を通過するパルスの数を計数し、計数結
果をサービスプロセッサ２３１に通知する構成となって
いる。

【００７３】まず、各ユニット２２０に備えられた可変
遅延回路２２１による遅延時間を特定する方法について
説明する。ここで、本出願人は、特開平４−１５７３７
９号公報『クロック調整方式』において、閉ループに単
一パルスを送出したときの発振周波数から閉ループを一
巡したときの単一パルスのエッジ（例えば前側エッジ）
の伝播遅延を求める技法を既に出願している。

【００７４】この技法は、閉ループを構成する各部によ
る遅延時間の合計が、この閉ループに単一パルスを送出
したときの発振周期となることを利用して、発振周波数
から各部の遅延時間を算出する技法である。

【００７５】図１４に示したクロックユニット２１０に
おいて、セレクタ２１３によってｎ個のユニット２２０
のいずれかからの帰還信号を選択すると、該当するユニ
ット２２０からの帰還回路とセレクタ２１３とによっ
て、帰還回路１１３の機能が実現され、クロックユニッ
ト２１０と該当するユニット２２０との間で閉ループが
形成される。したがって、上述した技法を適用すること
ができる。つまり、単一パルス生成回路２１６によって
この閉ループに単一パルスを送出し、周波数カウンタ２
１７により、このときの発振周波数を測定すれば、この
閉ループに含まれる可変遅延回路２２１による遅延時間
に応じた発振周期を得ることができる。

【００７６】上述したように、可変遅延回路２２１によ
って与えられる遅延時間は、各タップを選択したときに
与えられる遅延時間の差、つまり、タップ間隔の総和で
与えられる。したがって、上述した閉ループに含まれて
いるユニット２２０の可変遅延回路２２１による遅延時
間を特定するためには、この可変遅延回路２２１におけ
るタップを順次に選択し、上述した特開平４−１５７３
７９号公報の技法を用いて、各タップを選択したときの
発振周期の差を順次に求めていけばばよい。

【００７７】この場合は、サービスプロセッサ２３１に
より、可変遅延回路２２１の各タップを順次に選択し、
それぞれのタップの選択ごとに、単一パルス生成回路２
１６に単一パルスの生成を指示するとともに周波数カウ
ンタ２１７に計数動作の開始を指示すればよい。そし
て、周波数カウンタ２１７から得られる発振周波数に基
づいて、サービスプロセッサ２３１がそのときの発振周
期をそれぞれ求め、各タップに対応する発振周期の差を
タップ間隔として求めることにより、遅延算出手段１１
６の機能を実現することができる。

【００７８】なお、上述した周波数カウンタ２１７は、
例えば、水晶発振子２１１からのクロック信号を分周し
て得られる所定のカウンタ用クロック信号の入力を受
け、このカウンタ用クロック信号の１周期内に波形整形
回路２１５を通過するパルスの数を計数する構成とすれ
ばよい。

【００７９】このようにして、該当する可変遅延回路２
２１において隣接するタップを選択したときに与えられ
る遅延時間の差を特定することができるから、選択され
たタップまでのタップ間隔の総和を求めることにより、
そのタップを選択したときに入力信号に与えられる遅延
時間を特定することができる。以下、第ｉ番のタップと
第ｉ−１番のタップとを選択したときの遅延時間の差を
タップ間隔Tiと称する。

【００８０】上述したセレクタ２１３を切り換えること
により、各ユニット２２０に対応した閉ループを形成す
ることができる。したがって、サービスプロセッサ２３
１によってこのセレクタ２１３の切替えを制御すること
により、これらのループのそれぞれについて上述した処
理を繰り返すことにより、ｎ個のユニット２２０のそれ
ぞれに対応する可変遅延回路２２１についての遅延時間
をそれぞれ求めることができる。

【００８１】すなわち、上述したセレクタ２１３，遅延
回路２１４，波形整形回路２１５，単一パルス生成回路
２１６，周波数カウンタ２１７およびサービスプロセッ
サ２３１とによって、請求項６に述べた遅延測定手段１
１１の機能を実現することができる。

【００８２】なお、各タップに対応する発振周波数を繰
り返し測定し、その平均値に基づいて、タップ間隔Tiを
算出してもよい。この場合は、サービスプロセッサ２３
１により、各可変遅延回路２２１の各タップを選択する
ごとに、複数回ずつ周波数カウンタ２１７を起動すれば
よい。これに応じて、周波数カウンタ２１７から複数の
測定結果が得られるから、サービスプロセッサ２３１
は、これらの測定結果から平均値を求めて、タップ間隔
Tiの算出処理に供すればよい。

【００８３】このように、サービスプロセッサ２３１が
周波数カウンタ２１７を制御することにより、請求項７
の周波数測定手段１１５の機能を実現し、タップ間隔Ti
の測定精度を向上することが可能となる。

【００８４】また、サービスプロセッサ２３１は、上述
したようにして得られたタップ間隔Tiの測定値を各ユニ
ット２２０に対応して遅延時間テーブル２３３に格納
し、後段の処理に供する。

【００８５】上述したようにして、すべてのユニット２
２０に備えられた可変遅延回路２２１による遅延時間を
測定したのちに、サービスプロセッサ２３１が、上述し
た遅延時間テーブル２３３内のタップ間隔Tiの測定値に
基づいて、該当する可変遅延回路２２１のタップを選択
することにより、設定手段１１２の機能を果たし、遅延
手段１２２に特定可能な遅延を設定することができる。

【００８６】これにより、基準位相生成回路２２２によ
って、特定可能な位相を有する基準位相信号を生成する
ことが可能となり、この基準位相信号に基づいて、クロ
ック信号の位相を調整することが可能となる。

【００８７】なお、上述した可変遅延回路２２１は、図
１５に示すように、それぞれが２個のインバータからな
る１２８個のタップを直列に接続して遅延回路１４２を
形成し、これらの連結点にそれぞれ接続されたＮＯＲゲ
ートのいずれかにセレクト信号を入力することにより、
該当するタップの出力を選択する構成となっている。図
１５において、各タップは遅延素子１４１に相当するも
のであり、それぞれが約１００ps（１×１０^-12秒）の
遅延を与える構成となっている。また、各タップに対応
するＮＯＲゲートおよびＮＯＲゲートとＮＡＮＤゲート
とからなる４段の収束回路とにより、セレクタ１４３が
形成されている。

【００８８】このようにして、請求項１２に述べた遅延
手段１２２を実現することができる。この場合は、遅延
を生成する各組のインバータの全てが等しい動作状態と
なっているから、全てのタップ間隔T₁〜T₁₂₇の測定精度
を向上することができる。特に、可変遅延回路２２１を
ＣＭＯＳ素子で実現する場合には、上述したような構成
により、全てのタップの動作状態を同等とすることは、
高精度でタップ間隔を測定するために重要である。

【００８９】また、基準位相生成回路２２２は、図１６
に示すように、３段のフリップフロップ２４１₁〜２４
１₃とインバータ２４２とによって、サービスプロセッ
サ２３１から非同期で入力されるトリガ信号を可変遅延
回路２２１を介して入力されるクロック信号に同期させ
る構成となっている。また、４段目のフリップフロップ
２４１₄の出力は、インバータ２４３およびＮＡＮＤゲ
ート２４４を介して自身のクロック端子に入力されてお
り、上述した３段のフリップフロップ２４１₁〜２４１
₃の状態が変化した後に、フリップフロップ２４１₄が
自動的に動作を停止する構成となっている。すなわ
ち、４段のフリップフロップ２４１により、請求項１３
に述べたフリップフロップ回路１５１が形成されてお
り、インバータ２４３とＮＡＮＤゲート２４４とによっ
て、停止手段１５２の機能が実現されている。

【００９０】また、図１６において、このフリップフロ
ップ２４１₄の出力は、上述したインバータ２４３と出
力ゲート回路２４５とを介して、基準位相信号としてｍ
個のＬＳＩ２２４₁〜２２４_mに分配される構成となっ
ている。

【００９１】上述したように、４段目のフリップフロッ
プ２４１₄を自身の出力の変化に応じて自動的に停止す
る構成としたことにより、波形のバウンスによるノイズ
を防止することができるから、整った波形を有する基準
位相信号を得ることが可能となり、後述する遅延時間の
補正処理や位相調整処理の精度を向上することができ
る。

【００９２】また、図１６において、出力ゲート回路２
４５は、インバータ２４３の出力をインバータ２４６に
よって反転し、このインバータ２４６の出力をｍ個のイ
ンバータ２４７₁〜２４７_mにそれぞれ入力し、これら
のインバータ２４７₁〜２４７_mを介して、ｍ個のＬＳ
Ｉ２２４内部の一致検出回路２２５にそれぞれ送出する
構成となっている。

【００９３】図１６において、ＬＳＩ２２４は、請求項
２２で述べた構成を採用しており、対応する位相調整回
路２２３からのクロック信号が、内部分配網１７６に相
当するクロック分配回路２２６を介して、一致検出回路
２２５に入力されている。

【００９４】図１６に示す一致検出回路２２５におい
て、基準位相信号は、インバータ２５１を介して、フリ
ップフロップ１６１に相当するクロック調整用フリップ
フロップ２５２の入力端子Ｄに入力されている。また、
上述したインバータ２５１の出力は、直列に接続された
７個のインバータからなるインバータ列２５３を介して
所定の遅延を加えられたのちに、クロック信号とともに
クロック調整用フリップフロップ２５２内部のＮＡＮＤ
ゲート２５４に入力されている。

【００９５】このクロック調整用フリップフロップ２５
２において、ＮＡＮＤゲート２５４の出力はインバータ
２５５によって反転された後に、上述した入力端子Ｄへ
の入力とともにＮＡＮＤゲート２５６に入力されてい
る。また、２つのＮＡＮＤゲート２５７ａ，２５７ｂの
出力端子は、それぞれ互いの入力端子の一方に接続され
ており、これらのＮＡＮＤゲート２５７ａ，２５７ｂの
入力端子の他方には、上述したＮＡＮＤゲート２５６お
よびＮＡＮＤゲート２５４の出力がそれぞれ入力されて
いる。

【００９６】上述したようにに、インバータ列２５３に
よって遅延させた基準位相信号をクロックイネーブル信
号としてクロック調整用フリップフロップ２５２に入力
されているから、このクロックイネーブル信号の変化に
応じてクロック信号をディスエーブル状態となる。すな
わち、インバータ列２５３とＮＡＮＤゲート２５４とに
より、停止手段１６２の機能が実現されている。これに
より、基準位相信号の立ち下がりに応じて、クロック信
号の立ち下がりに同期して最後に取り込んだ基準位相信
号の論理状態を保持した状態で、クロック調整用フリッ
プフロップ２５２の動作を自動的に停止させることがで
き、波形のバウンスなどによるノイズを防ぐことができ
る。

【００９７】また、上述した構成においては、クロック
信号の立ち下がりと基準位相信号の立ち下がりとの位相
差が、基準位相信号とクロックイネーブル信号との間の
位相差以内であった場合にのみ、クロック調整用フリッ
プフロップ２５２の出力として論理“１”が得られる。

【００９８】したがって、図１６に示した構成によれ
ば、クロック調整用フリップフロップ２５２の出力によ
り、基準位相信号とクロック信号との位相の一致，不一
致を高精度に判別することができるから、クロック調整
用フリップフロップ２５２の出力を監視して、この出力
の変化点を検出することにより、基準位相信号とクロッ
ク信号との位相の一致点を正確に検出することができ
る。

【００９９】また、この場合は、サービスプロセッサ２
３１により、各ＬＳＩ２２４の一致検出回路２２５の出
力をクロック信号とは非同期で監視することができ、こ
の一致検出回路２２５の出力に応じて、該当する位相調
整回路２２３を調整することにより、調整制御手段１２
６の機能を実現することができる。

【０１００】更に、調整作業プログラム２３２におい
て、クロック調整用フリップフロップ２５２の出力の変
化点が、連続的に論理“０”の出力が得られる所定の幅
以上の位相差の範囲に挟まれているか否かを判定する手
順を付加し、該当する変化点を基準位相信号とクロック
信号との位相の一致点として検出する構成としてもよ
い。

【０１０１】この場合は、サービスプロセッサ２３１に
よって、請求項１６に述べた検出手段１６３の機能が実
現され、上述したインバータ列２５３によって与えられ
た所定の遅延時間程度の細いパルスは無視されるから、
ノイズなどの影響を除去してクロックの周期を正確に評
価することができる。

【０１０２】ところで、図１４においては、請求項８で
述べた構成が採用されており、各ユニット２２０に対応
するループに、遅延手段１３１に相当する遅延回路２１
４が含まれている。

【０１０３】これにより、例えば、遅延回路２１４によ
る遅延時間を１×１０^-6秒とすれば、可変遅延回路２２
１による遅延時間が発振周期に占める割合は最大でも約
１％となるから、各タップを選択したときの発振周波数
の差を小さくすることができる。

【０１０４】このように、発振周期を可変遅延回路２２
１による遅延時間よりも十分に長くしておくことによ
り、選択したタップによる発振周波数の差を小さくし
て、タップ選択による動作状態の変動を小さく抑えるこ
とができる。すなわち、全てのタップ間隔Tiをほぼ同一
の動作状態で測定することができるから、動作状態の差
異が発振周期の測定結果に与える影響を小さくすること
ができ、タップ間隔Tiの測定精度の向上を図ることがで
きる。

【０１０５】特に、可変遅延回路２２１をＣＭＯＳ素子
で実現した場合には、発振周波数の変動による発熱量の
差によって遅延時間が大きく左右されるので、上述した
ようにして、発振周波数の変動を抑制することによって
得られる測定精度の向上効果が大きい。

【０１０６】但し、この場合は、タップ間隔Tiの測定値
に後述する温度補正を施す必要がある。なぜなら、上述
した測定処理は、実際のクロック信号の周波数とは異な
る低い周波数で可変遅延回路２２１が動作している状
態、すなわち低温状態で行われており、一般に、低温状
態と高温状態とでは遅延時間が異なることが知られてい
るからである。

【０１０７】次に、タップ間隔Tiの測定値を温度に応じ
て補正する方法を説明する。ここで、水晶発振子２１１
による発振周波数は一定であると考えられるから、この
水晶発振子２１１の出力に基づいて生成されるクロック
信号の周期Ｔも一定であると考えられる。したがって、
クロック信号の周期Ｔに基づいて、タップ間隔Tiの温度
変化を評価すればよい。

【０１０８】例えば、可変遅延回路２２１にクロック信
号を入力して、計算機システムが稼働状態にあるときと
同等の高温状態としておき、この可変遅延回路２２１に
よってクロック信号の周期Ｔと同等の遅延時間を生成し
たときに、選択されたタップ番号とタップ間隔Tiの測定
値とからクロック信号の周期の測定値Ｄを求めればよ
い。上述した測定値Ｄは、低温状態におけるタップ間隔
Tiに基づいて算出されたものであるから、この測定値Ｄ
とクロック信号の周期Ｔとの比として、タップ間隔Tiの
温度変化の割合を示す温度係数Ctを得ることができる。
したがって、この温度係数Ctの値によって、タップ間隔
Tiの温度変化を評価し、タップ間隔Tiの測定値の補正を
行うことができる。

【０１０９】具体的には、サービスプロセッサ２３１
が、まず、セレクタ２１３を水晶発振子２１１側に切り
換えてから、遅延変更手段１３２として動作し、可変遅
延回路２２１で各タップを順次に選択することにより、
基準位相生成回路２２２で生成される基準位相信号とク
ロック信号との位相ずれを変化させる。

【０１１０】このとき、サービスプロセッサ２３１が、
ＬＳＩ２２４のいずれかの内部に備えられた一致検出回
路２２５の出力を監視することにより、検出手段１３３
の機能を実現し、基準位相信号とクロック信号との位相
が一致するタップの組を検出すればよい。

【０１１１】図１７に、一致検出回路の動作を説明する
タイミング図を示す。図１７(a),(c) において、第ｉ番
のタップを選択したときに得られる基準位相信号および
クロックイネーブル信号の立ち下がりエッジをそれぞれ
対応する符号Siを付して示し、図１７(b) にクロック信
号を示す。

【０１１２】例えば、図１７(a),(b),(c) から分かるよ
うに、第１０９番および第１０８番のタップを選択した
ときには、基準位相信号とクロック信号とは、上述した
インバータ列２５３で与えられる遅延時間以内の位相差
で位相が一致している。この場合は、図１７(d) に太い
実線で示すように、クロック調整用フリップフロップ２
５２の出力は、クロック信号の立ち下がりに同期して論
理“０”から論理“１”に変化する。同様に、第３４番
および第３３番のタップを選択したときにも、基準位相
信号とクロック信号との位相がほぼ一致するので、クロ
ック調整用フリップフロップ２５２の出力は、図１７
(d) に点線で示すように、クロック信号の立ち下がりに
同期して変化する。一方、他のタップ（例えば第１００
番のタップ）を選択した場合には、基準位相信号とクロ
ック信号との位相が一致しないので、クロック調整用フ
リップフロップ２５２の出力は論理“０”のまま変化し
ない。

【０１１３】したがって、図１６に示した構成によれ
ば、可変遅延回路２２１で選択するタップを変更して基
準位相信号に与える遅延時間を変化させながら、クロッ
ク調整用フリップフロップ２５２の出力を監視すること
により、基準位相信号とクロック信号との位相を一致さ
せるタップを高精度に検出することができる。

【０１１４】例えば、サービスプロセッサ２３１は、ク
ロック調整用フリップフロップ２５２の出力が論理
“０”から論理“１”に変化したタップを該当するタッ
プとして検出すればよい。これにより、サービスプロセ
ッサ２３１により、検出手段１３３の機能が実現され、
図１７に示した例の場合には、第１０９番のタップと第
３４番のタップとが該当するタップとして検出される。

【０１１５】ここで、図１７から分かるように、第１０
９番のタップを選択した場合の基準位相信号と第３４番
のタップを選択した場合の基準位相信号との間の位相差
は、クロック信号の１周期分に相当している。

【０１１６】したがって、サービスプロセッサ２３１に
より、これらのタップ間に含まれるタップ間隔Tiの総和
を求めることにより、クロック信号の周期の測定値Ｄを
得ることができる。次に、この測定値Ｄとクロック信号
の周期Ｔ（例えば、発振周波数が１２５MHz であれば１
周期は８ns）との比として温度係数Ctを求め、この温度
係数Ctを測定されたタップ間隔Tiに乗じて補正すること
により、サービスプロセッサ２３１により、補正手段１
３４の機能を実現することができる。

【０１１７】これにより、低温状態で得られた遅延時間
の測定値を計算機システムの実際の稼働状態における温
度に対応して補正することが可能となり、可変遅延回路
２２１で与えられる遅延時間を正確に評価することがで
きる。

【０１１８】また、調整作業プログラム２３２に、上述
したクロック信号の周期の測定処理を複数回繰り返して
行う手順と、その結果得られた測定値Ｄの平均値を求め
る手順とを付加し、この平均値を最終的な測定値Ｄとし
て温度補正を行う構成としてもよい。これにより、サー
ビスプロセッサ２３１によって、請求項９に述べた遅延
変更手段１３２，検出手段１３３，補正手段１３４の機
能が果たされ、ノイズなどの影響を抑制して、温度変化
による遅延時間の変化の割合をより精密に評価すること
ができるから、温度に対応する遅延時間を補正する際の
精度をより向上することができる。

【０１１９】このようにして、サービスプロセッサ２３
１は、上述した温度に対応する遅延時間の補正処理を各
ユニット２２０について行い、対応する可変遅延回路２
２１について得られた遅延時間の補正結果を該当する測
定値の代わりに遅延時間テーブル２３３に保持すればよ
い。

【０１２０】一方、上述した温度係数Ctが、各ユニット
間で無視できる程度までに同等であると考えられる場合
は、１つのユニット２２０についての補正処理の際に得
られた温度係数Ct用いて、全てのユニット２２０につい
ての温度補正処理を行ってもよい。

【０１２１】次に、上述したようにして得られた可変遅
延回路２２１による遅延時間を用いて、各ユニット２２
０に分配するクロックの位相を調整する方法について説
明する。

【０１２２】ここで、図１４においては、請求項１０に
述べた構成が採用されており、クロック調整手段１２４
は、遅延手段１３５に相当するｍ個の位相調整回路２２
３と遅延手段１３６に相当するｎ個の位相調整回路２１
２とから形成されている。

【０１２３】まず、サービスプロセッサ２３１は、調整
作業プログラム２３２に従って、ｎ個の位相調整回路２
１２を調整することにより、ｎ個のユニット２２０相互
間の位相調整を行う。

【０１２４】サービスプロセッサ２３１は、まず、遅延
設定手段１３７として動作し、各ユニット２２０の可変
遅延回路２２１の同一のタップを選択する。このとき、
サービスプロセッサ２３１は、可変遅延回路２２１によ
る遅延時間の可変範囲の中央に相当する第６４番のタッ
プを選択すればよい。また、サービスプロセッサ２３１
により、クロックユニット２１０のセレクタ２１３を制
御して、ｎ個のユニット２２０のいずれか１つを含む閉
ループを形成する。

【０１２５】次に、サービスプロセッサ２３１は、単一
パルス生成回路２１６と周波数カウンタ２１７とを起動
し、周波数カウンタ２１７から得られる発振周波数を監
視しながら、上述した閉ループに含まれている位相調整
回路２１２を調整する。このとき、サービスプロセッサ
２３１は、上述した発振周波数が所定の周波数Fsに一致
するように、該当する位相調整回路２１２を調整すれば
よい。

【０１２６】ここで、位相調整回路２１２は、図１４に
示したように、例えばインバータと可変遅延回路ともう
一つのインバータとを直列に接続して構成されており、
この可変遅延回路は、図１５に示した可変遅延回路２２
１と同様に構成されている。

【０１２７】したがって、サービスプロセッサ２３１
が、調整対象の位相調整回路２１２の可変遅延回路に備
えられたタップを順次に選択し、これに応じて変化する
発振周波数と上述した所定の周波数Fsとが一致するタッ
プを検出して、該当するタップで位相調整回路２１２を
固定することにより、遅延調整手段１３８の機能を実現
することができる。

【０１２８】同様にして、全てのユニット２２０に対応
する閉ループの発振周波数を所定の周波数Fsに一致させ
ることにより、ｎ個のユニット２２０とクロックユニッ
ト２１０とのあいだの配線の長さなどによる遅延時間の
差から生じる位相ずれ分を調整することができる。これ
により、クロックユニット２１０からｎ個のユニット２
２０の全てに、同一の位相のクロックを分配することが
可能となる。

【０１２９】ここで、上述した所定の周波数Fsの値は、
各ユニット２２０への配線の長さの設計値などを考慮し
て予め求めておき、調整作業プログラム２３２内部のデ
ータとして組み込んでおけばよい。

【０１３０】次に、サービスプロセッサ２３１は、各ユ
ニット２２０に設定すべき位相差に応じて、該当する可
変遅延回路２２１の適切なタップを選択して固定し、各
ユニット２２０の内部における位相調整作業を開始す
る。

【０１３１】ここで、サービスプロセッサ２３１は、上
述したユニット相互間の位相調整作業で選択したタップ
（例えば第６４番のタップ）を基準位置とし、この基準
位置から該当するユニット２２０に設定すべき位相差を
発生させるタップを選択すればよい。例えば、ユニット
２２０₁に、２nsだけ位相が遅れたクロック信号を供給
したい場合には、遅延時間テーブル２３３を参照し、第
６４番のタップに対応するタップ間隔T₆₃から順次にタ
ップ間隔を加算していき、この加算結果が最も２nsに近
い値となるタップ（例えば第８３番のタップ）を検出し
て、このタップに対応するセレクト信号を可変遅延回路
２２１に入力すればよい。

【０１３２】なお、各ユニット２２０の特徴に基づい
て、各ユニット２２０に対応して設定すべき位相差の値
を予め求めておき、上述した周波数fsと同様に、調整作
業プログラム２３２内部のデータとして組み込んでおけ
ばよい。

【０１３３】このように、まず、各ユニット２２０に等
しい位相のクロック信号が分配されることを保証したの
ちに、各ユニット２２０に対応する可変遅延回路２２１
によって指定された位相差に相当する遅延を発生させる
ことにより、サービスプロセッサ２３１により、請求項
１１で述べた遅延設定手段１３７の機能を実現すること
ができる。

【０１３４】これにより、各ユニット２２０に対応する
基準位相生成回路２２２によって、該当する位相差を有
する基準位相信号を確実に生成することが可能となるか
ら、後述する調整作業の精度を向上することができる。

【０１３５】ここで、各ユニット２２０に備えられた可
変遅延回路２２１の個体差が十分に小さい場合は、各ユ
ニット２２０に分配されるクロック信号の位相を揃える
作業において、可変遅延回路２２１のそれぞれについ
て、対応するユニット２２０に設定すべき位相差の分だ
け基準位置からずれたタップを選択してもよい。

【０１３６】この場合は、各ユニット２２０を含むルー
プにおける発振周波数を上述した周波数fsに揃えること
により、各ユニット２２０に設定すべき位相差分だけ位
相のずれたクロック信号をそれぞれ該当するユニット２
２０に分配することができる。

【０１３７】上述したようにして、ユニット２２０相互
間の位相を調整した後に、サービスプロセッサ２３１
は、調整対象のユニット２２０内部のＬＳＩ２２４のい
ずれかを選択し、このＬＳＩ２２４に備えられた一致検
出回路２２５の出力を監視しながら、このＬＳＩ２２４
に対応する位相調整回路２２３を調整し、クロック信号
の位相を上述した基準位相信号に合わせればよい。

【０１３８】ここで、位相調整回路２２３は、上述した
位相調整回路２１２と同様に、２つのインバータと可変
遅延回路とを直列に接続して構成されており、この可変
遅延回路は、図１５に示した可変遅延回路２２１と同様
に構成されている。

【０１３９】したがって、サービスプロセッサ２３１
が、該当する位相調整回路２２３の可変遅延回路に備え
られたタップを順次に選択することにより、遅延変更手
段１６４の機能を実現し、該当するユニット２２０に分
配されるクロック信号と基準位相信号との位相差を変化
させることができる。また、位相調整回路２２３の各タ
ップを選択するごとに、サービスプロセッサ２３１が、
上述したユニット２２０内部の基準位相生成回路２２２
にトリガ信号を入力し、これに応じて得られる一致検出
回路２２５の出力が論理“０”から論理“１”に変化す
る点に対応するタップを検出すればよい。これにより、
検出手段１６５の機能を実現し、基準位相信号とクロッ
ク信号との位相を一致させるために該当する位相調整回
路２２３において発生させるべき遅延時間を検出するこ
とができ、該当する位相調整回路２２３を検出されたタ
ップで固定することにより、調整指示作成手段１６６の
機能を実現することができる。

【０１４０】例えば、位相調整回路２２３の可変遅延回
路のタップを短い遅延時間を与える側から順次に選択し
ていき、一致検出回路２２５のクロック調整用フリップ
フロップ２５２の出力として論理“０”が得られた場合
は、サービスプロセッサ２３１は、基準位相信号とクロ
ック信号との位相が一致していないとして次のタップを
選択する。一方、クロック調整用フリップフロップ２５
２の出力として論理“１”が得られた場合には、基準位
相信号とクロック信号との位相が一致したとして、該当
する位相調整回路２２３の可変遅延回路のタップを固定
すればよい。

【０１４１】このようにして、この位相調整回路２２３
を介して対応するＬＳＩ２２４に送出されるクロック信
号の位相を基準位相信号に一致させることができる。こ
の手順をｍ個のＬＳＩ２２４のそれぞれについて行うこ
とにより、ユニット２２０の内部の配線などによる遅延
にかかわらず、ｍ個のＬＳＩ２２４の全てに分配される
クロック信号の位相を上述した基準位相信号に一致させ
ることができる。これにより、該当するユニット２２０
に備えられた全てのＬＳＩ２２４に、特定の位相差を持
ったクロック信号を確実に分配することが可能となる。

【０１４２】更に、図１６に示した出力ゲート回路２４
５の内部において、各ＬＳＩ２２４に対応するｍ個のイ
ンバータ２４７の出力端子を短絡しておき、更に、これ
らのインバータ２４７ごとに設けられた基準信号出力端
子のそれぞれと対応するＬＳＩ２２４とをほぼ同一の長
さの配線で結ぶことにより、請求項１９に述べた構成を
実現することができる。図１６において、ｍ個のインバ
ータ２４７は、バッファ素子１７４に相当し、ｍ個の基
準信号出力端子と各ＬＳＩ２２４の基準位相入力端子と
を結ぶ配線網は、基準位相分配網１７２に相当してい
る。

【０１４３】これにより、各ＬＳＩに分配される基準位
相信号の位相誤差を削減することが可能となるので、各
ＬＳＩについてのクロック信号の位相調整の精度を向上
することができる。

【０１４４】また、出力ゲート回路２４５の内部でイン
バータ２４７の出力端子を短絡する代わりに、ｍ個の基
準信号出力端子とｍ個のＬＳＩ２２４とを接続する配線
を例えばユニットの中央部で短絡し、この短絡点から各
ＬＳＩ２２４に分配する構成としてもよい。

【０１４５】このように、請求項２０で述べた基準位相
分配網１７２を採用した場合においても、上述した請求
項１９で述べた構成を適用した場合と同様に、各ＬＳＩ
２２４に分配される基準位相信号の位相誤差を削減する
ことが可能である。

【０１４６】一方、出力ゲート回路２４５において、ｍ
個のインバータ２４７に代えて、例えば、インバータ２
４７のｍ倍の許容電流量を有するインバータ素子をバッ
ファ素子１７５として用いて基準位相信号を出力し、基
準位相分配網１７２が、１つの基準信号出力端子から各
ＬＳＩ２２４に基準位相信号を分配する構成としてもよ
い。

【０１４７】これにより、請求項２１で述べた構成を実
現し、複数のＬＳＩ２２４に一括して基準位相信号を供
給することができる。また、十分に大きな許容電流量を
有するバッファ素子が得られない場合は、２〜ｍ−１個
のバッファ素子によって許容電流量を分担してもよい。

【０１４８】なお、上述したように、ｍ個のＬＳＩ２２
４に対応してｍ個の位相調整回路２２３を設けた場合に
は、ＬＳＩ２２４単位でクロック信号の位相を調整する
ことが可能であるから、特定のＬＳＩ２２４に他のＬＳ
Ｉ２２４とは異なる位相のクロック信号を分配するよう
に調整することも可能である。

【０１４９】例えば、ユニット２２０のＬＳＩ２２４_j
〜２２４_kに、他のＬＳＩ２２４に比べて１nsだけ遅れ
た位相のクロック信号を分配したい場合は、この位相遅
れ分に対応して可変遅延回路２２１で選択するタップを
変更した状態で、これらのＬＳＩ２２４に対応する位相
調整回路２２３_j〜２２３_kの調整を行えばよい。

【０１５０】このように、ＬＳＩ２２４単位でクロック
信号の位相を調整可能とすることにより、様々な特徴を
持つユニット２２０に柔軟に対応して、きめ細かくクロ
ック信号の位相調整を行うことが可能となる。

【０１５１】ところで、ＬＳＩ２２４に設けられたクロ
ック端子に供給されたクロック信号を一般のフリップフ
ロップに分配するクロック分配回路２２６は、例えば図
１８に示すような構成となっている。

【０１５２】すなわち、まず、ＬＳＩ２２４の中央部の
ゲートでクロック信号を受けて４分の１領域の中央部に
それぞれ分配し、各４分の１領域の中央部のゲートから
枝分かれして、それぞれ４つの１６分の１領域の中央部
に分配し、各１６分の１領域の中央のゲートから更に複
数の最終バッファに分配され、これらの最終バッファそ
れぞれが複数の一般のフリップフロップを駆動する構成
となっている。但し、図１６および図１８においては、
クロック分配回路２２６内部のゲートおよび最終バッフ
ァをインバータで構成した場合について示している。

【０１５３】したがって、請求項２２の構成を採用し、
各ＬＳＩ２２４の中央部に一致検出回路２２５を設け、
図１８に示すように、上述した最終バッファを介して一
致検出回路２２５にクロック信号を入力すれば、一般の
フリップフロップの動作条件とクロック調整用フリップ
フロップの動作条件とをほぼ同一とすることができるか
ら、クロック信号の位相をより精密に調整することがで
きる。

【０１５４】更に、ＬＳＩ２２４が複数のクロック端子
を備え、これらのクロック端子に対応するクロック分配
回路２２６がＬＳＩ２２４の異なる領域にクロック信号
を分配する場合に、各クロック端子に対応して位相調整
回路２２３と一致検出回路２２５とを設け、これらの一
致検出回路２２５に同一の基準位相信号を分配して、ク
ロック端子ごとにクロック信号の位相を調整することも
できる。

【０１５５】例えば、図１９に示すように、ｉ番目のＬ
ＳＩ２２４_iがｋ_i個のクロック端子（図１９におい
て、符号CK₁〜符号CK_kiで示す）を備えている場合は、
各ＬＳＩ２２４_iにはｋ_i個の一致検出回路２２５を設
け、また、該当するユニット２２０には、ＬＳＩ２２４
のそれぞれに対応して、ｋ_i個の位相調整回路２２３_i1
〜２２３_ikiを設ければよい。

【０１５６】また、各ＬＳＩ２２４にｋ_i個のクロック
端子に対応してｋ_i個の一致検出回路２２５を設ける代
わりに、図２０に示すように、ｋ_i個のクロック端子か
らのクロック信号をセレクタ２２７を介して１つの一致
検出回路２２５に入力し、このセレクタ２２７により、
注目するクロック端子を切り換えて順次に位相調整を行
う構成としてもよい。

【０１５７】同様に、複数のセレクタ２２７を用いて、
２個ないしｋ_i-1個の一致検出回路２２５にｋ_i個のク
ロック端子からのクロック信号を入力する構成とするこ
ともできる。

【０１５８】ここで、ＬＳＩ２２４に複数のクロック端
子が設けられている場合には、これらのクロック端子へ
の配線は等長配線としてクロック分配網１７３を形成す
るのが一般的であり、これにより、複数のクロック端子
に入力されるクロック信号に位相差を発生させる要因が
削減されている。

【０１５９】この場合に、上述したようにして、各クロ
ック端子に対応する位相調整回路２２３を設けてそれぞ
れ調整することにより、共通の基準位相信号に基づい
て、複数のクロック端子に入力されるクロック信号の位
相を確実に一致させることが可能となる。

【０１６０】このようにして、各ユニット、更には、ユ
ニット内部のＬＳＩの様々な特徴に柔軟に対応して、ク
ロック信号の位相を高精度で調整することができる。と
ころで、本発明においては、遅延手段１２２やクロック
調整手段１２４を構成する可変遅延回路２２１のタップ
間の分解能によって、位相調整の分解能が決定される。
しかし、上述した実施例において可変遅延回路２２１の
タップ間隔は約１００psであるから、クロック信号の周
期（８ns）に対して十分に小さいと言える。

【０１６１】更に、図２１に示すように、５０psの遅延
を発生する配線負荷２４８を含む回路と負荷の小さい回
路との出力をセレクタ２４９によって選択的に出力する
微調整回路２２８を設け、この微調整回路２２８の出力
を可変遅延回路２２１に入力する構成とすれば、分解能
の向上を図ることができる。

【０１６２】また、図１６において、基準位相生成回路
２２２は、サービスプロセッサ２３１から論理“０”か
ら論理“１”に変化するトリガ信号の入力を受けて、可
変遅延回路２２１からのクロック信号の立ち下がりに同
期して、論理“１”から論理“０”に変化する基準位相
信号を得る構成となっている。すなわち、出力ゲート回
路２４５において、インバータ２４６を介して一旦反転
したのちに、各ＬＳＩ２２４に対応するインバータ２４
７₁〜２４７_mを介して、基準位相信号として出力する
構成としたことにより、請求項１４で述べた基準位相生
成手段１２３の機能を実現している。

【０１６３】ここで、上述した一致検出回路２２５は、
クロック信号の立ち下がりエッジに注目して一致を検出
する構成となっており、クロック信号の前側の下向きの
エッジについて位相調整を行うことを前提としている。
この場合に、図１６に示したようにして、出力ゲート回
路２４５において、インバータ２４６を介して一旦反転
したのちに、各ＬＳＩ２２４に対応するインバータ２４
７₁〜２４７_mを介して、基準位相信号として出力する
構成としたことにより、請求項１４で述べた基準位相生
成手段１２３の機能を実現し、基準位相信号の変化方向
をクロック信号の前側の下向きのエッジに合わせること
ができる。これにより、温度や電源の変動に伴う信号レ
ベルの変化やスレッショルドレベルの変化が、一致検出
回路２２５による位相の一致点の検出動作に与える影響
を小さくすることができる。

【０１６４】したがって、上述したようにして、クロッ
ク信号を調整することにより、高性能計算機において要
求される位相精度を十分に満たすことができる。更に、
上述したクロック信号の調整作業は、システムのクロッ
ク信号を連続的に印加した状態で行うことができるか
ら、クロック信号の印加および停止を繰り返した場合に
比べて、位相調整作業に要する時間を短縮することが可
能である。

【０１６５】また、各ユニット２２０内部のＬＳＩ２２
４に同一の位相のクロック信号を分配する場合には、全
てのＬＳＩ２２４について同一の基準位相信号を用いる
ことができるから、全てのＬＳＩ２２４についての位相
調整作業を並行して実行することができる。同様に、ｍ
個のＬＳＩ２２４を同一の位相のクロック信号が分配さ
れる組に分けておき、それぞれの組に属するＬＳＩ２２
４についての位相調整作業を並行して実行することも可
能である。

【０１６６】これにより、クロック信号の位相調整作業
に要する時間を短縮することができる。また、クロック
信号を連続的に印加した状態は、システムの稼働時と同
一の条件であり、かつ、熱的な平衡状態が実現されると
考えられるから、各ユニットを構成するＬＳＩ素子の温
度変動に伴う動作特性の変動によって、クロック信号の
位相調整精度が低下することはない。この動作特性の変
動は、特に、ＣＭＯＳ素子を利用した場合に問題となっ
ていたのであるから、上述した技術をＣＭＯＳ素子を利
用した高性能計算機に適用した場合には、その効果が特
に大きいと考えられる。

【０１６７】なお、上述した可変遅延回路２２１や基準
位相生成回路２２２および位相調整回路２２３は、それ
ぞれ数十から数百ゲートで実現可能であり、一方、近年
のＬＳＩにおいては数10万ゲート以上の集積が可能であ
ることから、これらの回路は、１つのＬＳＩに十分に集
積することが可能である。同様に、セレクタ２１３，遅
延回路２１４，波形整形回路２１５，単一パルス生成回
路２１６，周波数カウンタ２１７もまた数百ゲート程度
で実現することが可能であるから、これらの回路も１つ
のＬＳＩに集積することができる。また、一致検出回路
２２５の回路規模は微小（数十ゲート程度）であるか
ら、一般のフリップフロップとともにＬＳＩに十分に集
積可能である。

【０１６８】上述したように、本発明のクロック位相調
整装置は、機能ごとにＬＳＩ化したり、他の回路ととも
にＬＳＩに集積化したりすることにより、高性能計算機
のシステムに予め組み込んでおくことが十分に可能であ
る。したがって、外付けの装置を必要とせず、しかも、
システムとして組上がった状態でクロック信号の位相調
整作業を実行することができる。

【０１６９】また、上述したクロック信号の位相調整作
業を行うことにより、コンピュータを構成する各ユニッ
トを適切な位相を有するクロック信号で駆動することが
可能となるから、高速のクロックを十分に活用し、コン
ピュータの性能を最大限に引き出すことが可能となる。

【０１７０】また、クロック信号の位相ずれを正確に評
価し、精密にクロック信号を調整する手法を提供したこ
とにより、高速のクロックで動作する高性能計算機の性
能を厳密に評価することが可能となるから、このような
高性能計算機の研究開発にも寄与することができる。

【０１７１】なお、上述したクロック調整作業は、例え
ば、コンピュータの立ち上げ前に、操作者の指示などに
応じて、サービスプロセッサ２３１が調整作業プログラ
ム２３２を実行することによって実施される。

【０１７２】ところで、クロック信号の位相ずれは、ユ
ニット間およびユニット内部の配線の長さの違い，温度
の違いおよび電源電圧の違いなどによって発生すると考
えられるから、これらの条件が一定であれば、コンピュ
ータを立ち上げるたびに上述したクロック信号の位相調
整作業を行う必要はないと考えられる。

【０１７３】したがって、例えば、コンピュータを設置
した際に、設置作業者などがサービスプロセッサ２３１
にクロック信号の調整作業の実行を指示し、これに応じ
て得られたクロックユニット２１０の位相調整回路２１
２および各ユニット２２０の位相調整回路２２３の調整
結果をサービスプロセッサ２３１内に保持しておき、以
降は、この調整結果を用いて位相調整回路２１２，２２
３の設定を行ってもよい。

【０１７４】例えば、図２２に示すように、図１４に示
したクロック信号調整装置に、設定値テーブル２３４と
設定作業プログラム２３５とを付加し、サービスプロセ
ッサ２３１が、調整指示の入力に応じて調整作業プログ
ラム２３２を実行し、設定指示の入力に応じて設定作業
プログラム２３５を実行する構成とすればよい。

【０１７５】この場合は、調整作業プログラム２３２内
の手順として、各位相調整回路２１２および各位相調整
回路２２３に最終的に設定されたタップを示す設定情報
を設定値テーブル２３４に格納する手順を付加すればよ
い。

【０１７６】この手順を付加することにより、サービス
プロセッサ２３１と設定値テーブル２３４とによって、
請求項２３で述べた設定情報保持手段１８１の機能を実
現することができる。

【０１７７】また、設定作業プログラム２３５は、上述
した設定値テーブル２３４から各位相調整回路２１２お
よび各位相調整回路２２３に対応する設定情報を読み出
す手順と、これらの設定情報をそれぞれ対応する位相調
整回路２１２，２２３に設定する手順とから構成すれば
よい。

【０１７８】この設定作業プログラム２３５に従って、
サービスプロセッサ２３１が動作することにより、請求
項２３で述べた読出手段１８２と調整制御手段１２６と
の機能を実現することができる。

【０１７９】更に、メーカー側の恒温室などにおいて、
様々な条件の元で上述したクロック信号の調整作業を実
行させ、それぞれの条件における調整結果をサービスプ
ロセッサ２３１内部のメモリに保持しておけば、計算機
システムの設置後に、その設置環境に適合する調整結果
を選択して、位相調整回路２１２，２２３の設定を行う
ことができる。

【０１８０】図２３に、請求項２４のクロック信号調整
装置を適用した計算機システムの実施例構成図を示す。
図２３においてクロック信号調整装置は、図２２に示し
たクロック信号調整装置に、感知手段１８３に相当する
環境センサ２３６を付加し、サービスプロセッサ２３１
が、調整作業プログラム２３２あるいは設定作業プログ
ラム２３５に従って設定情報の格納および読出を行う際
に、この環境センサ２３６の出力を参照する構成となっ
ている。

【０１８１】また、図２３において、環境センサ２３６
は、温度測定部２６１と電圧測定部２６２とから構成さ
れており、それぞれによる測定結果をサービスプロセッ
サ２３１に通知する構成となっている。

【０１８２】この場合は、調整作業プログラム２３２
に、上述した設定値の格納手順に代えて、環境センサ２
３６から温度および電圧値の通知を受ける手順と、通知
された温度および電圧値からなる環境情報に対応して、
各位相調整回路２１２および各位相調整回路２２３につ
いての設定情報を設定値テーブル２３４に格納する手順
とを付加すればよい。

【０１８３】この調整作業プログラム２３２に従ってサ
ービスプロセッサ２３１が動作することにより、サービ
スプロセッサ２３１と設定値テーブル２３４とによっ
て、請求項２４で述べた設定情報保持手段１８１の機能
を実現することができる。

【０１８４】したがって、例えば、電源電圧値を一定と
しておき、メーカー側の恒温室などにおいて、いくつか
の代表的な環境条件として、低温（例えば摂氏０°），
通常の室温（例えば摂氏２０°），高温（例えば摂氏３
０°）の状態で、上述したクロック信号の位相調整作業
を行えば、これらの温度を示す環境情報のそれぞれに適
合する設定情報が得られ、それぞれの温度条件に対応し
て、設定値テーブル２３４に保持することができる。ま
た、それぞれの温度条件において、電源電圧が通常の電
圧である場合と、通常の電圧よりも高い場合および低下
した場合とについて、同様にしてクロック信号の位相調
整作業を行い、温度条件と電源電圧の条件とが組み合わ
された環境情報それぞれに対応して、設定値テーブル２
３４に設定情報を格納してもよい。

【０１８５】また、上述した設定値の読出手順に代え
て、環境センサ２３６から温度および電圧値の通知を受
ける手順と、通知された温度および電圧値に対応する設
定情報を設定値テーブル２３４から検索する手順と設定
作業プログラム２３５に付加することにより、請求項２
４で述べた読出手段１８２の機能を実現することができ
る。

【０１８６】ここで、設定情報の検索手順においては、
環境センサ２６１からの通知に応じて設定情報保持部２
３４を参照し、この通知で示された環境にもっとも近い
環境に対応する設定値を選択すればよい。

【０１８７】このようにして、計算機システムが設置さ
れた環境に適合する設定情報に基づいて、各位相調整回
路２１２および各位相調整回路２２３に適切な設定値を
迅速に設定することができる。

【０１８８】また、上述したクロック信号の位相調整作
業に用いる各部の機能を利用して、クロック信号のパル
ス幅の調整を行うことも可能である。図２４に、請求項
５のクロック信号調整装置の実施例の要部構成を示す。

【０１８９】図２４において、クロック調整手段１２４
は、図１４に示した位相調整回路２２３のそれぞれにパ
ルス幅調整手段１２７に相当する幅調整回路２７１を付
加した構成となっている。また、各ＬＳＩ２２４におい
て、クロック分配回路２２６の第１段のインバータおよ
び一致検出回路２２５のインバータ２５１をそれぞれＥ
ｘＯＲゲート２７１，２７２で置き換えて、反転制御信
号に応じて注目するエッジの向きを反転する構成となっ
ている。

【０１９０】この場合に、サービスプロセッサ２３１
は、反転制御信号として論理“０”を入力した状態で上
述したクロック信号の位相調整作業を行い、その後、反
転制御信号として論理“１”を入力すればよい。これに
より、クロック調整用フリップフロップ２５２が位相関
係を判定するエッジの向きは、下向きのエッジから上向
きのエッジに切り換えられる。すなわち、反転制御信号
によって、サービスプロセッサ２３１がＥｘＯＲゲート
２７１，２７２を制御することにより、反転手段１２８
の機能を実現することができる。

【０１９１】また、この状態でサービスプロセッサ２３
１が、可変遅延回路２２１においてクロックパルスの幅
として適切な値に相当する遅延時間を設定することによ
り、請求項５で述べた設定手段１１２の機能を実現する
ことができる。

【０１９２】したがって、サービスプロセッサ２３１
が、上述した位相調整作業と同様にして、クロック調整
用フリップフロップ２５２の出力を監視しながら、上述
した幅調整回路２７１を調整することにより、クロック
信号の上向きのエッジと基準位相信号のエッジとを一致
させることが可能である。これにより、サービスプロセ
ッサ２３１によって幅調整制御手段１２９の機能を実現
し、クロック信号のパルス幅を所望の値に調整すること
ができる。

【０１９３】これにより、位相とともにパルス幅を調整
することができるから、クロック信号をより精密に調整
することが可能となる。

【０１９４】

【発明の効果】以上説明したように本発明は、各負荷ユ
ニットに対応して設けられた遅延手段によって発生され
る遅延時間を測定することにより、この遅延手段によっ
て特定可能な遅延時間を発生し、特定可能な遅延を有す
る基準位相信号を生成することができる。したがって、
この基準位相信号に基づいて、各負荷ユニット内部の各
負荷素子に分配されるクロック信号の位相を調整するこ
とにより、負荷ユニット内部の各負荷素子に所望の位相
差を有するクロック信号を供給することができるから、
高速のクロックで動作する高性能計算機の性能を十分に
活用することが可能となる。また、高速のクロック信号
の位相を正確に調整する技術を提供したことにより、上
述したような高性能計算機の性能を精密に評価すること
が可能となり、高性能計算機の研究開発にも貢献するこ
とができる。

【０１９５】特に、請求項６および請求項７で述べた構
成を採用することにより、各遅延手段による遅延時間を
簡単にしかも高精度で測定することができる。更に、請
求項８および請求項９で述べた構成を採用し、遅延手段
による遅延時間を常温あるいは室温状態で測定し、後
に、計算機システムが通常動作する温度条件に応じた補
正を行うことにより、遅延時間の差による動作条件の違
いを抑えて高精度に測定し、各ユニットあるいは各負荷
素子に所望の位相差を有するクロック信号を正確に分配
することができる。

【０１９６】また、請求項１０および請求項１１で述べ
た構成を採用し、負荷ユニット相互間の位相差の調整作
業と各負荷ユニット内部における各負荷素子相互間の位
相差の調整作業とをそれぞれ独立に行うことにより、各
負荷ユニットへの配線長のばらつきなどにかかわらず、
各負荷ユニットに各負荷素子に分配されるクロック信号
の位相を確実にそれぞれの所望の値とすることができ
る。

【０１９７】また、請求項１３ないし請求項１７で述べ
た構成を採用することにより、基準位相信号とクロック
信号との位相の一致点をより精密に検出することが可能
となるから、クロック信号の位相をより高精度に調整す
ることができる。

【０１９８】また、請求項１８ないし請求項２２で述べ
た構成を採用することにより、負荷ユニットの特徴に柔
軟に対応しながらクロック信号の位相を高精度で調整す
ることができる。

【０１９９】更に、請求項２３および請求項２４に述べ
た構成を採用すれば、クロック信号の調整作業の結果が
設定情報として保持されているので、この設定情報に基
づいて、クロック調整手段を設定することにより、クロ
ック信号の調整作業を行った場合と同等な調整結果を得
ることができるから、利用者の手間を省くことができ
る。

【図面の簡単な説明】

【図１】本発明のクロック信号調整方法の原理を示す図
である。

【図２】請求項２および請求項３のクロック信号調整方
法の原理を示す図である。

【図３】請求項４のクロック信号調整装置の原理ブロッ
ク図である。

【図４】請求項５のクロック信号調整装置の原理ブロッ
ク図である。

【図５】請求項６ないし請求項９のクロック信号調整装
置の要部を示す図である。

【図６】請求項１０および請求項１１のクロック信号調
整装置の要部を示す図である。

【図７】請求項１２のクロック信号調整装置の要部を示
す図である。

【図８】請求項１３および請求項１４のクロック信号調
整装置の要部を示す図である。

【図９】請求項１５および請求項１６のクロック信号調
整装置の要部を示す図である。

【図１０】請求項１７のクロック信号調整装置の要部を
示す図である。

【図１１】請求項１８および請求項１９のクロック信号
調整装置の要部を示す図である。

【図１２】請求項２１および請求項２２のクロック信号
調整装置の要部を示す図である。

【図１３】請求項２３および請求項２４のクロック信号
調整装置の要部を示す図である。

【図１４】請求項４のクロック信号調整装置を適用した
計算機システムの実施例構成図である。

【図１５】可変遅延回路の詳細構成図である。

【図１６】基準位相生成回路および一致検出回路の詳細
構成図である。

【図１７】一致検出回路の動作を説明するタイミング図
である。

【図１８】クロック分配回路の詳細構成図である。

【図１９】請求項２２のクロック信号調整装置の実施例
構成図である。

【図２０】請求項２２のクロック信号調整装置の別実施
例構成図である。

【図２１】微調整回路の例を示す図である。

【図２２】請求項２３のクロック信号調整装置の実施例
構成図である。

【図２３】請求項２４のクロック信号調整装置の実施例
構成図である。

【図２４】請求項５のクロック信号調整装置の実施例構
成図である。

【符号の説明】

１１０クロック発生ユニット１１１遅延測定手段１１２設定手段１１３帰還回路１１４単一パルス発生手段１１５周波数測定手段１１６遅延算出手段１２０負荷ユニット１２１負荷素子１２２，１３１，１３５，１３６，１４４，１４５遅
延手段１２３基準位相生成手段１２４クロック調整手段１２５一致判定手段１２６調整制御手段１２７パルス幅調整手段１２８反転手段１２９幅調整制御手段１３２遅延変更手段１３３，１６３，１６５検出手段１３４補正手段１３７遅延設定手段１３８遅延調整手段１４１遅延素子１４２遅延回路１４３セレクタ１５１フリップフロップ回路１５２，１６２停止手段１５３出力回路１６１フリップフロップ１６４遅延変更手段１６６調整指示作成手段１７１ＬＳＩ素子１７２基準位相分配網１７３クロック分配網１７４，１７５バッファ素子１７６内部分配網１８１設定情報保持手段１８２読出手段１８３感知手段２１０クロックユニット２１１水晶発振子２１２，２２３位相調整回路２１３，２２７，２４９セレクタ２１４遅延回路２１５波形整形回路２１６単一パルス生成回路２１７周波数カウンタ２２０ユニット２２１可変遅延回路２２２基準位相生成回路２２４ＬＳＩ２２５一致検出回路２２６クロック分配回路２２８微調整回路２３１サービスプロセッサ２３２調整作業プログラム２３３遅延時間テーブル２３４設定値テーブル２３５設定作業プログラム２３６環境センサ２４１フリップフロップ２４２，２４３，２４６，２４７，２５１，２５３，２
５５，２５８インバータ２４４，２５４，２５６，２５７ＮＡＮＤゲート２４５出力ゲート回路２４８配線負荷２５２クロック調整用フリップフロップ２６１温度測定部２６２電圧測定部２７１幅調整回路２７２，２７３ＥｘＯＲゲート

Claims

【特許請求の範囲】

【請求項１】クロック発生ユニットから複数の負荷ユ
ニットにクロック信号を分配する構成であり、前記負荷
ユニットのそれぞれは、入力されるクロック信号に同期
して動作する少なくとも１つの負荷素子を備えた構成で
ある情報処理装置において、入力される選択指示に対応する遅延を入力信号に与える
遅延手段を前記複数の負荷ユニットのそれぞれに対応し
て設けておき、予想されるすべての選択指示を前記各負荷ユニットに対
応する前記遅延手段のそれぞれに順次に入力しながら、
前記選択指示のそれぞれに対応して前記遅延手段による
遅延時間をそれぞれ測定し、前記測定結果に基づいて、設定すべき遅延時間に対応す
る選択指示を前記各負荷ユニットに対応する前記遅延手
段にそれぞれ入力し、前記各遅延手段の出力に基づいて所定の位相ずれを有す
る基準位相信号をそれぞれ発生し、前記基準位相信号の位相に基づいて、前記各負荷ユニッ
トの前記少なくとも１つの負荷素子に分配されるクロッ
ク信号の位相を調整することを特徴とするクロック信号
調整方法。
【請求項２】請求項１に記載のクロック信号調整方法
において、前記各負荷ユニットに対応する前記遅延手段のそれぞれ
を含むループを形成し、前記ループのそれぞれに単一パルスを送出した際の発振
周波数に基づいて、前記各負荷ユニットに対応する前記
遅延手段による遅延時間を測定することを特徴とするク
ロック信号調整方法。
【請求項３】請求項２に記載のクロック信号調整方法
において、前記各負荷ユニットに対応する前記遅延手段で生成され
る遅延時間よりも大きい遅延時間を発生する別の遅延手
段を含んでループを形成し、前記ループのそれぞれに単一パルスを送出した際の発振
周波数に基づいて、前記各負荷ユニットに対応する前記
遅延手段による遅延時間を測定し、前記遅延手段による遅延時間を変えながら、基準位相信
号の位相とクロック信号の位相とが一致する遅延時間を
少なくとも２つ検出し、検出した遅延時間の差とクロック信号の周期とに基づい
て、前記遅延手段による遅延時間の測定値の補正を行う
ことを特徴とするクロック信号調整方法。
【請求項４】クロック発生ユニット（１１０）から複
数の負荷ユニット（１２０）にクロック信号を分配し、
前記各負荷ユニット（１２０）の内部において、前記ク
ロック信号を少なくとも１つの負荷素子（１２１）のそ
れぞれに分配して駆動する構成の情報処理装置のクロッ
ク信号調整装置において、前記複数の負荷ユニット（１２０）のそれぞれに対応し
て設けられ、入力される選択指示に対応する遅延を入力
信号に与える遅延手段（１２２）と、前記複数の遅延手段（１２２）のそれぞれについて、予
想される設定指示のそれぞれに対応する遅延時間を測定
する遅延測定手段（１１１）と、位相調整指示の入力に応じて、前記遅延測定手段（１１
１）による測定結果に基づいて、前記各負荷ユニット
（１２０）について指定された遅延時間に対応する選択
指示を作成して該当する前記遅延手段（１２２）に送出
する設定手段（１１２）と、対応する前記遅延手段（１２２）を介して入力されるク
ロック信号に基づいて、前記遅延手段（１２２）に設定
された遅延時間に相当する位相ずれを有する基準位相信
号を生成する基準位相生成手段（１２３）と、前記クロック発生ユニット（１１０）から対応する前記
負荷ユニット（１２０）に対して分配されたクロック信
号の入力を受け、入力される調整指示に対応する遅延を
前記クロック信号に与えることにより、前記クロック信
号の位相を調整し、内部クロック信号として対応する負
荷ユニット（１２０）の前記各負荷素子（１２１）に送
出するクロック調整手段（１２４）と、前記複数の負荷ユニット（１２０）のそれぞれに対応し
て設けられ、対応する前記基準位相信号の位相および前
記内部クロック信号の位相とが一致しているか否かを判
定する一致判定手段（１２５）と、前記位相調整指示の入力に応じて動作し、対応する前記
一致判定手段（１２５）による判定結果に応じて前記調
整指示を作成して、前記クロック調整手段（１２４）に
送出する調整制御手段（１２６）とを備えた構成である
ことを特徴とするクロック信号調整装置。
【請求項５】請求項４に記載のクロック信号調整装置
において、前記設定手段（１１２）は、位相調整指示に応じて、前
記遅延測定手段（１１１）による測定結果に基づいて、
前記各負荷ユニット（１２０）について指定された遅延
時間に対応する選択指示を作成して該当する遅延手段
（１２２）に送出するとともに、幅調整指示の入力に応
じて、前記測定結果に基づいて、指定された幅に対応す
る選択指示を作成して該当する前記遅延手段（１２２）
に送出する構成であり、前記複数のクロック調整手段（１２４）は、前記幅調整
指示に応じて動作し、入力される幅変更指示に応じて、
前記内部クロック信号のパルス幅を変更して内部クロッ
ク信号として出力するパルス幅調整手段（１２７）を備
えた構成であり、前記複数の一致判定手段（１２５）は、前記幅調整指示の入力に応じて、前記基準位相信号と前
記内部クロック信号との論理状態を反転する反転手段
（１２８）を備え、前記反転手段（１２８）によって反転された前記基準位
相信号の位相および前記内部クロック信号の位相とが一
致しているか否かを判定する構成であり、前記複数の調整制御手段（１２６）は、前記幅調整指示
の入力に応じて動作し、対応する前記一致判定手段（１
２５）による判定結果に応じて前記幅変更指示を作成
し、前記パルス幅調整手段（１２７）に送出する幅調整
制御手段（１２９）を備えた構成であることを特徴とす
るクロック信号調整装置。
【請求項６】請求項４に記載のクロック信号調整装置
において、遅延測定手段（１１１）は、前記複数の負荷ユニット（１２０）に対応する前記遅延
手段（１２２）を含むループをそれぞれ形成する帰還回
路（１１３）と、前記帰還回路（１１３）によって形成されたループのそ
れぞれに単一パルスを送出する単一パルス発生手段（１
１４）と、前記複数の負荷ユニット（１２０）のそれぞれに対応す
るループについて、前記単一パルスによる発振周波数を
測定する周波数測定手段（１１５）と、前記周波数測定手段（１１５）による測定結果に基づい
て、前記ループのそれぞれに含まれている前記遅延手段
（１２２）による遅延時間を算出する遅延算出手段（１
１６）とを備えた構成であることを特徴とするクロック
信号調整装置。
【請求項７】請求項６に記載のクロック信号調整装置
において、前記周波数測定手段（１１５）は、前記複数の負荷ユニ
ット（１２０）のそれぞれについて、対応する前記遅延
手段（１２２）に設定された異なる遅延時間毎に前記発
振周波数をそれぞれ複数回ずつ測定し、複数の発振周波
数の平均値を測定結果として遅延算出手段（１１６）に
送出する構成であることを特徴とするクロック信号調整
装置。
【請求項８】請求項６に記載のクロック信号調整装置
において、前記帰還回路（１１３）は、前記複数の遅延手段（１２
２）それぞれによる遅延時間よりも大きい遅延を与える
別の遅延手段（１３１）を備えた構成であり、前記遅延算出手段（１１６）は、少なくとも前記クロック信号の１周期に相当する範囲
で、前記複数の遅延手段（１２２）のそれぞれが与える
遅延時間を変化させる遅延変更手段（１３２）と、前記遅延変更手段（１３２）から前記各遅延手段（１２
２）による遅延時間に関する情報が入力されており、前
記各負荷ユニット（１２０）に対応する一致判定手段
（１２５）で得られる判定結果に基づいて、前記クロッ
ク信号の位相と前記基準位相信号の位相とが一致したと
きの該当する前記遅延手段（１２２）による遅延時間を
複数個ずつそれぞれ検出する検出手段（１３３）と、前記検出手段（１３３）で得られた複数の遅延時間相互
の差と前記クロック信号の周期とに基づいて、前記周波
数測定手段（１１５）で得られた周波数から求めた遅延
時間の測定結果を補正する補正手段（１３４）とを備え
た構成であることを特徴とするクロック信号調整装置。
【請求項９】請求項８に記載のクロック信号調整装置
において、前記遅延変更手段（１３２）は、前記複数の遅延手段
（１２２）のそれぞれに対する遅延時間の変更処理を複
数回繰り返す構成であり、前記検出手段（１３３）は、前記複数の負荷ユニット
（１２０）について、遅延時間の変化の繰り返し回数に
相当する数の遅延時間の組をそれぞれ検出し、得られた
複数組の遅延時間を検出結果として補正手段（１３４）
に送出する構成であり、前記補正手段（１３４）は、前記複数組の遅延時間のそ
れぞれから遅延時間相互の差を求め、これらの差の平均
値と前記クロック信号の周期とに基づいて、前記遅延時
間を補正する構成であることを特徴とするクロック信号
調整装置。
【請求項１０】請求項６に記載のクロック信号調整装
置において、前記複数のクロック調整手段（１２４）は、前記調整指示に応じた遅延を入力信号に与えて、前記内
部クロック信号として出力する遅延手段（１３５）と、前記クロック発生ユニット（１１０）からの前記クロッ
ク信号に変更可能な遅延を与えて、前記少なくとも１つ
の遅延手段（１３５）および対応する前記遅延手段（１
２２）に送出する遅延手段（１３６）とを備えたであ
り、前記帰還回路（１１３）は、前記各遅延手段（１２２）
とともに対応する前記遅延手段（１３６）を含んだルー
プをそれぞれ形成する構成であり、前記複数の調整制御手段（１２６）は、対応する前記遅延手段（１２２）に対して、所定の遅延
時間に対応する選択指示を送出する遅延設定手段（１３
７）と、対応する前記遅延手段（１２２）および前記遅延手段
（１３６）を含むループについて、前記周波数測定手段
（１１５）によって得られる発振周波数に基づいて、対
応する前記遅延手段（１３６）による遅延時間を調整す
る遅延調整手段（１３８）とを備えた構成であることを
特徴とするクロック信号調整装置。
【請求項１１】請求項１０に記載のクロック信号調整
装置において、前記遅延設定手段（１３７）は、対応する前記負荷ユニ
ット（１２０）について指定された位相と所定の標準遅
延時間との和に相当する遅延時間に対応する選択指示を
該当する前記遅延手段（１２２）に送出する構成である
ことを特徴とするクロック信号調整装置。
【請求項１２】請求項４に記載のクロック信号調整装
置において、前記複数の遅延手段（１２２）は、それぞれが所定の遅延を発生する複数の遅延素子（１４
１）を直列に接続した遅延回路（１４２）と、入力される前記選択指示に応じて、前記複数の遅延素子
（１４１）の出力のいずれかを有効として出力するセレ
クタ（１４３）とを備えた構成であることを特徴とする
クロック信号調整装置。
【請求項１３】請求項４に記載のクロック信号調整装
置において、前記複数の調整制御手段（１２６）は、前記位相調整指
示の入力に応じて、所定のタイミングで論理状態が変化
する起動信号を対応する前記基準位相生成手段（１２
３）に送出する構成であり、前記複数の基準位相生成手段（１２３）は、複数のフリップフロップから形成されており、対応する
前記遅延手段（１２２）から入力される前記クロック信
号に同期して、第１段のフリップフロップに入力される
前記起動信号の状態を最終段のフリップフロップまで順
次に伝達するフリップフロップ回路（１５１）と、前記フリップフロップ回路（１５１）の最終段のフリッ
プフロップの状態変化に応じて、前記最終段のフリップ
フロップの動作を停止する停止手段（１５２）と、前記フリップフロップ回路（１５１）の出力を基準位相
信号として出力する出力回路（１５３）とを備えた構成
であることを特徴とするクロック信号調整装置。
【請求項１４】請求項１３に記載のクロック信号調整
装置において、前記複数の基準位相生成手段１２３のそれぞれに備えら
れた前記出力回路（１５３）は、前記基準位相信号とし
て、対応する前記一致判定手段（１２５）が一致判定の
際に注目する前記クロック信号のエッジと同じ向きのエ
ッジを有する信号を出力する構成であることを特徴とす
るクロック信号調整装置。
【請求項１５】請求項４に記載のクロック信号調整装
置において、前記複数の一致判定手段（１２５）は、入力される前記内部クロック信号の所定のエッジに同期
して、前記基準位相信号の論理状態を取り込むフリップ
フロップ（１６１）と、前記基準位相信号の論理状態の変化から所定の時間後
に、前記フリップフロップ（１６１）に対して動作の停
止を指示する停止手段（１６２）とを備えた構成である
ことを特徴とするクロック信号調整装置。
【請求項１６】請求項１５に記載のクロック信号調整
装置において、前記複数の調整制御手段（１２６）は、前記内部クロッ
ク信号と前記基準位相信号との位相関係の変化に応じ
て、前記フリップフロップ（１６１）の出力が、所定の
幅以上の位相差に対応して所定の第１論理状態が保たれ
た後に、別の所定の第２論理状態に変化し、更に所定の
幅以上の位相差に対応して元の第１論理状態が保たれた
ときに、前記第２論理状態に変化した位相差に対応する
遅延時間を検出する検出手段（１６３）を備えた構成で
あることを特徴とするクロック信号調整装置。
【請求項１７】請求項４に記載のクロック信号調整装
置において、前記複数の調整制御手段（１２６）は、対応する前記クロック調整手段（１２４）に前記調整指
示を送出し、対応する前記クロック調整手段（１２４）
による遅延時間を所定の範囲で変更する処理を少なくと
も１回行う遅延変更手段（１６４）と、対応する前記一致判定手段（１２５）による判定結果と
前記調整指示とに基づいて、前記クロック信号と前記基
準位相信号との位相を一致させる遅延時間を検出する検
出手段（１６５）と、前記遅延変更手段（１６４）による遅延時間の変更処理
ごとに、前記検出手段（１６５）によって検出された少
なくとも１つの遅延時間を集計し、前記少なくとも１つ
の遅延時間の平均値に対応する調整指示を最終的な調整
指示として作成し、対応する前記クロック調整手段（１
２４）に送出する調整指示作成手段（１６６）とを備え
た構成であることを特徴とするクロック信号調整装置。
【請求項１８】請求項４に記載のクロック信号調整装
置において、前記複数の負荷ユニット（１２０）に備えられた前記少
なくとも１つの負荷素子（１２１）は、前記一致判定手
段（１２５）をそれぞれ自身の内部に設けた構成であ
り、前記複数のクロック調整手段（１２４）は、対応する負
荷ユニット（１２０）に備えられた前記各負荷素子（１
２１）に対応して、それぞれに入力される調整指示に応
じた遅延を前記クロック信号に与えて内部クロック信号
として出力する遅延回路（１４４）を備えた構成であ
り、前記複数の調整制御手段（１２６）は、対応する前記負
荷ユニット（１２０）に備えられた前記各負荷素子（１
２１）に対応する前記一致判定手段（１２５）による判
定結果に応じて、対応する前記遅延回路（１４４）に入
力する調整指示をそれぞれ作成して送出する構成であ
り、前記複数の負荷ユニット（１２０）は、対応する前記遅延手段（１２２）と前記基準位相生成手
段１２３と前記クロック調整手段（１２４）とを集積
し、前記少なくとも１つの負荷素子（１２１）のそれぞ
れに送出される前記内部クロック信号および前記基準位
相信号のそれぞれに対応する少なくとも１つのクロック
端子および少なくとも１つの基準信号端子を有するＬＳ
Ｉ素子（１７１）と、前記少なくとも１つの基準信号端子から出力される前記
基準位相信号を対応する前記負荷素子（１２１）のそれ
ぞれに伝達する基準位相分配網（１７２）と、前記少なくとも１つのクロック端子から出力される前記
内部クロック信号を対応する前記負荷素子（１２１）に
それぞれ伝達するクロック分配網（１７３）とを備えた
構成であることを特徴とするクロック信号調整装置。
【請求項１９】請求項１８に記載のクロック信号調整
装置において、前記複数の負荷ユニット（１２０）のそれぞれに対応す
る前記ＬＳＩ素子（１７１）は、前記少なくとも１つの基準信号端子のそれぞれに対応し
て、前記基準位相信号を送出するための出力電流を確保
する少なくとも１つのバッファ素子（１７４）を備え、前記少なくとも１つのバッファ素子（１７４）の出力端
子を短絡した構成であり、前記複数の負荷ユニット（１２０）のそれぞれに対応す
る前記基準位相分配網（１７２）は、前記各基準信号端
子と対応する前記負荷素子（１２１）とのあいだの配線
を等長配線とした構成であることを特徴とするクロック
信号調整装置。
【請求項２０】請求項１８に記載のクロック信号調整
装置において、前記複数の負荷ユニット（１２０）のそれぞれに対応す
る前記基準位相分配網（１７２）は、前記少なくとも１
つの基準信号端子と対応する前記負荷素子（１２１）と
の間の配線を少なくとも１か所で短絡した構成であるこ
とを特徴とするクロック信号調整装置。
【請求項２１】請求項１８に記載のクロック信号調整
装置において、前記複数の負荷ユニット（１２０）のそれぞれに対応す
る前記ＬＳＩ素子（１７１）は、対応する前記少なくとも１つの負荷素子（１２１）のう
ち少なくとも１つに前記基準位相信号を出力するために
必要な出力電流を確保し、対応する前記基準信号端子を
介して送出する少なくとも１つのバッファ素子（１７
５）を備えた構成であることを特徴とするクロック信号
調整装置。
【請求項２２】請求項１８に記載のクロック信号調整
装置において、前記複数の負荷ユニット（１２０）のそれぞれに備えら
れた前記少なくとも１つの負荷素子（１２１）は、入力される前記内部クロック信号を前記負荷素子（１２
１）内部に設けられた複数のフリップフロップ素子のそ
れぞれに分配する少なくとも１つの内部分配網（１７
６）を備え、前記各負荷素子（１２１）内部に設けられた前記一致判
定手段（１２５）は、前記少なくとも１つの内部分配網
（１７６）のそれぞれを介して入力される内部クロック
信号それぞれと前記基準位相信号との位相が一致してい
るか否かを判定する構成であり、前記複数のクロック調整手段（１２４）は、対応する前
記負荷ユニット（１２０）に備えられた前記少なくとも
１つの負荷素子（１２１）それぞれの内部の前記各内部
分配網（１７６）に対応して、それぞれに入力される調
整指示に応じた遅延を前記クロック信号に与えて内部ク
ロック信号として出力する遅延手段（１４５）を備えた
構成であり、前記複数の調整制御手段（１２６）は、対応する前記負
荷ユニット（１２０）内の前記各負荷素子（１２１）に
設けられた前記一致判定手段（１２５）による前記各内
部分配網（１７６）のそれぞれに対応する判定結果に応
じて、該当する前記遅延手段（１４５）に入力する調整
指示を作成して送出する構成であることを特徴とするク
ロック信号調整装置。
【請求項２３】請求項４に記載のクロック信号調整装
置において、前記複数の調整制御手段（１２６）による調整動作の終
了後に、対応する前記クロック調整手段（１２４）に最
終的に設定された状態に関する設定情報をそれぞれ保持
する設定情報保持手段（１８１）と、設定指示の入力に応じて、前記設定情報保持手段（１８
１）から前記設定情報を読み出して、対応する前記調整
制御手段（１２６）に送出する読出手段（１８２）とを
備え、前記複数の調整制御手段（１２６）は、前記設定指示の
入力に応じて、前記読出手段（１８２）からの設定情報
に対応する調整指示を作成して、対応する前記クロック
調整手段（１２４）に送出する構成であることを特徴と
するクロック信号調整装置。
【請求項２４】請求項４に記載のクロック信号調整装
置において、前記情報処理装置の設置環境を感知する感知手段（１８
３）を備え、前記設定情報保持手段（１８１）は、前記感知手段（１
８３）によって得られる前記情報処理装置の設置環境に
関する環境情報の入力を受け、異なる環境情報のそれぞ
れに対応して、前記設定情報を保持する構成であり、前記読出手段（１８２）は、前記感知手段（１８３）か
ら得られる前記環境情報に対応する設定情報を前記設定
情報保持手段（１８１）から読み出す構成であることを
特徴とするクロック信号調整装置。