JPH07249687A

JPH07249687A - バス配線

Info

Publication number: JPH07249687A
Application number: JP6039886A
Authority: JP
Inventors: Taketora Shiraishi; 竹虎白石
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1994-03-10
Filing date: 1994-03-10
Publication date: 1995-09-26

Abstract

(57)【要約】【目的】この発明は、半導体集積回路の集積度を落と
すことなく、バス配線に係る消費電力を低減する配線構
造を得る。【構成】バスを構成する配線のうち少なくとも１つの
配線を他の配線の配線間隔よりも広い配線間隔で配置す
る。バスを構成する配線のうち少なくとも１つの配線は
他の配線と基板との基板間隔よりも広い基板間隔で配置
する。制御信号に基づいて動作するスイッチ回路を設け
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、配線の寄生容量を低
減する構造を有するバス配線に関する。

【０００２】

【従来の技術】半導体集積回路における消費電力は、半
導体集積回路内でのスイッチング動作時に充放電する電
気的な負荷容量に大きく依存している。この負荷容量
は、配線部の配線寄生容量とトランジスタ等のデバイス
部のゲート寄生容量とに分けられる。近年の半導体製造
プロセスの微細化に伴い、半導体チップに占める負荷容
量の内、前記配線寄生容量の占める割合が前記ゲート寄
生容量よりも多くなってきている。配線の中でアドレス
やデータなど特定の情報を決まった幅でやり取りするた
めに複数本の配線をまとめて配置している。こうしたも
のをアドレスバス配線、データバス配線という。半導体
の中でもメモリやプロセッサにおいては、これらバス配
線の占める割合が特に多く、バス配線部分の低消費電力
化が必要とされている。

【０００３】前記両バス配線の寄生容量としては、各バ
ス配線を構成するある配線と別の配線との間に生ずる配
線間容量、各バス配線を構成するある配線と半導体基板
との間に生ずる基板間容量があり、双方の低減が必要と
される。図８に従来のバス配線の一例として８ビット構
成の場合のアドレスバス配線を示す。図８において、１
は一組の８ビットアドレスバス配線、10はアドレスバス
配線１の最下位ビット（第０ビット目）の配線を示し、
以下11〜17はそれぞれ第１ビット目〜第７ビット目のア
ドレスバス配線を示している。

【０００４】図８に示す様、従来のアドレスバス配線１
を構成する各ビット線の配線10〜17は半導体製造プロセ
スの許容範囲内でできる限り近づけて配置し製造してい
る。配線をできる限り近づけて配置する理由は、これら
配線をＣＡＤにより自動配置していることや、半導体の
製造コストを下げるため半導体のチップサイズをより小
さくする様に最小間隔で配置していることによる。

【０００５】図９は図８に示したバス配線１の断面図を
示している。この図で100 は半導体基板を示し、Ｃh2は
バス配線１と半導体基板100 との間に生ずる静電容量で
ある基板間容量を示し、Ｃw3はバス配線間に生ずる静電
容量である配線間容量を示す。この様に配線容量は図９
に示す様基板間容量Ｃh2と配線間容量Ｃw3とから構成さ
れる。

【０００６】配線である導体間に生ずる静電容量Ｃは、
次の平行平板近似式により表される。Ｃ＝ε・Ｓ／Ｌ・・・・・・（１式）この式において、εは導体と導体の間の絶縁物質の誘電
率、Ｓは導体と導体の対向面積、Ｌは導体間の間隔を示
す。

【０００７】従って、基板間容量Ｃh2を減らすには、絶
縁物質の誘電率（ε）および配線面積（Ｓ）が一定であ
る時には導体であるバス配線１を構成するビット配線10
〜17どうし、あるいは半導体基板100 との距離（Ｌ）を
大きくして離す方法がある。

【０００８】これらを実現する手段としては、例えば次
の様な方法が考えられる。 (1) 配線間容量Ｃw3を減らすために、配線間隔（Ｌ）を
広げる (2) 多層配線プロセスを用いている場合は、より上層に
配置している配線を積極的に使用し、半導体基板との基
板間隔（Ｌ）を広げる

【０００９】

【発明が解決しようとする課題】しかし、すべてのバス
配線の配線間隔を広げてレイアウト（上述の(1) の方
法）したり、すべてのバス配線を上層に配置された配線
でレイアウト（上述の(2)の方法）すると、半導体集積
回路の集積度を上げることができない。

【００１０】その理由は、上述の(1) の方法では、単位
面積当たりに配線できる量が減り、その結果で集積度を
上げられないことはあきらかであり、上述の(2) の方法
では、半導体基板から距離的に離れる程、配線を敷く基
準面たる層間膜の平坦性を確保することが難しくなると
いう新たな課題が生じ、配線の間隔を広げたり、配線を
太くしてこの課題を回避している。

【００１１】本発明は以上の問題を解決するためになさ
れたものであり、半導体集積回路の集積度を落とすこと
なく、バス配線に係る消費電力を低減することを目的と
している。

【００１２】

【課題を解決するための手段】この発明に係る請求項１
においては、バスを構成する配線のうち少なくとも１つ
の配線（特異な配線）を、この配線の他の配線（特異で
はない配線）の配線間隔よりも広い配線間隔で配置す
る。この発明に係る請求項２においては、バスを構成す
る配線のうち少なくとも１つの配線（特異な配線）を、
この配線の他の配線（特異ではない配線）と半導体基板
との基板間隔とは異なる基板間隔で配置する。この発明
に係る請求項３においては、制御信号に基づいてバス配
線の特異な配線と特異ではない配線とを選択して接続す
るスイッチ回路をバス配線上に設ける。

【００１３】

【作用】この発明に係る請求項１において、配線と配線
との距離を広げるため、配線と配線との間に生ずる静電
容量を低減し、半導体集積回路の消費電力が低減され
る。この発明に係る請求項２において、配線と半導体基
板との距離を広げるため、配線と基板との間に生ずる静
電容量を低減し、半導体集積回路の消費電力が低減され
る。この発明に係る請求項３において、特異な配線と特
異ではない配線とを選択するスイッチ回路をバス配線上
に設けたので、低消費電力用とされない特異ではない配
線で生じていた静電容量をスイッチ回路で選択された低
消費電力用の特異な配線が低減し、半導体集積回路の消
費電力が低減される。

【００１４】

【実施例】

実施例１．図１に本発明の一実施例を示す。この実施例
では８ビット幅のバス配線のレイアウトを示している。
図１において、１は８ビット分のバス配線、10は８ビッ
トのバス配線１の最下位ビットすなわち０ビット目の配
線である。以下11〜17はそれぞれ１ビット目〜７ビット
目の配線である。図２に、図１のバス配線を垂直に切っ
た場合の断面図を示す。

【００１５】図２において100 は半導体集積回路の半導
体基板である。また、Ｃh0はバス配線と半導体基板100
との基板間容量であり、Ｃw0、Ｃw1およびＣw2はバス配
線どうしの配線間容量である。なお、本実施例では８ビ
ット幅のバス配線１において下位２ビットの配線10およ
び11は隣接する配線との間隔w1およびw2が他の６ビット
の配線間隔w0より広くしている（w0＜w1＜w2）。

【００１６】導体間に生ずる静電容量Ｃは、従来技術の
説明に示した平行平板近似式（数式１）により表され
る。Ｃ＝ε・Ｓ／Ｌ・・・・・・（１式）この式において、εは導体と導体の間の絶縁物質の誘電
率、Ｓは導体と導体の対向面積、Ｌは導体間の間隔を示
す。この数式１によると、配線間容量Ｃは配線間隔w に
反比例する。従って、この配線間容量は配線間隔w1やw2
が大きくなると、それに係る配線間容量Ｃw1やＣw2は配
線間隔を広げていない場合の配線間容量Ｃw0よりも少な
くなる。

【００１７】配線と基板との間の静電容量Ｃh0について
も同様に平行平板近似を行うと、配線と基板との間の距
離h0が一定であり、かつ半導体基板100 に対向する配線
の面積も一定であれば、配線と基板との間の静電容量は
一定である。従って、図２に示す様にバスを配置する
と、配線の一本当りで比べると下位２ビットの配線の負
荷容量が他の６ビットの配線の負荷容量より小さくな
る。

【００１８】いま、図１のバス配線１において、例えば
バス配線１の状態（または値）が０→１→２→３→４→
……と連続して変化（カウントアップ）するものとす
る。例えばこの変化の一部分である０→１→２→３→４
の部分を説明すれば、バス配線は次の変化をする。 (1) バス配線１の状態が０のとき、全ての各ビットの配
線10〜17は電気的に“Ｌ”である。 (2) ０→１に変化するとき、バス配線１のうち最下位ビ
ットの配線10のみが“Ｌ”→“Ｈ”に変化し、他の７つ
の各ビットの配線11〜17は変化せず“Ｌ”である。 (3) １→２に変化するとき、最下位ビットの配線10が
“Ｈ”→“Ｌ”に変化し、１ビット目の配線11が“Ｌ”
→“Ｈ”に変化する。他の６つの各ビットの配線12〜17
は変化しない。 (4) ２→３に変化するとき、０→１の変化時と同様でバ
ス配線のうち最下位ビットの配線10のみが“Ｌ”→
“Ｈ”に変化し、他の７つの各ビットの配線11〜17は変
化しない。 (5) ３→４に変化するとき、配線10および11が“Ｈ”→
“Ｌ”に変化し、２ビット目の配線12が“Ｌ”→“Ｈ”
に変化し、他の５つの各ビットの配線13〜17は変化しな
い。

【００１９】この様にバス配線の状態（または値）はデ
ータがカウントアップする様に変化の少ない場合には、
上位側の配線はほとんど変化せず、変化する配線は下位
側に偏っている。その様子を図４に示す。図４では最下
位の配線10はその状態が進む度に変化するが、次のビッ
トの配線11は配線10が２度変化する毎に変化し、さら
に、配線12は配線10が４度変化することで１回変化する
という様に上位側ほど下位側に比べて変化する機会が少
ない。

【００２０】そこで図１のように配線しておくと、変化
頻度の高いビット配線10、11の負荷容量を少なくし、バ
ス配線に係る消費電力を低減できる。

【００２１】ただ、低消費電力化のため最も良い方法は
バス配線の全ての配線間隔を広げれば良いことは簡単に
理解できるが、先の発明が解決すべき課題の説明にも述
べた理由の通り、かえって半導体集積回路の集積度を下
げることになり、バス配線の全ての配線間隔を広げるこ
とはあまり現実的な手法とは言えない。このため、本実
施例では比較的変化頻度の高い部分の配線間隔を広げて
総合的な効果を出している。従って、少ない面積増加で
最適に消費電力の少ないバス配線を実現できる。

【００２２】なお、本実施例では、バス配線を３種類の
配線間隔w0、w1、w2で構成した例を示したが、配線間隔
を広げることにより効果が出る配線を他の配線と距離を
離して配線すればよく、種類を限定して構成する必要は
なく２種類または４種類以上であっても構わない。これ
は所望の半導体の性能・用途面やチップ面積の制約等を
考慮し、個々に最適な構成とすればよい。

【００２３】さらに、本実施例では下位側の配線に限っ
て負荷容量を減らす様に説明したが、バスの変化頻度の
多少に応じて、適当な配線の負荷容量を減らすようにし
てもよい。例えばブロック単位でデータ転送が行われる
システムの場合は、下位側よりも上位側の変化が多いの
で、上位側の配線間隔を広げるようにすればよい。

【００２４】図３は本実施例のバス配線１をメモリのア
ドレスバスに適用した場合の一例である。図３におい
て、３はプログラムまたはデータを記憶するためのメモ
リ（または周辺装置）であり、２はメモリ３にアドレス
信号を出力するアドレス生成回路である。図３のメモリ
３には命令またはデータが記憶されており、メモリ３は
アドレス生成回路２から出力されるアドレス信号に従っ
て順次命令またはデータを出力する。ジャンプ命令やコ
ール命令のようなアドレッシングを乱す命令が実行され
る場合を除いて、アドレス生成回路２はｎ番地、（ｎ＋
１）番地、（ｎ＋２）番地、…というようにシーケンシ
ャルにアドレス信号を出力する。

【００２５】この様に変化するアドレスバス配線に本発
明のバス配線を適用したので、特に変化頻度の高い下位
側のビットの配線負荷容量を減らすことができ、面積増
加を少なく抑え、かつ低消費電力化に最適な効果を得る
ことができる。

【００２６】また、上記の説明ではメモリには主として
命令が記憶されているよう述べたが、データが記憶され
ていても効果的である。一般にまとまった処理に必要な
データは、メモリ３上にある連続した空間にまとめて記
憶させる場合が多く、また、データのアクセスに際して
も連続してアクセスすることが多い。したがってアドレ
スバス配線の変化頻度は下位側が多くなり、本発明のバ
ス配線により効果的に低消費電力化を図ることができ
る。また、本発明はアドレスバス以外にも、先に説明し
たカウンタ等のデータバスに適用しても効果がある。

【００２７】実施例２．次に本発明の実施例２について
説明する。図５は本発明の実施例２の８ビット幅のバス
配線のレイアウトを示している。図５において、１は８
ビット分のバス配線、10は８ビットのバス配線１の最下
位ビットすなわち０ビット目の配線である。以下11〜17
はそれぞれ１ビット目〜７ビット目の配線である。図６
に、図５のバス配線を垂直に切った場合の断面図を示
す。

【００２８】図６において100 は半導体集積回路の半導
体基板である。また、Ｃh0およびＣh1はそれぞれのバス
配線10〜17と半導体基板100 との基板間容量であり、Ｃ
w0およびＣw1’はバス配線10〜17どうしの配線間容量で
ある。なお、本実施例では８ビット幅のバス配線１にお
いて下位２ビットの配線10および11は隣接する配線とは
半導体基板からの間隔ｈ１が他の６ビットの配線間隔ｈ
０より広くしている（ｈ０＜ｈ１）。

【００２９】導体間に生ずる静電容量Ｃは、実施例１の
説明にも示した平行平板近似式（数式１）により表され
る。この式によると、配線間容量Ｃは導体である配線と
半導体基板との間隔ｈに反比例する。

【００３０】図５および図６において、バス配線１の下
位側の２ビットである配線10、11は層間膜上に形成した
２層目の配線を用い、他の上位側の６ビットは１層目の
配線を用いている。１層目の配線10と２層目の配線13の
配線負荷容量を比べたとき、半導体基板100 との間隔に
差があり静電容量に差が生じ、２層目の配線の方が小さ
くなる。従って、下位２ビットの配線負荷容量を上位６
ビットの配線負荷容量よりも小さくすることができる。
変化頻度の高いビットの配線には２層目の配線を用い、
変化頻度の低いビットの配線には１層目の配線を用いる
ことによりバス動作時の消費電力を低減することができ
る。ただ、全ての配線を２層目の配線を用いて配線すれ
ば消費電力を低減することは可能であるが、先の発明が
解決すべき課題の説明にも述べた理由の通り、かえって
半導体集積回路の集積度を下げることになるので、上述
したように変化頻度の高いビットの配線には２層目の配
線を用い、変化頻度の低いビットの配線には１層目の配
線を用いている。

【００３１】このため、本実施例では比較的変化頻度の
高い部分の基板間隔を大きくし総合的な効果を出してい
る。従って、少ない面積増加で最適に消費電力の少ない
バス配線を実現できる。なお、本実施例では、バス配線
を２種類の基板間隔ｈ０、ｈ１で構成した例を示した
が、基板間隔を大きくすることにより低消費電力化に効
果が出る配線を他の配線の基板間隔とは異なる様に配線
すればよく、種類を限定して構成する必要はなく３種類
またはそれ以上であっても構わない。また、１層目と３
層目以上の配線で構成することもでき本発明を適用する
配線層が限定されるものでもない。これは所望の半導体
の性能・用途面やチップ面積の制約等を考慮し、個々に
最適な構成とすればよい。

【００３２】実施例３．次に本発明の実施例３について
説明する。図７は本発明の一実施例であり、図３に示し
た応用システム例におけるバス配線１の両側にクロスバ
ースイッチを設けたものである。図７において、１はバ
ス配線であって、下位側の配線10〜13に低消費電力化に
効果を奏する様構成したもの、61、62はクロスバースイ
ッチであり、63はこのスロスバースイッチ61、62をコン
トロールする制御信号である。制御信号63は、図示しな
いＣＰＵ等から出力される信号である。50〜57および40
〜47はＰ型トランジスタである。71はインバータであ
り、制御信号63を反転させる。上位側の配線14〜17は、
低消費電力化に効果を奏しない普通の構成としてある。

【００３３】クロスバースイッチ61、62は、制御信号63
をイネーブルにすると、その入力の上位側と下位側とを
入れ換え出力する働きを有するものである。なお、クロ
スバースイッチ61とクロスバースイッチ62の回路構成は
同じである。次に動作について説明する。

【００３４】先ず、制御信号63がディセーブル（非活性
状態の時）の場合、Ｐ型トランジスタ50〜57がＯＮし、
Ｐ型トランジスタ40〜47はＯＦＦする。この場合、クロ
スバースイッチ61はその入力であるアドレス生成回路２
の出力すなわちアドレス信号の上位側と下位側とを入れ
換えず、そのままバス配線１にアドレス信号を出力す
る。即ち、クロスバースイッチ61および62は機能しない
ので、アドレス生成回路２の出力したアドレス信号はビ
ットイメージ通りにバス配線１を伝達し、メモリ３に入
力される。

【００３５】次に制御信号63がイネーブル（活性状態の
時）の場合、Ｐ型トランジスタ50〜57がＯＦＦし、Ｐ型
トランジスタ40〜47はＯＮする。この場合、クロスバー
スイッチ61、62が機能する。アドレス生成回路２の出力
であるアドレス信号は、クロスバースイッチ61を通過す
ることで、アドレス生成回路２が出力した上位側のアド
レス信号は下位側のアドレス信号に、下位側のアドレス
信号は上位側のアドレス信号に入れ替えられる。つま
り、配線10と配線17、配線11と配線16、配線12と配線1
5、配線13と配線14はそれぞれが対の関係に構成してお
き、対となっている配線間で信号が入れ替えられる。最
上位側と最下位側とを入れ替えられたアドレス信号は、
バス配線１を入れ換えられたまま伝達する。

【００３６】メモリ３側のクロスバースイッチ62は、前
記バス配線１を入れ換えられたまま伝達されたアドレス
信号を再び上位側と下位側とを入れ換え、メモリ３には
アドレス生成回路２が出力した当初のビットイメージ通
りにアドレス信号を復元し、正しくメモリ３へ入力す
る。制御信号63は、メモリのブロック転送時など下位側
のアドレス配線を使用せず、むしろ上位側のアドレス配
線を使用する様な場合に有効である。例えば、１ブロッ
クのサイズが1000000 （２進数）であり、２ブロック分
のデータをまとめて転送する場合、配線16と配線17のみ
が変化するので、制御信号63をイネーブルにして配線10
と配線17および配線11と配線16を入れ換えておけば効果
的であることは容易に判断できる。したがって、ユーザ
はユーザのアプリケーションプログラムから制御信号63
をイネーブルに設定する。

【００３７】また、上述の説明では、アドレスバスにつ
いてを述べたが、データバスに適用する場合、図示しな
いＣＰＵがメモリやレジスタの特定ビットだけを繰り返
しセット／リセットする命令を実行する場合に有効であ
る。図示しないＣＰＵは、前記のセット／リセットする
命令を実行する際に、命令の実行によって変化する特定
ビットが配線17であった場合には、この配線17を低消費
電力化した配線10に入れ替える様に制御信号63をイネー
ブルに設定する。特定ビットが配線10〜13に係るもので
ある場合には、制御信号63はディセーブルのままであ
る。

【００３８】本発明により、下位側の低消費電力化のみ
ならず、上位側で低消費電力化が必要な時にも対応でき
るので汎用性が高まる。また、必要に応じてバス配線の
配線負荷容量分布を調整することができる。

【００３９】実施例ではバスを構成する８本の配線10〜
17全てを対称に入れ替える様説明したが、対を限定する
ものではなく、配線10と配線14という対を構成してもよ
いし、配線10〜17全てを入れ替えなくとも配線10と配線
14、配線11と配線15だけにクロスバースイッチを設けて
もよい。これは所望の半導体の性能・用途面やチップ面
積の制約等を考慮し、個々に最適な構成とすればよい。

【００４０】

【発明の効果】請求項１においては、配線と配線との距
離を広くすることにより、配線間に生ずる静電容量を低
減し、半導体集積回路の消費電力を減らすことができ
る。請求項２においては、配線と半導体基板との距離を
広くすることにより配線と基板間に生ずる静電容量を低
減し、半導体集積回路の消費電力を減らすことができ
る。請求項３においては、特異な配線と特異ではない配
線とを選択するスイッチ回路をバス配線上に設けること
により、低消費電力用とされない特異ではない配線で生
じていた静電容量をスイッチ回路で選択された低消費電
力用の特異な配線が低減し、半導体集積回路の消費電力
を低減することができる。以上のように、この発明によ
ればバス配線の複数の配線のうち必要な配線のみ配線容
量を減らすようにレイアウトしているため、半導体集積
回路の集積度を落とすことなくバス動作時の消費電力を
低減することができる。

【図面の簡単な説明】

【図１】この発明の一実施例によるバス配線を示す図で
ある。

【図２】この発明の一実施例によるバス配線の断面図で
ある。

【図３】この発明の一実施例を用いた応用システム例を
示す図である。

【図４】この発明の一実施例によるバス配線の変化する
様子を示す図である。

【図５】この発明の一実施例によるバス配線を示す図で
ある。

【図６】この発明の一実施例によるバス配線の断面図で
ある。

【図７】この発明の一実施例の応用システム例を示す図
である。

【図８】従来のバス配線を示す図である。

【図９】従来のバス配線を示す断面図である。

【符号の説明】

１バス配線 10〜17 バス配線を構成する配線２アドレス生成回路３メモリ 40〜47 Ｐ型トランジスタ 50〜57 Ｐ型トランジスタ 61、62 クロスバースイッチ 63 制御信号 71 インバータ 100 半導体基板

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 27/04 Ａ

Claims

【特許請求の範囲】

【請求項１】半導体集積回路の半導体基板上に半導体
基板に形成されるバス配線において、バスを構成する配線のうち少なくとも１つの配線は、こ
の配線の他の配線を配置する配線間隔よりも広い配線間
隔で配置されていることを特徴とするバス配線。
【請求項２】半導体集積回路の半導体基板上に形成さ
れるバス配線において、バスを構成する配線のうち少なくとも１つの配線は、こ
の配線の他の配線と半導体基板との基板間隔よりも広い
基板間隔で配置されていることを特徴とするバス配線。
【請求項３】請求項１又は請求項２又はこれらを組み
合せたバス配線において、バス配線上に設けられ、制御信号に基づいて前記バス配
線の特異な配線と特異ではない配線とを選択して配線接
続するスイッチ回路を具備したことを特徴とするバス配
線。