JPH07249732A - 半導体素子の接合方法 - Google Patents
半導体素子の接合方法Info
- Publication number
- JPH07249732A JPH07249732A JP6038957A JP3895794A JPH07249732A JP H07249732 A JPH07249732 A JP H07249732A JP 6038957 A JP6038957 A JP 6038957A JP 3895794 A JP3895794 A JP 3895794A JP H07249732 A JPH07249732 A JP H07249732A
- Authority
- JP
- Japan
- Prior art keywords
- bumps
- bonding
- resist
- pair
- semiconductor elements
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/072—Connecting or disconnecting of bump connectors
- H10W72/07251—Connecting or disconnecting of bump connectors characterised by changes in properties of the bump connectors during connecting
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
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- Solid State Image Pick-Up Elements (AREA)
Abstract
(57)【要約】
【目的】 一対のフリップチップタイプの半導体素子を
接合して形成する接合電極の形成に関し、必要とする接
合強度をもつ接合電極の形成を目的とする。 【構成】 低融点金属よりなるバンプ９を備えた一対の
フリップチップタイプの半導体素子について、相互のバ
ンプ９を対向させて圧着し、接合電極17を形成する工程
が、それぞれの半導体素子について、バンプ９が形成し
てある基板８上にバンプ９間を埋め込む埋め込み膜10を
形成する工程と、一対の半導体素子のバンプ９を位置合
わせした後、圧着して接合する工程と、一対の半導体素
子間に介在する埋め込み膜10を除去する工程とからなる
ことを特徴として半導体素子の接合方法を構成する。
接合して形成する接合電極の形成に関し、必要とする接
合強度をもつ接合電極の形成を目的とする。 【構成】 低融点金属よりなるバンプ９を備えた一対の
フリップチップタイプの半導体素子について、相互のバ
ンプ９を対向させて圧着し、接合電極17を形成する工程
が、それぞれの半導体素子について、バンプ９が形成し
てある基板８上にバンプ９間を埋め込む埋め込み膜10を
形成する工程と、一対の半導体素子のバンプ９を位置合
わせした後、圧着して接合する工程と、一対の半導体素
子間に介在する埋め込み膜10を除去する工程とからなる
ことを特徴として半導体素子の接合方法を構成する。
Description
【０００１】
【産業上の利用分野】本発明は二種類のフリップチップ
タイプの半導体素子の接合方法に関する。半導体デバイ
スには異種の素子を組合せて形成されているものがあ
る。例えば、ガリウム・砒素（GaAs) よりなる受光素子
とシリコン(Si)よりなる信号処理素子とを組合せたも
の、具体的には撮像素子と光電変換素子とを組合せた半
導体装置がある。
タイプの半導体素子の接合方法に関する。半導体デバイ
スには異種の素子を組合せて形成されているものがあ
る。例えば、ガリウム・砒素（GaAs) よりなる受光素子
とシリコン(Si)よりなる信号処理素子とを組合せたも
の、具体的には撮像素子と光電変換素子とを組合せた半
導体装置がある。
【０００２】図３はこの構成を示すもので、例えば、フ
リップチップタイプの受光素子１と信号処理素子２とを
バンプ位置で接合した後、信号処理素子２の裏面を接着
剤３により回路基板４の所定位置に固定し、信号処理素
子２の周囲にパターン形成してあるボンディングパッド
５と回路基板４にパターン形成してあるボンディングパ
ッドとをワイヤボンディングすることで回路接続が行な
われている。
リップチップタイプの受光素子１と信号処理素子２とを
バンプ位置で接合した後、信号処理素子２の裏面を接着
剤３により回路基板４の所定位置に固定し、信号処理素
子２の周囲にパターン形成してあるボンディングパッド
５と回路基板４にパターン形成してあるボンディングパ
ッドとをワイヤボンディングすることで回路接続が行な
われている。
【０００３】
【従来の技術】半導体デバイスには加熱により特性が劣
化するなど耐熱性の劣るものが多い、本発明が適用され
る受光素子と信号処理素子との組合せよりなるデバイス
はこれに該当し、バンプの接合には圧着法が用いられて
いる。
化するなど耐熱性の劣るものが多い、本発明が適用され
る受光素子と信号処理素子との組合せよりなるデバイス
はこれに該当し、バンプの接合には圧着法が用いられて
いる。
【０００４】すなわち、インジゥム（In) を用いてバン
プを形成し、80kg/cm2程度の圧力を加えて圧着すること
により接合電極が作られている。こゝで、Inが用いられ
る理由は融点が156.6 ℃と低く、また、相変態をもたな
いからであり、そのため、In単体の形で用いられてい
る。
プを形成し、80kg/cm2程度の圧力を加えて圧着すること
により接合電極が作られている。こゝで、Inが用いられ
る理由は融点が156.6 ℃と低く、また、相変態をもたな
いからであり、そのため、In単体の形で用いられてい
る。
【０００５】こゝで、Inからなるバンプが良い接合をす
るためには、圧着によりInの接合面にある自然酸化皮膜
が破れ、中のIn同士が相互に接合することが必要であ
る。然し、Inは軟らかいために接合面の自然酸化皮膜は
破れぬまゝにバンプが変形して圧力を緩和し、このた
め、必要とする結合強度が得られないと云う問題があ
る。
るためには、圧着によりInの接合面にある自然酸化皮膜
が破れ、中のIn同士が相互に接合することが必要であ
る。然し、Inは軟らかいために接合面の自然酸化皮膜は
破れぬまゝにバンプが変形して圧力を緩和し、このた
め、必要とする結合強度が得られないと云う問題があ
る。
【０００６】図２はこれを示すもので、Inよりなる複数
のバンプ７を相互に位置合わせして接合し( 以上同図
Ａ）、次に、加圧すると、バンプ７は樽（Barrel) 状に
変形して応力緩和が生じるために必要とする接合強度を
得られない。( 以上同図Ｂ） また、更に圧力を加えると接合バンプの高さが減少して
両基板の熱膨張係数の差により生ずる剪断応力を吸収で
きなくなり、疲労破壊が生ずると云う問題がある。
のバンプ７を相互に位置合わせして接合し( 以上同図
Ａ）、次に、加圧すると、バンプ７は樽（Barrel) 状に
変形して応力緩和が生じるために必要とする接合強度を
得られない。( 以上同図Ｂ） また、更に圧力を加えると接合バンプの高さが減少して
両基板の熱膨張係数の差により生ずる剪断応力を吸収で
きなくなり、疲労破壊が生ずると云う問題がある。
【０００７】
【発明が解決しようとする課題】バンプがInよりなる二
種類のフリップチップタイプの半導体素子を接合して形
成されるデバイスにおいては、加圧の際にバンプが樽状
に変形して応力の緩和が生じることから必要とする接合
強度が得られない。そこで、この解決が課題である。
種類のフリップチップタイプの半導体素子を接合して形
成されるデバイスにおいては、加圧の際にバンプが樽状
に変形して応力の緩和が生じることから必要とする接合
強度が得られない。そこで、この解決が課題である。
【０００８】
【課題を解決するための手段】上記の課題は低融点金属
よりなるバンプを備えた一対のフリップチップタイプの
半導体素子について、相互のバンプを対向させて圧着
し、接合電極を形成する工程が、それぞれの半導体素子
について、バンプが形成してある基板上にバンプ間を埋
め込む埋め込み膜を形成する工程と、一対の半導体素子
のバンプを位置合わせした後、圧着して接合する工程
と、一対の半導体素子間に介在する埋め込み膜を除去す
る工程とからなることを特徴として半導体素子の接合電
極を形成することにより解決することができる。
よりなるバンプを備えた一対のフリップチップタイプの
半導体素子について、相互のバンプを対向させて圧着
し、接合電極を形成する工程が、それぞれの半導体素子
について、バンプが形成してある基板上にバンプ間を埋
め込む埋め込み膜を形成する工程と、一対の半導体素子
のバンプを位置合わせした後、圧着して接合する工程
と、一対の半導体素子間に介在する埋め込み膜を除去す
る工程とからなることを特徴として半導体素子の接合電
極を形成することにより解決することができる。
【０００９】
【作用】Inバンプ同士を圧着する場合に必要とする接合
強度が得られない理由はInがモース硬度1.2 と軟らか
く、圧着する際に容易に塑性変形を生じ応力を緩和して
しまうからである。
強度が得られない理由はInがモース硬度1.2 と軟らか
く、圧着する際に容易に塑性変形を生じ応力を緩和して
しまうからである。
【００１０】そこで、本発明は接合を行なう部分を除い
て埋め込み膜よりなる枠体を設け、この枠体によりInバ
ンプ側壁の変形を無くするもので、圧力が加わる場合は
Inバンプの接合部と縁端部のみで塑性変形が生じること
から、理想的な接合を行なうことができる。
て埋め込み膜よりなる枠体を設け、この枠体によりInバ
ンプ側壁の変形を無くするもので、圧力が加わる場合は
Inバンプの接合部と縁端部のみで塑性変形が生じること
から、理想的な接合を行なうことができる。
【００１１】
【実施例】図１は本発明の処理工程を示すもので、埋め
込み膜をレジストで形成する場合について本発明を説明
する。
込み膜をレジストで形成する場合について本発明を説明
する。
【００１２】GaAsよりなる撮像素子とSiよりなる光電変
換素子にはそれぞれ直径が30μm で高さが20μm のInバ
ンプが64×64個マトリックス状に形成されている。図１
（Ａ）は素子を構成する基板８の一部とその上に形成さ
れているバンプ９を表しており、まず、基板８の上にレ
ジスト（品名AZ-4620,シップレイ社, ポジ型) 10を被覆
し、乾燥した後、マスク11を使用してバンプ９の位置の
みに紫外線12を照射して選択露光させる。( 以上同図
Ｂ） 次に、現像を行なうとレジスト10の中にバンプ９が露出
しているものが得られるが、次に、マスク14を使用し、
直径30μm のバンプ９を中心として直径40μmの領域に
対し露光時間を短縮して不完全露光を行なう。( 以上同
図Ｃ） 次に、現像を行なうとバンプ９の縁端部15のレジストが
浅く除かれている。（以上同図Ｄ） 次に、撮像素子の基板８と同様に処理した光電変換素子
の基板16について従来と同様にバンプの位置合わせを行
なった後、５kgの圧力を加えて圧着を行なった。( 以上
同図Ｅ） 次に、アセトンを使用してレジスト10を溶解除去した結
果、図に示すように接合部のみが変形して接着している
接合電極17を得ることができた。（以上同図Ｆ）
換素子にはそれぞれ直径が30μm で高さが20μm のInバ
ンプが64×64個マトリックス状に形成されている。図１
（Ａ）は素子を構成する基板８の一部とその上に形成さ
れているバンプ９を表しており、まず、基板８の上にレ
ジスト（品名AZ-4620,シップレイ社, ポジ型) 10を被覆
し、乾燥した後、マスク11を使用してバンプ９の位置の
みに紫外線12を照射して選択露光させる。( 以上同図
Ｂ） 次に、現像を行なうとレジスト10の中にバンプ９が露出
しているものが得られるが、次に、マスク14を使用し、
直径30μm のバンプ９を中心として直径40μmの領域に
対し露光時間を短縮して不完全露光を行なう。( 以上同
図Ｃ） 次に、現像を行なうとバンプ９の縁端部15のレジストが
浅く除かれている。（以上同図Ｄ） 次に、撮像素子の基板８と同様に処理した光電変換素子
の基板16について従来と同様にバンプの位置合わせを行
なった後、５kgの圧力を加えて圧着を行なった。( 以上
同図Ｅ） 次に、アセトンを使用してレジスト10を溶解除去した結
果、図に示すように接合部のみが変形して接着している
接合電極17を得ることができた。（以上同図Ｆ）
【００１３】
【発明の効果】本発明の実施により必要とする接着強度
をもつ接合電極を得ることができ、これにより接合電極
を使用する半導体装置の信頼性を向上することができ
る。
をもつ接合電極を得ることができ、これにより接合電極
を使用する半導体装置の信頼性を向上することができ
る。
【図１】 本発明に係る処理工程を示す断面図である。
【図２】 従来のInバンプの接合状態を示す断面図であ
る。
る。
【図３】 フリップチップタイプの半導体素子が接合し
てなるデバイスの斜視図である。
てなるデバイスの斜視図である。
７，９ バンプ ８，16 基板 10 レジスト（埋め込み膜） 11，14 マスク 15 縁端部 17 接合電極
Claims (4)
- 【請求項１】 低融点金属よりなるバンプ（９）を備え
た一対のフリップチップタイプの半導体素子について、
相互のバンプ（９）を対向させて圧着し、接合電極（1
7）を形成する工程が、 それぞれの半導体素子について、バンプ（９）が形成し
てある基板（８）上に該バンプ（９）間を埋め込む埋め
込み膜（10) を形成する工程と、 前記一対の半導体素子のバンプ（９）を位置合わせした
後、圧着して接合する工程と、 前記一対の半導体素子間に介在する前記埋め込み膜（1
0）を除去する工程と、からなることを特徴とする半導
体素子の接合方法。 - 【請求項２】 前記低融点金属がインジウムであること
を特徴とする請求項１記載の半導体素子の接合方法。 - 【請求項３】 前記埋め込み膜（10）がレジストである
ことを特徴とする請求項１記載の半導体素子の接合方
法。 - 【請求項４】 前記埋め込み膜（10）としてレジストを
使用する場合、バンプ（９）が形成してある基板（８）
上にレジストを塗布した後、該レジストの選択露光を行
なった後に現像して該バンプ（９）上のレジストを除去
し、次に、該レジストの選択露光を行なって後に現像し
て該バンプ（９）の縁端部（15）のレジストを部分的に
除去することを特徴とする請求項１記載の半導体素子の
接合方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6038957A JPH07249732A (ja) | 1994-03-10 | 1994-03-10 | 半導体素子の接合方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6038957A JPH07249732A (ja) | 1994-03-10 | 1994-03-10 | 半導体素子の接合方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07249732A true JPH07249732A (ja) | 1995-09-26 |
Family
ID=12539673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6038957A Withdrawn JPH07249732A (ja) | 1994-03-10 | 1994-03-10 | 半導体素子の接合方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07249732A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6492715B1 (en) | 2000-09-13 | 2002-12-10 | International Business Machines Corporation | Integrated semiconductor package |
| US6635969B1 (en) | 1999-02-23 | 2003-10-21 | Rohm Co., Ltd. | Semiconductor device having chip-on-chip structure, and semiconductor chip used therefor |
| DE19905220B4 (de) * | 1998-02-11 | 2008-11-20 | Microelectronic Packaging Dresden Gmbh | Multichipanordnung |
| JP2011501465A (ja) * | 2007-10-23 | 2011-01-06 | ヒューレット−パッカード デベロップメント カンパニー エル．ピー． | デバイス間およびデバイス内の光相互接続を有する三次元ダイスタック |
| US8962470B2 (en) * | 2002-12-27 | 2015-02-24 | Fujitsu Limited | Method for forming bumps, semiconductor device and method for manufacturing same, substrate processing apparatus, and semiconductor manufacturing apparatus |
-
1994
- 1994-03-10 JP JP6038957A patent/JPH07249732A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19905220B4 (de) * | 1998-02-11 | 2008-11-20 | Microelectronic Packaging Dresden Gmbh | Multichipanordnung |
| US6635969B1 (en) | 1999-02-23 | 2003-10-21 | Rohm Co., Ltd. | Semiconductor device having chip-on-chip structure, and semiconductor chip used therefor |
| US6492715B1 (en) | 2000-09-13 | 2002-12-10 | International Business Machines Corporation | Integrated semiconductor package |
| US8962470B2 (en) * | 2002-12-27 | 2015-02-24 | Fujitsu Limited | Method for forming bumps, semiconductor device and method for manufacturing same, substrate processing apparatus, and semiconductor manufacturing apparatus |
| JP2011501465A (ja) * | 2007-10-23 | 2011-01-06 | ヒューレット−パッカード デベロップメント カンパニー エル．ピー． | デバイス間およびデバイス内の光相互接続を有する三次元ダイスタック |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010605 |