JPH07249985A - チャージポンプ回路及びそれを用いたｐｌｌ回路 - Google Patents
チャージポンプ回路及びそれを用いたｐｌｌ回路Info
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- JPH07249985A JPH07249985A JP6042711A JP4271194A JPH07249985A JP H07249985 A JPH07249985 A JP H07249985A JP 6042711 A JP6042711 A JP 6042711A JP 4271194 A JP4271194 A JP 4271194A JP H07249985 A JPH07249985 A JP H07249985A
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 高周波領域での使用が可能なチャージポンプ
回路及びそれを用いたＰＬＬ回路に関し、入力信号に対
して高速に応答できるチャージポンプ回路及びそれを用
いたＰＬＬ回路を提供することを目的とする。 【構成】 入力信号をコンデンサＣ1 を介して出力トラ
ンジスタｊ4 のゲートに供給すると共に出力トランジス
タｊ4 のゲートをクランプ回路１５により出力信号に応
じた電圧でクランプすることによりトランジスタｊ4 の
ゲート電圧を出力信号に応じたレベルに保持でき、トラ
ンジスタｊ4 の応答性を向上させることができ、したが
って入力信号に対する出力信号の応答性が良好となり、
高速で動作させることができる。
回路及びそれを用いたＰＬＬ回路に関し、入力信号に対
して高速に応答できるチャージポンプ回路及びそれを用
いたＰＬＬ回路を提供することを目的とする。 【構成】 入力信号をコンデンサＣ1 を介して出力トラ
ンジスタｊ4 のゲートに供給すると共に出力トランジス
タｊ4 のゲートをクランプ回路１５により出力信号に応
じた電圧でクランプすることによりトランジスタｊ4 の
ゲート電圧を出力信号に応じたレベルに保持でき、トラ
ンジスタｊ4 の応答性を向上させることができ、したが
って入力信号に対する出力信号の応答性が良好となり、
高速で動作させることができる。
Description
【０００１】
【産業上の利用分野】本発明はチャージポンプ回路及び
それを用いたＰＬＬ回路に係り、特に、高周波領域での
使用が可能なチャージポンプ回路及びそれを用いたＰＬ
Ｌ回路に関する。
それを用いたＰＬＬ回路に係り、特に、高周波領域での
使用が可能なチャージポンプ回路及びそれを用いたＰＬ
Ｌ回路に関する。
【０００２】近年、通信の分野では、光通信などの発展
に伴って高周波の信号が用いられている。高周波の信号
を取扱うにはそれに同期した高周波のクロックが必要と
される。
に伴って高周波の信号が用いられている。高周波の信号
を取扱うにはそれに同期した高周波のクロックが必要と
される。
【０００３】信号とクロックの同期を取るためには一般
にＰＬＬ回路が用いられており、信号の高周波化に伴っ
てＰＬＬ回路も高周波で応答性よく動作することが要求
されている。
にＰＬＬ回路が用いられており、信号の高周波化に伴っ
てＰＬＬ回路も高周波で応答性よく動作することが要求
されている。
【０００４】
【従来の技術】図９に従来のＰＬＬ回路の構成図を示
す。ＰＬＬ回路６０は電圧制御発振器（ＶＣＯ）６１，
分周器６２，位相比較器６３，チャージポンプ回路６
４，ループフィルタ６５より構成される。ＶＣＯ６１の
出力は再生クロックとなると共に分周器６２に供給され
分周される。分周器６２で分周された後、位相比較器６
３に供給される。位相比較器６３には基準クロックが供
給されており、分周器６２からの信号と基準クロックと
を比較し、その位相差に応じたレベルの非反転クロック
（アップ信号ＵＰ）及び非反転クロックを反転した反転
クロック（ダウン信号ＤＷＮ）を出力する。
す。ＰＬＬ回路６０は電圧制御発振器（ＶＣＯ）６１，
分周器６２，位相比較器６３，チャージポンプ回路６
４，ループフィルタ６５より構成される。ＶＣＯ６１の
出力は再生クロックとなると共に分周器６２に供給され
分周される。分周器６２で分周された後、位相比較器６
３に供給される。位相比較器６３には基準クロックが供
給されており、分周器６２からの信号と基準クロックと
を比較し、その位相差に応じたレベルの非反転クロック
（アップ信号ＵＰ）及び非反転クロックを反転した反転
クロック（ダウン信号ＤＷＮ）を出力する。
【０００５】位相比較器６３で生成されたクロックはチ
ャージポンプ回路６４に供給される。
ャージポンプ回路６４に供給される。
【０００６】チャージポンプ回路６４では位相比較器６
３のクロックのレベル変動に応じた出力信号Ｏを出力
し、ループフィルタ６５を介してＶＣＯ６１に供給され
る。
３のクロックのレベル変動に応じた出力信号Ｏを出力
し、ループフィルタ６５を介してＶＣＯ６１に供給され
る。
【０００７】図１０に従来のチャージポンプ回路６４の
構成図を示す。
構成図を示す。
【０００８】従来のチャージポンプ回路６４はＰＦＤ６
３より供給される反転アップ信号ＵＰｉ及び反転ダウン
信号ＤＷＮｉがディプリーション形ＭＯＳトランジスタ
Ｔr6 1 ，Ｔr62 ，Ｔr63 ，Ｔr64 及びエンハンスメント
形ＭＯＳトランジスタＴr65，Ｔr66 ，Ｔr67 ，Ｔr68
よりなる反転入力回路６４ａ，６４ｂを介して入力さ
れ、夫々出力トランジスタＴr69 ，Ｔr70 をスイッチン
グ制御し、出力信号を得ていた。
３より供給される反転アップ信号ＵＰｉ及び反転ダウン
信号ＤＷＮｉがディプリーション形ＭＯＳトランジスタ
Ｔr6 1 ，Ｔr62 ，Ｔr63 ，Ｔr64 及びエンハンスメント
形ＭＯＳトランジスタＴr65，Ｔr66 ，Ｔr67 ，Ｔr68
よりなる反転入力回路６４ａ，６４ｂを介して入力さ
れ、夫々出力トランジスタＴr69 ，Ｔr70 をスイッチン
グ制御し、出力信号を得ていた。
【０００９】
【発明が解決しようとする課題】しかるに、従来のチャ
ージポンプ回路は入力バッファ回路６４ａ，６４ｂ及
び、出力トランジスタＴr69 ，Ｔr70 より構成されてお
り、出力トランジスタＴr6 9 ，Ｔr70 のゲート−ドレイ
ン間容量により出力信号立ち上がりが遅延して、出力信
号の応答が鈍くなってしまう等の問題点があった。
ージポンプ回路は入力バッファ回路６４ａ，６４ｂ及
び、出力トランジスタＴr69 ，Ｔr70 より構成されてお
り、出力トランジスタＴr6 9 ，Ｔr70 のゲート−ドレイ
ン間容量により出力信号立ち上がりが遅延して、出力信
号の応答が鈍くなってしまう等の問題点があった。
【００１０】また、このようなチャージポンプ回路で構
成されたＰＬＬ回路は応答が遅く、光通信システム等で
用いられる高速スイッチング用には使用できない等の問
題点があった。
成されたＰＬＬ回路は応答が遅く、光通信システム等で
用いられる高速スイッチング用には使用できない等の問
題点があった。
【００１１】本発明は上記の点に鑑みてなされたもの
で、入力信号に対して高速に応答できるチャージポンプ
回路を提供することを目的とする。
で、入力信号に対して高速に応答できるチャージポンプ
回路を提供することを目的とする。
【００１２】
【課題を解決するための手段】図１に本発明の原理構成
図を示す。図１は請求項１の原理図を示す。容量性素子
１は入力信号に応じて充放電され、入力信号を供給す
る。
図を示す。図１は請求項１の原理図を示す。容量性素子
１は入力信号に応じて充放電され、入力信号を供給す
る。
【００１３】スイッチング素子２は容量性素子１を介し
て入力信号が供給され、入力信号に応じてスイッチング
する。
て入力信号が供給され、入力信号に応じてスイッチング
する。
【００１４】クランプ手段３はスイッチング素子２のス
イッチング動作に応じて出力される出力信号が供給さ
れ、出力信号に応じて入力信号をクランプする。
イッチング動作に応じて出力される出力信号が供給さ
れ、出力信号に応じて入力信号をクランプする。
【００１５】請求項２では、クランプ手段３を前記出力
信号に代えて、定電圧をクランプし、前記スイッチング
素子２を前記定電圧によりバイアスする構成としてな
る。
信号に代えて、定電圧をクランプし、前記スイッチング
素子２を前記定電圧によりバイアスする構成としてな
る。
【００１６】請求項３は前記出力信号に応じて再生クロ
ック信号周波数を制御する電圧制御発振部４１と、前記
電圧制御発振部４１の再生クロック信号に応じた信号
と、前記再生クロック信号を同期させようとする信号に
同期した基準クロックとの位相差を検出し、位相差に応
じた位相差信号を前記請求項１又は２記載のチャージポ
ンプ回路の入力信号として供給する位相比較手段とを有
するＰＬＬ回路を構成してなる。
ック信号周波数を制御する電圧制御発振部４１と、前記
電圧制御発振部４１の再生クロック信号に応じた信号
と、前記再生クロック信号を同期させようとする信号に
同期した基準クロックとの位相差を検出し、位相差に応
じた位相差信号を前記請求項１又は２記載のチャージポ
ンプ回路の入力信号として供給する位相比較手段とを有
するＰＬＬ回路を構成してなる。
【００１７】
【作用】請求項１，２によれば、クランプ手段により出
力信号又は電源電圧に応じて出力信号がクランプされ、
容量性素子に充電されることによりスイッチング素子の
オフ時のスイッチング動作制御信号の低下を防止できる
ため、入力信号に対する出力信号の応答を向上させるこ
とができる。
力信号又は電源電圧に応じて出力信号がクランプされ、
容量性素子に充電されることによりスイッチング素子の
オフ時のスイッチング動作制御信号の低下を防止できる
ため、入力信号に対する出力信号の応答を向上させるこ
とができる。
【００１８】請求項３によれば、ＰＬＬ回路においてチ
ャージポンプ回路の応答性が向上するため、再生クロッ
クのクロック動作及び基準クロックへの追従性を向上さ
せることができる。
ャージポンプ回路の応答性が向上するため、再生クロッ
クのクロック動作及び基準クロックへの追従性を向上さ
せることができる。
【００１９】
【実施例】図１に本発明の第１実施例のチャージポンプ
回路の構成図を示す。本実施例のチャージポンプ回路１
１はアップ側回路１２，ダウン側回路１３とより構成さ
れる。
回路の構成図を示す。本実施例のチャージポンプ回路１
１はアップ側回路１２，ダウン側回路１３とより構成さ
れる。
【００２０】アップ側回路１２は入力信号の立ち上がり
に応じた信号のチャージアップを行ない、ダウン側回路
１３は入力信号の立ち下がりに応じた信号のチャージア
ップを行なう。
に応じた信号のチャージアップを行ない、ダウン側回路
１３は入力信号の立ち下がりに応じた信号のチャージア
ップを行なう。
【００２１】アップ側回路１２は入力回路１４，容量性
素子１に相当するコンデンサＣ1 ，スイッチング素子２
に相当するトランジスタｊ4 ，クランプ手段３に相当す
るクランプ回路１５より構成される。
素子１に相当するコンデンサＣ1 ，スイッチング素子２
に相当するトランジスタｊ4 ，クランプ手段３に相当す
るクランプ回路１５より構成される。
【００２２】アップ側回路１２の入力端子ＴIN1 には入
力信号ＳUPが供給される。入力端子ＴIN1 は入力回路１
４を介してコンデンサＣ1 の一端に接続されている。入
力回路１４はエンハンスメント（Ｅ）形ＭＯＳトランジ
スタＴr1，Ｔr2，ディプリーション（Ｄ）形ＭＯＳトラ
ンジスタＴr3，Ｔr4より構成され、Ｅ／Ｄ形の反転バッ
ファ回路を構成している。
力信号ＳUPが供給される。入力端子ＴIN1 は入力回路１
４を介してコンデンサＣ1 の一端に接続されている。入
力回路１４はエンハンスメント（Ｅ）形ＭＯＳトランジ
スタＴr1，Ｔr2，ディプリーション（Ｄ）形ＭＯＳトラ
ンジスタＴr3，Ｔr4より構成され、Ｅ／Ｄ形の反転バッ
ファ回路を構成している。
【００２３】入力回路１４の出力は容量Ｃ1 を介してト
ランジスタｊ4 のゲートに供給される。トランジスタｊ
4 はエンハンスメント形ＭＯＳトランジスタよりなり、
ソースには高電位側電圧Ｖ1 が印加され、ドレインはダ
ウン側回路１３の出力トランジスタｊ６を介して低電位
側電圧Ｖ2 に接続される。
ランジスタｊ4 のゲートに供給される。トランジスタｊ
4 はエンハンスメント形ＭＯＳトランジスタよりなり、
ソースには高電位側電圧Ｖ1 が印加され、ドレインはダ
ウン側回路１３の出力トランジスタｊ６を介して低電位
側電圧Ｖ2 に接続される。
【００２４】また、クランプ回路１５には出力端子Ｔ
OUT が接続される。
OUT が接続される。
【００２５】クランプ回路１５はディプリーション型Ｍ
ＯＳトランジスタｊ1 ，ｊ2 及びエンハンスメント型Ｍ
ＯＳトランジスタｊ3 より構成される。トランジスタｊ
1 はソースが高電位側電圧Ｖ1 に接続され、ドレインが
定電流発生用トランジスタｊ 2 のドレインと接続され、
ゲートには出力信号が供給される。
ＯＳトランジスタｊ1 ，ｊ2 及びエンハンスメント型Ｍ
ＯＳトランジスタｊ3 より構成される。トランジスタｊ
1 はソースが高電位側電圧Ｖ1 に接続され、ドレインが
定電流発生用トランジスタｊ 2 のドレインと接続され、
ゲートには出力信号が供給される。
【００２６】トランジスタｊ1 のドレインとトランジス
タｊ2 のドレインは整流用トランジスタｊ3 を介してト
ランジスタｊ4 のゲートに接続される。クランプ回路１
５は出力信号をクランプし、出力信号に応じた電圧でト
ランジスタｊ４のゲートをバイアスする。
タｊ2 のドレインは整流用トランジスタｊ3 を介してト
ランジスタｊ4 のゲートに接続される。クランプ回路１
５は出力信号をクランプし、出力信号に応じた電圧でト
ランジスタｊ４のゲートをバイアスする。
【００２７】ダウン側回路１３は入力回路１６，容量性
素子１に相当するコンデンサＣ3 ，スイッチング素子２
に相当するトランジスタｊ5 ，クランプ手段３に相当す
るトランジスタｊ5 より構成される。
素子１に相当するコンデンサＣ3 ，スイッチング素子２
に相当するトランジスタｊ5 ，クランプ手段３に相当す
るトランジスタｊ5 より構成される。
【００２８】入力回路１６は入力回路１４と同一の構成
で、ディプリーション型ＭＯＳトランジスタＴr5，Ｔr6
及びエンハンスメント形ＭＯＳトランジスタＴr7，Ｔr8
により反転バッファを構成している。入力回路１６には
入力端子ＴIN2 が接続されており、入力端子ＴIN2 には
アップ側回路１２の入力信号ＳIN1 を反転した入力信号
ＳIN2 が供給される。入力端子ＴIN2 に供給された入力
信号ＳIN2 は入力回路１６を介してコンデンサＣ3 の一
端に供給される。コンデンサＣ3 の他端はトランジスタ
ｊ6 のゲートに接続される。
で、ディプリーション型ＭＯＳトランジスタＴr5，Ｔr6
及びエンハンスメント形ＭＯＳトランジスタＴr7，Ｔr8
により反転バッファを構成している。入力回路１６には
入力端子ＴIN2 が接続されており、入力端子ＴIN2 には
アップ側回路１２の入力信号ＳIN1 を反転した入力信号
ＳIN2 が供給される。入力端子ＴIN2 に供給された入力
信号ＳIN2 は入力回路１６を介してコンデンサＣ3 の一
端に供給される。コンデンサＣ3 の他端はトランジスタ
ｊ6 のゲートに接続される。
【００２９】トランジスタｊ6 はドレインがアップ側回
路１２のトランジスタｊ4 のドレインに接続され、ソー
スには低電位側電圧Ｖ2 が印加される。また、トランジ
スタｊ6 のゲートにはクランプ用トランジスタｊ5 を介
して低電位側電圧Ｖ2 が印加される。
路１２のトランジスタｊ4 のドレインに接続され、ソー
スには低電位側電圧Ｖ2 が印加される。また、トランジ
スタｊ6 のゲートにはクランプ用トランジスタｊ5 を介
して低電位側電圧Ｖ2 が印加される。
【００３０】クランプ用トランジスタｊ5 はドレインが
トランジスタｊ6 のゲートに接続され、ソース及びゲー
トが低電位側電圧Ｖ2 に接続されており、低電位側電圧
Ｖ2に応じた電圧をクランプし、トランジスタｊ6 のゲ
ートをバイアスしている。
トランジスタｊ6 のゲートに接続され、ソース及びゲー
トが低電位側電圧Ｖ2 に接続されており、低電位側電圧
Ｖ2に応じた電圧をクランプし、トランジスタｊ6 のゲ
ートをバイアスしている。
【００３１】チャージポンプ回路１１の出力はトランジ
スタｊ4 とトランジスタｊ6 との接続点Ｐ0 で、接続点
Ｐ0 はループフィルタを構成するローパスフィルタ１７
に供給される。ローパスフィルタ１７は抵抗Ｒ1 ，
Ｒ2 ，コンデンサＣ2 より構成され、供給された信号の
高域成分をカットして出力端子ＴOUT に供給する。クラ
ンプ回路１５にはこのローパスフィルタ１７を通過して
高域成分が除去された信号が供給され、入力信号を出力
に応じたレベルにクランプする。
スタｊ4 とトランジスタｊ6 との接続点Ｐ0 で、接続点
Ｐ0 はループフィルタを構成するローパスフィルタ１７
に供給される。ローパスフィルタ１７は抵抗Ｒ1 ，
Ｒ2 ，コンデンサＣ2 より構成され、供給された信号の
高域成分をカットして出力端子ＴOUT に供給する。クラ
ンプ回路１５にはこのローパスフィルタ１７を通過して
高域成分が除去された信号が供給され、入力信号を出力
に応じたレベルにクランプする。
【００３２】図３に本発明の第１実施例の動作説明図を
示す。同図中、（Ａ）は入力信号Ｓ IN1 ，（Ｂ）は入力
回路１４の出力信号ｂ，（Ｃ）がチャージポンプ回路１
１の出力σ及びトランジスタｊ4 のゲート電圧ｃ，
（Ｄ）は入力信号ＳIN2 ，（Ｅ）は入力回路１６の出力
信号ｄ，（Ｆ）はトランジスタｊ6 のゲート電圧ｅを示
す。
示す。同図中、（Ａ）は入力信号Ｓ IN1 ，（Ｂ）は入力
回路１４の出力信号ｂ，（Ｃ）がチャージポンプ回路１
１の出力σ及びトランジスタｊ4 のゲート電圧ｃ，
（Ｄ）は入力信号ＳIN2 ，（Ｅ）は入力回路１６の出力
信号ｄ，（Ｆ）はトランジスタｊ6 のゲート電圧ｅを示
す。
【００３３】本実施例によればトランジスタｊ4 のゲー
ト電圧が出力信号σに応じてバイアスされているため、
トランジスタｊ4 のゲート−ソース、ゲート−ドレイン
間を常時出力信号σに応じた適正な値に充電した状態で
保持でき、トランジスタｊ4のスイッチング動作時に図
３（Ｃ）に示すようにゲート電圧ｃの立ち上がりが鈍る
ことがないため、トランジスタｊ4 の動作に遅延が生じ
ず、従って、出力σの応答に遅延が発生せず、高速な信
号にも対応できる。
ト電圧が出力信号σに応じてバイアスされているため、
トランジスタｊ4 のゲート−ソース、ゲート−ドレイン
間を常時出力信号σに応じた適正な値に充電した状態で
保持でき、トランジスタｊ4のスイッチング動作時に図
３（Ｃ）に示すようにゲート電圧ｃの立ち上がりが鈍る
ことがないため、トランジスタｊ4 の動作に遅延が生じ
ず、従って、出力σの応答に遅延が発生せず、高速な信
号にも対応できる。
【００３４】図４に本発明の第２実施例の構成図を示
す。本実施例のチャージポンプ回路２１はアップ回路２
２，ダウン回路２３より構成される。
す。本実施例のチャージポンプ回路２１はアップ回路２
２，ダウン回路２３より構成される。
【００３５】アップ回路２２は入力回路２４，容量性素
子１となるコンデンサＣ11，スイッチング素子２とより
なるトランジスタｊ11，クランプ手段３となるクランプ
回路２５，出力抵抗Ｒ11より構成されている。
子１となるコンデンサＣ11，スイッチング素子２とより
なるトランジスタｊ11，クランプ手段３となるクランプ
回路２５，出力抵抗Ｒ11より構成されている。
【００３６】入力回路２４はディプリーション型ＭＯＳ
トランジスタＴr21 及びエンハンスメント形ＭＯＳトラ
ンジスタＴr22 より構成され、入力バッファを構成して
おり、入力端子ＴIN21に供給されるアップ入力信号ＵＰ
の反転信号ＵＰｉが入力される。入力回路２４の出力は
コンデンサＣ11を介してトランジスタｊ11のゲートに供
給される。
トランジスタＴr21 及びエンハンスメント形ＭＯＳトラ
ンジスタＴr22 より構成され、入力バッファを構成して
おり、入力端子ＴIN21に供給されるアップ入力信号ＵＰ
の反転信号ＵＰｉが入力される。入力回路２４の出力は
コンデンサＣ11を介してトランジスタｊ11のゲートに供
給される。
【００３７】トランジスタｊ11はソースが高電位側電圧
Ｖ1 に接続され、ドレインが抵抗Ｒ 11を介して出力端子
ＴOUT2に接続されている。
Ｖ1 に接続され、ドレインが抵抗Ｒ 11を介して出力端子
ＴOUT2に接続されている。
【００３８】また、トランジスタｊ11のゲートにはクラ
ンプ回路２５が接続され、ゲートのバイアスを出力信号
に応じて制御している。
ンプ回路２５が接続され、ゲートのバイアスを出力信号
に応じて制御している。
【００３９】クランプ回路２５はディプリーション型Ｍ
ＯＳトランジスタＴr23 ，Ｔr24 ，Ｔr25 ，エンハンス
メント形ＭＯＳトランジスタＴr26 ，Ｔr27 ，Ｔr28 ，
コンデンサＣ13，ショットキダイオードＤS1よりなる第
１のクランプ回路及びディプリーション型ＭＯＳトラン
ジスタＴr29 ，Ｔr30 ，エンハンスメント形ＭＯＳトラ
ンジスタＴr31 ，Ｔr32 ，Ｔr33 ，抵抗Ｒ21よりなる第
２のクランプ回路より構成され、第１のクランプ回路に
より入力ＵＰ信号に応じたタイミングでショットキダイ
オードＤS1により振幅制御が行なわれつつ、トランジス
タｊ11のゲート電圧がバイアスされ、また、第２のクラ
ンプ回路により、バイアス電圧が出力電圧に応じた所定
の値に制御されつつ、供給される。
ＯＳトランジスタＴr23 ，Ｔr24 ，Ｔr25 ，エンハンス
メント形ＭＯＳトランジスタＴr26 ，Ｔr27 ，Ｔr28 ，
コンデンサＣ13，ショットキダイオードＤS1よりなる第
１のクランプ回路及びディプリーション型ＭＯＳトラン
ジスタＴr29 ，Ｔr30 ，エンハンスメント形ＭＯＳトラ
ンジスタＴr31 ，Ｔr32 ，Ｔr33 ，抵抗Ｒ21よりなる第
２のクランプ回路より構成され、第１のクランプ回路に
より入力ＵＰ信号に応じたタイミングでショットキダイ
オードＤS1により振幅制御が行なわれつつ、トランジス
タｊ11のゲート電圧がバイアスされ、また、第２のクラ
ンプ回路により、バイアス電圧が出力電圧に応じた所定
の値に制御されつつ、供給される。
【００４０】ダウン側回路２３は、ディプリーション型
ＭＯＳトランジスタＴr34 ，エンハンスメント形ＭＯＳ
トランジスタＴr35 よりなる反転入力回路２３ａ，容量
性素子１を構成するコンデンサＣ12，スイッチング素子
ｊ12を構成するトランジスタｊ12，抵抗Ｒ12，クランプ
手段３を構成するショットキダイオードＤS2，ディプリ
ーション型ＭＯＳトランジスタＴr36 ，エンハンスメン
ト形ＭＯＳトランジスタＴr37 ，Ｔr38 よりなり、アッ
プ信号ＵＰの反転信号であるダウン信号ＤＷＮが供給さ
れ、トランジスタｊ12のゲート電圧の供給のタイミング
を制御するタイミング回路、ディプリーション型ＭＯＳ
トランジスタＴr39 ，エンハンスメント形ＭＯＳトラン
ジスタＴr40 ，Ｔr41 よりなり、定電圧Ｖ1 及びダウン
信号ＤＷＮが供給され、トランジスタｊ12のソース電位
をダウン信号ＤＷＮに応じたタイミングで制御する回路
より構成される。
ＭＯＳトランジスタＴr34 ，エンハンスメント形ＭＯＳ
トランジスタＴr35 よりなる反転入力回路２３ａ，容量
性素子１を構成するコンデンサＣ12，スイッチング素子
ｊ12を構成するトランジスタｊ12，抵抗Ｒ12，クランプ
手段３を構成するショットキダイオードＤS2，ディプリ
ーション型ＭＯＳトランジスタＴr36 ，エンハンスメン
ト形ＭＯＳトランジスタＴr37 ，Ｔr38 よりなり、アッ
プ信号ＵＰの反転信号であるダウン信号ＤＷＮが供給さ
れ、トランジスタｊ12のゲート電圧の供給のタイミング
を制御するタイミング回路、ディプリーション型ＭＯＳ
トランジスタＴr39 ，エンハンスメント形ＭＯＳトラン
ジスタＴr40 ，Ｔr41 よりなり、定電圧Ｖ1 及びダウン
信号ＤＷＮが供給され、トランジスタｊ12のソース電位
をダウン信号ＤＷＮに応じたタイミングで制御する回路
より構成される。
【００４１】図５に本発明の第２実施例の動作説明図を
示す。同図中、（Ａ）は端子ＴIN22に供給されるＵＰ入
力信号、（Ｂ）は端子ＴIN22に供給される反転ダウン信
号ＤＷＮｉ，（Ｃ）はバイアス電圧Ｖref ，Ｖref'及び
ゲート信号ｃ，（Ｄ）はトランジスタｊ12のゲートの電
圧ｄ波形を示す。
示す。同図中、（Ａ）は端子ＴIN22に供給されるＵＰ入
力信号、（Ｂ）は端子ＴIN22に供給される反転ダウン信
号ＤＷＮｉ，（Ｃ）はバイアス電圧Ｖref ，Ｖref'及び
ゲート信号ｃ，（Ｄ）はトランジスタｊ12のゲートの電
圧ｄ波形を示す。
【００４２】本実施例によれば、アップ側回路２２とダ
ウン側回路２３とで高周波成分が打消し合い、出力信号
としてσに示すような出力波形が得られる。
ウン側回路２３とで高周波成分が打消し合い、出力信号
としてσに示すような出力波形が得られる。
【００４３】このとき、図５（Ｃ）に示すようにクラン
プ回路２５によりゲート電圧がチャージされているた
め、トランジスタｊ11のスイッチング動作時にトランジ
スタの立ち上がりに鈍りが生じることがないため、出力
σに遅れが生じることがなくなると共に、本実施例によ
れば、バイアス回路によりバイアス信号レベルの基準電
圧レベルＶref'を設定できる構成とし、図３（Ｂ）に示
すような適正レベルに調整することにより出力信号σに
バラツキが生じない。
プ回路２５によりゲート電圧がチャージされているた
め、トランジスタｊ11のスイッチング動作時にトランジ
スタの立ち上がりに鈍りが生じることがないため、出力
σに遅れが生じることがなくなると共に、本実施例によ
れば、バイアス回路によりバイアス信号レベルの基準電
圧レベルＶref'を設定できる構成とし、図３（Ｂ）に示
すような適正レベルに調整することにより出力信号σに
バラツキが生じない。
【００４４】図６に本発明の第３実施例の構成図を示
す。本実施例のチャージポンプ回路３０はアップ側回路
３１及びダウン側回路３２よりなり、両回路の出力を加
算して出力信号としている。
す。本実施例のチャージポンプ回路３０はアップ側回路
３１及びダウン側回路３２よりなり、両回路の出力を加
算して出力信号としている。
【００４５】アップ側回路３１は容量性素子１となるコ
ンデンサＣ31，スイッチング素子２となるトランジスタ
ｊ21，出力抵抗Ｒ31，クランプ手段３となるクランプ回
路３２より構成される。
ンデンサＣ31，スイッチング素子２となるトランジスタ
ｊ21，出力抵抗Ｒ31，クランプ手段３となるクランプ回
路３２より構成される。
【００４６】クランプ回路３２は出力信号σに応じてト
ランジスタｊ21のバイアスを制御する第１のクランプ回
路３２ａ，及び、アップ信号ＵＰの反転信号となる反転
アップ信号ＵＰｉのタイミングで、出力信号σのレベル
に応じてトランジスタｊ21のバイアスを制御する第２の
クランプ回路３２ｂより構成される。
ランジスタｊ21のバイアスを制御する第１のクランプ回
路３２ａ，及び、アップ信号ＵＰの反転信号となる反転
アップ信号ＵＰｉのタイミングで、出力信号σのレベル
に応じてトランジスタｊ21のバイアスを制御する第２の
クランプ回路３２ｂより構成される。
【００４７】第１のクランプ回路３２ａはディプリーシ
ョン型ＭＯＳトランジスタＴr42 ，Ｔr43 ，Ｔr44 ，エ
ンハンスメント形ＭＯＳトランジスタＴr45 ，Ｔr46 ，
トランジスタＴr42 〜Ｔr46 のバラツキによる電流変動
を調整する抵抗Ｒ31，Ｒ32，Ｒ33より構成され、出力σ
に応じた電圧をトランジスタｊ21のゲートに供給する。
ョン型ＭＯＳトランジスタＴr42 ，Ｔr43 ，Ｔr44 ，エ
ンハンスメント形ＭＯＳトランジスタＴr45 ，Ｔr46 ，
トランジスタＴr42 〜Ｔr46 のバラツキによる電流変動
を調整する抵抗Ｒ31，Ｒ32，Ｒ33より構成され、出力σ
に応じた電圧をトランジスタｊ21のゲートに供給する。
【００４８】第２のクランプ回路３２ｂはディプリーシ
ョン型ＭＯＳトランジスタＴr46 ，Ｔr47 ，エンハンス
メント形ＭＯＳトランジスタＴr48 ，Ｔr49 ，トランジ
スタＴr46 ，Ｔr47 のバラツキによる電流変動を調整す
る抵抗Ｒ34，Ｒ35，反転アップ信号入力用コンデンサＣ
33，振幅制限用ショットキダイオードＤS11 より構成さ
れる。
ョン型ＭＯＳトランジスタＴr46 ，Ｔr47 ，エンハンス
メント形ＭＯＳトランジスタＴr48 ，Ｔr49 ，トランジ
スタＴr46 ，Ｔr47 のバラツキによる電流変動を調整す
る抵抗Ｒ34，Ｒ35，反転アップ信号入力用コンデンサＣ
33，振幅制限用ショットキダイオードＤS11 より構成さ
れる。
【００４９】ダウン側回路３３は、容量性素子１を構成
するコンデンサＣ32，スイッチング素子２を構成するト
ランジスタｊ22，出力抵抗Ｒ32，クランプ手段３を構成
する（ショットキ）ダイオードＤS12 ，エンハンスメン
ト形ＭＯＳトランジスタＴr5 0 ，Ｔr51 ，Ｔr52 ，コン
デンサＣ34よりなり、ダウン信号ＤＷＮの反転信号であ
る反転ダウン信号ＤＷＮｉが供給され、トランジスタｊ
12のゲート電圧の供給のタイミングを制御するタイミン
グ回路、ディプリーション型ＭＯＳトランジスタＴ
r53 ，エンハンスメント形ＭＯＳトランジスタＴr54 ，
Ｔr55 よりなり、定電圧Ｖ1 が供給され、トランジスタ
ｊ12のソース電位を制御する回路より構成される。
するコンデンサＣ32，スイッチング素子２を構成するト
ランジスタｊ22，出力抵抗Ｒ32，クランプ手段３を構成
する（ショットキ）ダイオードＤS12 ，エンハンスメン
ト形ＭＯＳトランジスタＴr5 0 ，Ｔr51 ，Ｔr52 ，コン
デンサＣ34よりなり、ダウン信号ＤＷＮの反転信号であ
る反転ダウン信号ＤＷＮｉが供給され、トランジスタｊ
12のゲート電圧の供給のタイミングを制御するタイミン
グ回路、ディプリーション型ＭＯＳトランジスタＴ
r53 ，エンハンスメント形ＭＯＳトランジスタＴr54 ，
Ｔr55 よりなり、定電圧Ｖ1 が供給され、トランジスタ
ｊ12のソース電位を制御する回路より構成される。
【００５０】本実施例によれば第２実施例と略同様な動
作を行ない得、入力信号に対する出力信号の応答性を向
上し得る。
作を行ない得、入力信号に対する出力信号の応答性を向
上し得る。
【００５１】なお、上述の第１乃至第３実施例ではＭＯ
Ｓトランジスタを用いて回路を構成したが、ＭＥＳ形や
ＨＥＭＴ等のトランジスタを用いて構成することもで
き、ＭＥＳ形、ＨＥＭＴ等を用いることによりさらに高
速化が可能となり、数ＧＨｚの信号に対しても良好な応
答性が得られる。
Ｓトランジスタを用いて回路を構成したが、ＭＥＳ形や
ＨＥＭＴ等のトランジスタを用いて構成することもで
き、ＭＥＳ形、ＨＥＭＴ等を用いることによりさらに高
速化が可能となり、数ＧＨｚの信号に対しても良好な応
答性が得られる。
【００５２】図７に本発明のＰＬＬ回路の一実施例の構
成図を示す。ＰＬＬ回路４０は電圧制御発振器（ＶＣ
Ｏ）４１，分周器４２，位相比較器４３，チャージポン
プ回路４４，ループフィルタ４５より構成される。ＶＣ
Ｏ４１の出力は再生クロックとなると共に分周器４２に
供給され、分周される。分周器４２で分周された後、位
相比較器４３に供給される。位相比較器４３には基準ク
ロックが供給されており、分周器４２からの信号と基準
クロックとを比較し、その位相差に応じたレベルの非反
転クロック（アップ信号ＵＰ）及び非反転クロックを反
転した反転クロック（ダウン信号ＤＷＮ）を出力する。
成図を示す。ＰＬＬ回路４０は電圧制御発振器（ＶＣ
Ｏ）４１，分周器４２，位相比較器４３，チャージポン
プ回路４４，ループフィルタ４５より構成される。ＶＣ
Ｏ４１の出力は再生クロックとなると共に分周器４２に
供給され、分周される。分周器４２で分周された後、位
相比較器４３に供給される。位相比較器４３には基準ク
ロックが供給されており、分周器４２からの信号と基準
クロックとを比較し、その位相差に応じたレベルの非反
転クロック（アップ信号ＵＰ）及び非反転クロックを反
転した反転クロック（ダウン信号ＤＷＮ）を出力する。
【００５３】位相比較器４３で生成されたクロックはチ
ャージポンプ回路４４に供給される。チャージポンプ回
路４４は本発明の第１乃至第３実施例で説明したチャー
ジポンプ回路１１，２１，３０で構成する。
ャージポンプ回路４４に供給される。チャージポンプ回
路４４は本発明の第１乃至第３実施例で説明したチャー
ジポンプ回路１１，２１，３０で構成する。
【００５４】チャージポンプ回路１１，２１，３０では
前述したようにクロックのレベル変動に応じた出力信号
Ｏを出力し、ループフィルタ４５を介してＶＣＯ４１に
供給される。
前述したようにクロックのレベル変動に応じた出力信号
Ｏを出力し、ループフィルタ４５を介してＶＣＯ４１に
供給される。
【００５５】このように、本実施例のＰＬＬ回路４０の
チャージポンプ回路４４に前述のチャージポンプ回路１
１，２１，３０を用いることにより、位相比較器４３の
出力に対するチャージポンプ回路４４の出力信号の応答
性を向上させることができるため、ＰＬＬのロック動作
を正確に行ない得る。
チャージポンプ回路４４に前述のチャージポンプ回路１
１，２１，３０を用いることにより、位相比較器４３の
出力に対するチャージポンプ回路４４の出力信号の応答
性を向上させることができるため、ＰＬＬのロック動作
を正確に行ない得る。
【００５６】図８にＰＬＬ回路４０の適用例の構成図を
示す。本適用例は光通信システムの構成を示す。送信機
５１から送信された光信号は光ファイバ５２により伝送
され、受信機５３に供給される。
示す。本適用例は光通信システムの構成を示す。送信機
５１から送信された光信号は光ファイバ５２により伝送
され、受信機５３に供給される。
【００５７】受信機５３では光検知器５４により光ファ
イバ５２を伝送した光を電気信号に変換し、バッファ５
５を介してＡＧＣ５６に供給し、クロック再生器５７，
データ識別回路５８等に供給する。
イバ５２を伝送した光を電気信号に変換し、バッファ５
５を介してＡＧＣ５６に供給し、クロック再生器５７，
データ識別回路５８等に供給する。
【００５８】クロック再生器５７は供給された電気信号
に基づいてＰＬＬ回路４０により電気信号に同期したク
ロックを生成しデータ識別回路５８に供給する。データ
識別回路５８はクロック再生器５７から供給されたクロ
ックに基づいてデータを復調する。
に基づいてＰＬＬ回路４０により電気信号に同期したク
ロックを生成しデータ識別回路５８に供給する。データ
識別回路５８はクロック再生器５７から供給されたクロ
ックに基づいてデータを復調する。
【００５９】以上のシステムにおいて前述したＰＬＬ回
路４０を用いることにより供給された信号に対してクロ
ックのロック動作を正確に行なえ、データ識別の誤まり
が少なくなる。
路４０を用いることにより供給された信号に対してクロ
ックのロック動作を正確に行なえ、データ識別の誤まり
が少なくなる。
【００６０】
【発明の効果】上述の如く、本発明の請求項１，２によ
れば、クランプ手段及び容量性素子によりスイッチング
素子のスイッチング動作制御信号の低下を防止できるた
め、入力信号に対する出力信号の応答性を向上させるこ
とができる等の特長を有する。
れば、クランプ手段及び容量性素子によりスイッチング
素子のスイッチング動作制御信号の低下を防止できるた
め、入力信号に対する出力信号の応答性を向上させるこ
とができる等の特長を有する。
【００６１】請求項３によれば、請求項１，２のチャー
ジポンプ回路をＰＬＬ回路に用いることにより、高速で
追従が行なえるため、ＰＬＬ回路においてロック及び追
従が高速で行なえ、高周波のクロック生成に対応できる
等の特長を有する。
ジポンプ回路をＰＬＬ回路に用いることにより、高速で
追従が行なえるため、ＰＬＬ回路においてロック及び追
従が高速で行なえ、高周波のクロック生成に対応できる
等の特長を有する。
【図１】本発明の原理構成図である。
【図２】本発明の第１実施例の構成図である。
【図３】本発明の第１実施例の動作説明図である。
【図４】本発明の第２実施例の構成図である。
【図５】本発明の第２実施例の動作説明図である。
【図６】本発明の第３実施例の構成図である。
【図７】本発明のチャージポンプ回路を用いたＰＬＬ回
路の構成図である。
路の構成図である。
【図８】本発明のＰＬＬ回路を用いた通信システムの構
成図である。
成図である。
【図９】ＰＬＬ回路の構成図である。
【図１０】従来のチャージポンプ回路の構成図である。
１ 容量性素子 ２ スイッチング素子 ３ クランプ手段 １１ チャージポンプ回路 １４，１６ 入力回路 Ｃ1 ，Ｃ3 コンデンサ ｊ4 ，ｊ6 出力トランジスタ １５ クランプ回路 Ｊ5 クランプ用トランジスタ
Claims (3)
- 【請求項１】 入力信号に応じて充放電される容量性素
子（１）と、 前記容量性素子（１）を介して前記入力信号がスイッチ
ング制御信号として供給され、前記入力信号に応じてス
イッチングし、該スイッチング動作に応じて出力信号を
出力するスイッチング素子（２）と、 前記スイッチング素子（２）のスイッチング動作に応じ
て出力される前記出力信号が供給され、前記出力信号を
クランプし、前記スイッチング素子（２）を前記出力信
号に応じてバイアスするクランプ手段（３）とを有する
ことを特徴とするチャージポンプ回路。 - 【請求項２】 入力信号に応じて充放電される容量性素
子（１）と、 前記容量性素子（１）を介して前記入力信号がスイッチ
ング制御信号として供給され、前記入力信号に応じてス
イッチングし、該スイッチング動作に応じて定電圧を出
力するスイッチング素子（２）と、 前記スイッチング素子（２）のスイッチング動作に応じ
て出力される前記定電圧信号が供給され、前記定電圧を
クランプし、前記スイッチング素子（２）を前記定電圧
に応じてバイアスするクランプ手段（３）とを有するこ
とを特徴とするチャージポンプ回路。 - 【請求項３】 前記出力信号に応じて再生クロック信号
周波数を制御する電圧制御発振部（４１）と、 前記電圧制御発振部（４１）の再生クロック信号に応じ
た信号と、前記再生クロック信号を同期させようとする
信号に同期した基準クロックとの位相差を検出し、位相
差に応じた位相差信号を前記請求項１又は２記載のチャ
ージポンプ回路の入力信号として供給する位相比較手段
（４２，４３）とを有することを特徴とするＰＬＬ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04271194A JP3291112B2 (ja) | 1994-03-14 | 1994-03-14 | チャージポンプ回路及びそれを用いたｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04271194A JP3291112B2 (ja) | 1994-03-14 | 1994-03-14 | チャージポンプ回路及びそれを用いたｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07249985A true JPH07249985A (ja) | 1995-09-26 |
| JP3291112B2 JP3291112B2 (ja) | 2002-06-10 |
Family
ID=12643664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04271194A Expired - Lifetime JP3291112B2 (ja) | 1994-03-14 | 1994-03-14 | チャージポンプ回路及びそれを用いたｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3291112B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6407619B1 (en) | 1999-09-14 | 2002-06-18 | Nec Corporation | Charge pump circuit and PLL circuit using the same |
-
1994
- 1994-03-14 JP JP04271194A patent/JP3291112B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6407619B1 (en) | 1999-09-14 | 2002-06-18 | Nec Corporation | Charge pump circuit and PLL circuit using the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3291112B2 (ja) | 2002-06-10 |
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Legal Events
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|---|---|---|---|
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