JPH07253923A - メモリ制御回路 - Google Patents

Abstract

(57)【要約】 【目的】計算機システムにおいて、複数バンクよりなる
インタリーブメモリ制御のキューメモリ量削減とアクセ
ス高速化を目的とする。 【構成】プロセッサ１０、メモリ制御回路７０、メモリ
４１〜４４からなる計算機システムにおいて、メモリ制
御回路内に、アクセス要求を格納するバンクと独立でメ
モリ４１〜４４に対し共通使用するキュー７１〜７３、
キュー７１〜７３に書き込まずに直接バンクアクセス可
能な短絡路８０、バンク内アクセス順序保証回路９０を
設ける。 【効果】キュー７１〜７３は、バンク数の整数倍のエン
トリを設けずにメモリ制御を可能にするので回路規模を
削減する。システム内のバンクビジー制御回路を１ＬＳ
Ｉに集積し配線長を短くし遅延を削減し高速化する。短
絡路８０により、キュー書込み／読出しサイクルをデ−
タアクセスタイムから削減できデータ処理を高速化す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は計算機システムにおける
メモリ制御装置に関し、特にインタリーブメモリ構成を
有する計算機システムにおけるアクセス要求を制御する
メモリ制御装置に関する。

【０００２】

【従来の技術】計算機システムにおけるインタリーブメ
モリの制御については、特開昭６２−２５１９５６「記
憶制御方式」において論じられている。前記従来技術で
は、複数のバンクよりインタリーブメモリを構成し、更
にパイプライン制御を適用し効率的なメモリアクセスを
実現する方法について述べている。

【０００３】

【発明が解決しようとする課題】しかしながら、上記従
来技術ではアクセス順序制御回路の設計の簡単さを重視
した技術であり、メモリ集積度の向上によるアクセス高
速化について配慮されていなかった。このため、メモリ
にＣＭＯＳＬＳＩを利用してインタリーブメモリを構成
した場合の制御について考えてみると、読みだし要求の
発行から読みだしデータの到着までの処理時間が長くな
っていた。

【０００４】これは次の理由による。ＤＲＡＭメモリ回
路はメモリのアクセス間隔に要するサイクルタイム短縮
よりも集積度の高さを目指しており、高いスループット
を達成するには複数のバンクより構成したインタリーブ
メモリが必要である。しかしながら、バンク数が多くな
るとメモリ制御回路が１ＬＳＩに納まらなく、複数ＬＳ
Ｉにまたがるバンク制御が必要になる。この結果、ＬＳ
Ｉ入出力回路および基板配線による遅延が発生し、読み
出しデータの到着までの時間が長くなっていた。また、
ＣＭＯＳＬＳＩではＥＣＬＬＳＩに比べ集積度が高い
が、駆動能力が弱い。このため、寄生容量や直流抵抗に
よる遅延時間が大きく、複数ＬＳＩで制御すると読みだ
しデータの到着までの処理時間が長くなっていた。更
に、上記従来技術では、メモリアクセスの順序保証の簡
単化のために、バンクが未使用状態でも、待ち合わせキ
ューに要求を書き込んで読みだす処理を行なうので、読
みだしデータの到着時間が長くなっていた。

【０００５】メモリアクセスの順序保証とは、同一アド
レスに対する読みだしと書き込みの処理が発行された順
に処理されるべきことを指す。一般に従来技術によるア
クセス順序保証は、待ち合わせキューに、書き込んだ順
に読みだすＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ
Ｏｕｔ）の構造を導入することで保証している。

【０００６】しかし、未使用のバンクへのアクセスが遅
れることを回避するために、バンク対応のキューを設
け、従来はバンク数の４倍程度のキューエントリを設け
ているので、高スループットのメモリシステムになるほ
ど待ち合わせキューの回路規模増大がメモリアクセスの
ターンアラウンドタイムを長くする上、キューへの書き
込み自体がメモリアクセスのターンアラウンドタイムを
長くしていた。

【０００７】本発明の目的は、ＣＭＯＳＬＳＩを利用し
た計算機システムにおいて、待合せキューの回路規模の
増大を押さえ、かつキューへの書き込みによるターンア
ラウンドタイムの増大を押さえた、高速なインタリーブ
メモリ制御方法を提供することである。

【０００８】

【課題を解決するための手段】上記目的を達成するため
に、本発明では、複数のバンクよりなるインタリーブメ
モリを構成した計算機システムにおいて、バンクビジー
を待ち合わせる、メモリアクセス要求の格納手段とし
て、各バンクで共通に使用するランダムアクセスキュー
を備える。

【０００９】また、各バンク共通に設けたアクセスキュ
ーからのアクセス要求の読みだしを、各バンク宛のアク
セス要求毎にアクセス順序を保証しながら行なうアクセ
ス順序回路を設ける。

【００１０】更に、リクエスト発行からメモリ読みだし
データ獲得までの時間を短縮するために、第１のアクセ
ス要求の宛先バンクが未使用であることを検出する回
路、前記アクセスキュー内に当該宛先バンク宛のアクセ
ス要求がないことを検出する回路、当該宛先バンクが未
使用であるとき、かつ、前記アクセスキュー内に当該宛
先バンク宛のアクセス要求がないときに使用される、当
該第１のアクセス要求を前記アクセスキューを介さず当
該宛先バンクへアクセス可能とする短絡路を備える。

【００１１】

【作用】バンクビジーを待ち合わせる、メモリアクセス
要求の格納手段として、バンク対応ではなく、各バンク
で共通に使用するランダムアクセスキューを設けたの
で、バンク数の整数倍のエントリをバンク対応に設ける
必要がなく、アクセスキューをバンク対応に設けた場合
と比べて、ランダムアクセスキューの回路規模を削減す
ることができる。

【００１２】また、各バンク宛のアクセス要求を制御す
るアクセス順序回路は、各バンク共通に設けたアクセス
キューからのアクセス要求の読みだしを、バンクごとに
独立に、アクセス順序を保ちながら行なうので、システ
ム共通に設けたアクセスキューを用いて回路規模を削減
しつつインタリーブメモリの制御を可能にすることがで
きる。

【００１３】更に、バンクビジーでない場合、リクエス
トキューに書き込まずに直接バンクアクセスが可能な短
絡路を設けたので、アクセス要求のアクセスキューへの
キュー書き込みとアクセスキューからの読みだしの２サ
イクルをデ−タアクセスタイムから削減することがで
き、データ処理を高速化できる。

【００１４】

【実施例】以下、本発明の一実施例を図１から図６によ
り説明する。図１は、インタリーブメモリを備えた計算
機システムの一実施例の構成図である。プロセッサ１
０、入出力装置２０と、メモリ制御回路３０が、接続さ
れている。また、４つのバンク４１、４２、４３、４４
からなるインタリーブメモリがメモリ制御回路３０に接
続されている。バンク４１、４２、４３、４４は、図１
においてはＤＲＡＭで構成される。これら４つのバンク
は、アドレスの４を法とする剰余によりグループ分けさ
れており、例えば１つのバンクに発行可能なアクセス間
隔が４サイクルだと、各バンクへは４サイクルピッチの
アクセスしかできないが、０番地から７番地への１連の
読みだしアクセスには、１サイクルピッチにデータをパ
イプライン処理することにより、スループットを１バン
ク構成の４倍向上している。

【００１５】以下、本実施例においては４バンク構成の
システムで説明するが、例えばプロセッサ１０からのア
クセスピッチを２分の１に短縮し、バンク数を２倍以上
に増やした計算機システムに本発明を適用した場合は、
より一層高いゲート削減効果が得られる。

【００１６】図２は、従来技術によるメモリ制御回路３
０の構成図である。プロセッサ１０および入出力装置２
０からのメモリへのアクセス要求はリクエストプライオ
リティ制御回路５０により１サイクルに１要求に絞り込
まれラッチ群９５に送られる。次に、リクエストキュー
制御回路６０により４つのバンク対応キューのビジー状
態をチェックして、アドレスの内２ビットをもとにバン
ク対応のメモリ制御回路７１０、７２０、７３０、７４
０に送られる。これらの構成要素は以下のように使われ
る。メモリ制御回路７１０、７２０、７３０、７４０は
それぞれ同様の構成を有する。以下、メモリ制御回路７
１０を例に説明する。

【００１７】（１）０番地へのＲＥＡＤアクセスがある
とする。０番地に対応するバンク１のキュー７１１、７
１２のいづれかが空いていることを、書き込みポインタ
７１５および読みだしポインタ７１６の比較回路７１７
により検出し、空きがある場合に限り書き込みポインタ
７１５の指すエントリに書き込む。例えば、７１５およ
び７１６が値０だとすると、エントリ７１１に書き込ん
で、加算器７１８により書き込みポインタ７１５を値１
にする。

【００１８】（２）バンク４１が未使用の時、リクエス
トキュー制御回路６０は書き込みの次のサイクルにおい
て読みだし制御を行なう。ビジーカウンタ７５１にバン
クビジーサイクル数を初期化し、減算器７５２を用いて
毎サイクル１を減算する。他方で、読みだしポインタ７
１６の指すエントリ７１１を読みだしてバンク４１に読
みだし要求を発行する。ここで、書き込みポインタ７１
５と読みだしポインタ７１６が共に値１を指すようにな
るが、読みだしによる一致はキューが空になったことを
示している。なお、ビジーカウンタ７５１にセットする
初期値は、バンクビジーサイクル数であり、メモリに使
用するＲＡＭ固有のサイクル時間と計算機システムの設
計により事前に定めることができる。この値を初期値と
してビジーカウンタ７５１に設定し、減算器７５２でカ
ウントダウンし「０」となった時点を検出することで、
バンクビジー期間の経過を知ることができ、メモリに対
する次の動作タイミングを知ることができる。

【００１９】（３）バンク４１が使用中であることは、
リクエストキューコントロール６０はビジーカウンタ７
５１により検出する。その後、減算器７５２のキャリ信
号発行によりバンクが使用中でないことを検出した時点
で、読みだし制御を行なう。すなわち、読みだしポイン
タ７１６の指すエントリ７１１を読みだしてバンク４１
にＲＥＡＤ要求を発行する。ここで、書き込みポインタ
７１５と読みだしポインタ７１６が共に値１を指すよう
になるが、読みだしによる一致はキューが空になったこ
とを示している。

【００２０】（４）つぎに、バンク１が未使用になって
から、４番地へのＲＥＡＤと、８番地へのＲＥＡＤと、
１２番地へのＲＥＡＤが連続して発行されたとする。書
き込みポインタ７１５は、キューバッファが７１１と７
１２の２つであるから、書き込みが行われる毎に、１つ
づつ更新され、その値は、値１から値０、値１、値０と
変化する。この間、読み出しポインタ７１６は値１から
値０になってアクセスを１個発行する。この時、ビジー
カウンタ７５１は再設定され０以外になるので、８番地
へのＲＥＡＤと、１２番地へのＲＥＡＤはキューからよ
みだされず、キュー内に待たされる。また、書き込み制
御時に、書き込みポインタ７１５および読み出しポイン
タ７１６の値を比較し、その結果が一致したことからバ
ンク対応キューの空きがないことを検出した比較器７１
７は、バンク対応キューに空きが無いことをリクエスト
キュー制御回路６０に報告する。

【００２１】（５）１つでもバンク対応キューの空きが
ないことが判明すると、リクエストキュー制御回路６０
はプロセッサ１０および入出力装置２０にアクセス要求
の抑止信号を発行する。なお、図２においては抑止信号
線は記載していない。抑止信号が発行された間に同時に
発行されたアクセス要求はラッチ９５に格納された状態
で待たされ、バンク対応キュー７１１、７１２のどれか
が空くか、バンク４１以外のバンクへの要求であること
が判明すると、次のアクセス要求を１個受け付けるため
に抑止信号を１サイクル取り下げる。

【００２２】（６）バンク対応キュー７１１、７１２の
どれかが空いた場合、以後１サイクルピッチの処理が続
く。

【００２３】（７）バンク４１のキュー７１１、７１２
に空きが無いまま、バンク４１以外のバンクへの要求で
あることが判明した場合、ラッチ９５に格納したアドレ
スを確認しながら抑止信号を制御するので、ラッチ９５
が１アクセス要求しか格納できない本構成では、処理ピ
ッチが２サイクル以上になる。

【００２４】以上で述べた従来技術によるキュー７１
１、７１２と、書き込みポインタ７１５および読みだし
ポインタ７１６、およびこれらから派生する信号の比較
回路７１７は、バンク対応に設けるので全体の回路規模
が大きく、バンク数が大きいほど全体を１個のＬＳＩに
納めることが困難になる。それゆえ、ポインタをインク
リメントして比較し、リクエストキュー制御回路６０で
要求を抑止する信号を作成する間にＬＳＩにまたがった
制御が発生し、これがマシンサイクルタイムタイムを増
大させる要因になる。

【００２５】このマシンサイクルタイム増大を緩和する
一般的な手法は、キューの書き込みおよび読みだしポイ
ンタのコピーをリクエストキュー制御回路６０内部に設
けることであるが、コピーを設けても７１０、７２０、
７３０、７４０を４個のＬＳＩとすると、リクエストキ
ュー制御回路６０との接続信号には、一般に１個のＬＳ
Ｉとの接続の場合より４倍以上長い配線を必要とする。
また、ＬＳＩを渡るために入出力ゲートが介在するの
で、ラッチ９５の出力に対応する中継ラッチ９５１が必
要となり、読みだしデータのターンアラウンドタイムを
長くすることになっていた。

【００２６】図３は本発明によるインタリーブメモリ制
御回路の構成図である。プロセッサ１０、入出力装置２
０、本発明の主要部であるメモリ制御回路７０、および
インタリーブメモリ４１、４２、４３、４４から構成さ
れる。プロセッサ１０および入出力装置２０からのメモ
リアクセス要求は、まず、１サイクルに１要求に絞り込
む、メモリ制御回路７０内のリクエストプライオリティ
制御回路５０に入力される。次に、アクセス要求は、絞
り込まれたアクセス要求を一時保持するラッチ９５に送
られる。

【００２７】その後、リクエストキュー制御回路６５
は、４つのバンク対応ビジーカウンタ７５１、７６１、
７７１、７８１によりバンクのビジー状態をチェック
し、また、キューエントリ７１、７２、７３に対応して
設けられたエントリの空き状態を格納する有効ビット８
１、８２、８３をチェックし、ラッチ９５内のメモリア
クセス要求をバンク非対応のキュー７１、７２、７３に
送る。次のサイクルにキューに書き込むエントリは、有
効ビットが０のものから任意の１個をプライオリティ回
路８５により予め選んでおく。また全ての有効ビットが
１の場合、つまり、エントリキューに空きがない場合
は、空きがないことがリクエストキュー制御回路６５に
通知され、リクエストキュー制御回路６５はプロセッサ
および入出力装置にアクセス要求を抑止する抑止信号が
出されるようにする。

【００２８】また、キューに書き込まずに直接リクエス
トをバンクに発行する短絡路８０を設け、これによりキ
ューに書き込まずに直接リクエストの発行をバンクに伝
えることを可能にする。なお、７６０、７７０、７８０
は、バンク対応カウンタ７５１と減算器７５２からなる
７５０と同様の構成を有し、それぞれバンク対応カウン
タ７６１、７７１、７８１と、減算器７６２、７７２、
７８２を有する。

【００２９】従来技術では、４つのそれぞれのバンク対
応に２エントリのキューを１つづつ設け４サイクルのバ
ンクビジーの待合わせを行なう回路を構成し、合計８エ
ントリを必要としたが、図３に示すように、本発明で
は、バンクと独立に、４つのバンクに対してに３エント
リのキューを１つだけ設ける。そして、以下、説明する
ように、この３エントリで４サイクルのバンクビジーを
待ち合わせできる。つまり、本発明では、エントリ数は
半分以下に削減したことになり、メモリ制御回路全体を
１個のＬＳＩに納めることが容易となる。その結果、デ
ータ転送に必要な配線長が短くなりデータ転送で発生す
るディレイを短縮することができる。以下、動作を説明
する。

【００３０】（１）０番地へのＲＥＡＤアクセスがある
とする。リクエストキュー制御６５は、ビジーカウンタ
７５１によりバンク４１の使用状態を検出し、未使用の
場合はバイパス制御、使用中の場合は書き込み制御を行
う。その結果、目的のバンクを未使用の場合、直ちにバ
ンク４１に起動をかける。一方、目的のバンクを使用中
の場合はアクセス要求のキューへの書き込み制御を行な
う。

【００３１】（２）バンク４１を未使用の時、リクエス
トキュー制御回路６５は、当該アクセス要求を短絡路８
０を介し直接バンクメモリに対して発行するバイパス制
御を行うように、書き込みポインタ７５を制御する。こ
の結果、キューへの書き込み制御、およびキューからの
読み出し制御が不要となり、その分、バンクメモリに対
するデータアクセス時間が短縮できる。

【００３２】（３）バンク４１を使用中の時、リクエス
トキュー制御回路６５は、０番地に対応するバンク４１
のキュー７１、７２、７３のいづれかが空いていること
を、有効ビット８１、８２、８３のプライオリティ回路
８５により検出し、空きがある場合に限り、書き込みポ
インタ７５の指すエントリにアクセス要求を書き込む制
御を行う。書き込みポインタ７５が値０の時、エントリ
７１に書き込んで、その後、書き込みポインタ７５は、
有効ビット８１を値１にセットする。次に読み出し制御
は、減算器７５２の０検出信号発行時において行われ
る。すなわち、読みだしポインタ７６の指すエントリ７
１を読みだしてバンク４１にアクセス要求を発行する。
読み出しの際、有効ビット８１はリセットされ、有効ビ
ット８１は値０になる。この結果、有効ビット８１、８
２、８３は全て値０になり、キューが空になったことを
示すことになる。

【００３３】（４）次に、バンク４１が未使用になって
から、４番地へのＲＥＡＤと、８番地へのＲＥＡＤと、
１２番地へのＲＥＡＤが連続して発行されたとする。４
番地へのＲＥＡＤは、バンク４１が未使用なのでバイパ
ス制御が行われ、この結果、４番地へのＲＥＡＤに於い
ては、書き込みポインタ７５は、値０（キュー７１を示
す）のままである。その後の８番地へのＲＥＡＤと、１
２番地へのＲＥＡＤに対しては、４番地へのＲＥＡＤに
よりバンク４１が使用中のため、書き込みポインタは、
８番地へのＲＥＡＤがキュー７１に書き込まれた後、値
０から値１（キュー７２を示す）に、１２番地へのＲＥ
ＡＤがキュー７２に書き込まれた後、値１から値２（キ
ュー７３を示す）になる。この間、読みだしポインタ７
６は値３（短絡路８０を示す）のまま、即ち、バイパス
制御によりをメモリへ１個発行する。４番地へのアクセ
スがメモリへ発行されると、ビジーカウンタ７５１が０
以外になるので８番地へのＲＥＡＤと、１２番地へのＲ
ＥＡＤが待たされる。また、キュー７３の空きがあるこ
とが、有効ビット８３が０であることを検出したプライ
オリティ回路８５によりリクエストキュー制御回路６５
へ知らされる。

【００３４】（５）一方、バンク非対応キューの空きが
ないことが判明すると、リクエストキュー制御回路６５
はプロセッサ１０および入出力装置２０にアクセス要求
の抑止信号を発行する。図３ではリクエストキュー制御
回路６５から入出力装置２０およびプロセッサ１０への
抑止信号線は図示していない。抑止信号が発行された間
に同時に発行されたアクセス要求はラッチ９５に格納さ
れた状態で待たされる。その後、バンク非対応キュー７
１、７２、７３のどれかが空くと、次のアクセス要求を
１個受け付けるために抑止信号が１サイクル間取り下げ
られる。若しくは、次のアクセス要求が未使用状態のバ
ンクへの要求であることが判明すると、バイパス制御に
よりバンクメモリをアクセスできるので、当該次のアク
セス要求を１個受け付けるために抑止信号が１サイクル
間取り下げられる。

【００３５】（６）本実施例では、バンク非対応キュー
７３が空いているので、以後１サイクルピッチの処理が
続く。

【００３６】図４は、本発明によるアクセス順序保証回
路９０の実施例である。アクセス順序保証回路９０は、
選択回路８６（図３では１本の線で表現される。）を制
御する読みだしポインタ７６の値を決定するために、バ
ンク対応回路８５０、８６０、８７０、８８０、および
キューエントリ対応回路８１０、８２０、８３０より構
成される。書き込み制御時に、エントリ番号がプライオ
リティ回路８５から、プロセッサまたは入出力装置から
入力されるアクセス要求のバンクアドレスがラッチ９５
から入力される。また読みだし制御時に、バンクビジー
カウンタ７５１と減算器７５２からなる７５０からバン
ク対応読み出し信号が入力される。

【００３７】バンク対応回路８５０は、バンク対応回路
８５０が管理するバンクに対する、「最も古いアクセス
要求のエントリ番号」８５２を保持回路により保持し、
また、エントリ番号８５２の有効か否かを示す有効ビッ
ト８５１を有効ビット回路により保持する。更に、バン
ク対応回路８５０は、「最も古いアクセス要求のエント
リ番号」８５２をエントリ書き込み時に更新するため
に、バンク対応回路８５０に「最も新しいアクセス要求
のエントリ番号」８５４と、エントリ番号８５４の有効
ビット８５３を保持する。バンク対応回路８１０、８２
０、８３０も同様な構成をとる。

【００３８】一方、キューエントリ対応回路８１０は、
「最も古いアクセス要求のエントリ番号」８５２をエン
トリ読みだし時に更新するために、エントリ対応回路８
１０に「次に古いアクセス要求のエントリ番号」８１２
と、エントリ番号８１２の有効ビット８１１を保持す
る。キューエントリ対応回路８２０、８３０も同様な構
成をとる。

【００３９】この構成によれば、エントリキュー内に、
チェィンを組んで、書き込まれた古い順に、キューエン
トリ対応回路８１０、８２０、８３０によって管理され
ているアクセス要求群から、それぞれのバンク対応回路
８５０、８６０、８７０、８８０は、それぞれ独立に、
バンク対応に最も早く読みだすべきアクセス要求と、次
に読み出すべきキューエントリのエントリ番号を知るこ
とができる。つまり、バンク対応回路の「最も古いアク
セス要求のエントリ番号」８５２と、有効ビット回路の
出力と、バンクビジーカウンタ７５２からの読みだし起
動信号とをＡＮＤすることによって、バンクビジーが解
除された時点で読みだされるべきエントリが作成され、
このＡＮＤをＯＲすることで、読みだすべきエントリ番
号が決定される。

【００４０】次に、図４で示したアクセス順序保証回路
９０の動作の詳細を、以下、（４’）から（６’）で説
明する。

【００４１】（４’）ＤＡＲＡＭで構成されるバンク４
１が未使用になってから、４番地へのＲＥＡＤと、８番
地へのＲＥＡＤと、１２番地へのＲＥＡＤが連続して発
行されたとする。４番地へのＲＥＡＤは、ＤＡＲＡＭで
構成されるバンク４１が未使用なため、短絡路８０によ
ってバイパス制御が行われる。そのため、書き込みポイ
ンタ７５は値０のままである。その後、８番地へのＲＥ
ＡＤがキューへ格納された後、書き込みポインタ７５は
値０から値１に更新され、１２番地へのＲＥＡＤがキュ
ーへ格納された後、書き込みポインタ７５は値１から値
２に更新される。この間、読みだしポインタ７６は、バ
イパス制御のために値３（短絡路８０を示す）のままア
クセスを１個発行する。これにより、ビジーカウンタ７
５１が０以外になるので８番地へのＲＥＡＤと、１２番
地へのＲＥＡＤが待たされる。また、キュー７３の空き
があることが、有効ビット８３が０であることを検出し
たプライオリティ回路８５によりアクセス順序保証回路
９０に知らされる。

【００４２】この間、プライオリティ回路８５からの書
き込みエントリ番号は値０から値０、値０、値１にな
る。最初の４番地への要求は、バンク４１へのアクセス
要求がキュー内に無いので短絡路８０を通る。一方、実
際にエントリキュー７１、７２への書き込みが発生する
のは８番地と１２番地への要求である。

【００４３】１番目の書込時（８番地へのアクセス要求
をキューへ書き込む際）には、「最も新しいアクセス要
求のエントリ番号」８５４、及び、「最も古いアクセス
要求のエントリ番号」８５２を値０にセットし、エント
リ０の「次に古いアクセス要求のエントリ番号」８１２
の有効ビット８１１を値０に初期化する。２番目の書き
込み時（１２番地へのアクセス要求をキューへ書き込む
際）には、同様に、８５４を値１にセットし、エントリ
１の「次に古いアクセス要求エントリ番号」８２２の有
効ビット８２１を値０に初期化する。２番目の書き込み
時には、更に、８５１が有効になっているので、８５２
の指すエントリ０の「次に古いアクセス要求のエントリ
番号」８１２には、エントリ１を指すために値１をセッ
トする。

【００４４】（５’）次に、４番地へのアクセスが終了
してバンク４１のビジー状態が解消されると、８５２の
値０が読みだしに用いられ、８５２にはエントリ１を指
すために８１２の値１をセットする。８１１には無効状
態を指す値０をセットする。これにより８番地へのアク
セス要求が読みだされ、８番地へアクセスが行われ、再
び、バンク４１がビジーとなる。

【００４５】（６’）次に、８番地へのアクセスが終了
してバンク４１のビジー状態が解消されると、８５２の
値１が読みだしに用いられ、８５２には無効状態を指す
値０をセットする。これにより１２番地へのアクセス要
求が読みだされ、１２番地へアクセスが行われる。

【００４６】図５は従来技術によるメモリ制御回路のタ
イムチャートである。プロセッサ１０の出力からバンク
起動ラッチ９７まで６マシンサイクルを必要とする。

【００４７】図６は本発明によるメモリ制御回路のタイ
ムチャートである。プロセッサ１０の出力からバンク起
動ラッチ９７まで３マシンサイクルを必要とする。ラン
ダムアクセスキューによるＬＳＩ中継ラッチ９６の削減
により１サイクル、短絡路によるキューの書き込みおよ
び読みだしの削減により２サイクル短縮される。

【００４８】結局、メモリアクセス制御時間の３サイク
ル短縮により、読みだしデータが高速にプロセッサ１０
及び入出力装置２０に転送可能になる。また、ランダム
アクセスキューによるバンクビジー制御でキューエント
リ数を１／１６程度に削減可能とし、ＬＳＩコストの著
しい削減を行なった。具体的には、１６バンクのメモリ
システムで４エントリのキューをバンク対応に設けると
アドレスとデータを合わせて１２バイト×６４＝７６８
バイト必要だが、バンクに独立に４エントリ設けると１
２バイト×４＝４８バイト（１６分の１）に削減でき
る。更に、高速化は、システム内の全バンクのバンクビ
ジー制御回路を１ＬＳＩに集積し、制御信号がＬＳＩ間
を渡る回数を削減することにより達成される。

【００４９】以上の説明のように、本発明では、インタ
リーブメモリを備える並列計算機システムにおいて、ア
クセス順序を保証しつつ、バンクビジー制御の回路規模
を半分以下に削減してＬＳＩ化を容易にすることができ
る。また、同一回路規模では、同一バンクへのアクセス
集中時、バンクあたりのエントリ数を増やす効果が得ら
れるため、このことによりメモリ制御を高速化できる。

【００５０】

【発明の効果】本発明によれば、インタリーブメモリ制
御で必要となるバンクビジー待ちアクセス要求のキュー
エントリ数を１６分の１程度に削減できるので、メモリ
制御回路を１ＬＳＩに集積することで、ターンアラウン
ドタイムを削減する。さらに短絡路８０と選択回路８１
によりキューへの読みだし及び書き込み時間を削減す
る。結果として、インタリーブメモリシステムのターン
アラウンドタイム短縮によりプログラム実行を高速化す
る効果がある。

【図面の簡単な説明】

【図１】インタリーブメモリを備えた計算機システムの
一実施例の構成図である。

【図２】従来技術によるによるメモリ制御回路を表わし
たものである。

【図３】本発明によるメモリ制御回路を表わしたもので
ある。

【図４】本発明によるアクセス順序保証回路９０の実施
例である。

【図５】従来技術によるメモリ制御回路のタイムチャー
トである。

【図６】本発明によるメモリ制御回路のタイムチャート
である。

【符号の説明】

４１〜４４...バンクメモリ ７１〜７３..バンクビジー待ちアクセス要求格納キュー
のエントリ ８１〜８３..バンクビジー待ちアクセス要求格納キュー
の有効ビット ８０..バンクビジー待ちアクセス要求格納キューの短絡
路 ９０..アクセス順序保証回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】メモリ制御回路外から入力されるアクセス
   要求を、複数のバンクより構成されるインタリーブメモ
   リに発行する当該メモリ制御回路であって、各バンク宛
   のアクセス要求のバンクビジーを待ち合わせる格納手段
   として各バンク宛のアクセス要求を共通に書き込むアク
   セスキューを備えることを特徴とするメモリ制御回路。
2. 【請求項２】請求項１記載のメモリ制御回路であって、 前記アクセスキューからのアクセス要求の読みだしを、
   各バンク宛のアクセス要求毎にアクセス順序を保証しな
   がら行なうアクセス順序回路を備えることを特徴とする
   メモリ制御回路。
3. 【請求項３】請求項２記載のメモリ制御回路であって、 第１のアクセス要求の宛先バンクが未使用であることを
   検出する回路、前記アクセスキュー内に当該宛先バンク
   宛のアクセス要求がないことを検出する回路、当該宛先
   バンクが未使用であるとき、かつ、前記アクセスキュー
   内に当該宛先バンク宛のアクセス要求がないときに使用
   される、当該第１のアクセス要求を前記アクセスキュー
   を介さず当該宛先バンクへアクセス可能とする短絡路を
   備えることを特徴とするメモリ制御回路。