JPH07254281A

JPH07254281A - 半導体記憶装置

Info

Publication number: JPH07254281A
Application number: JP6046155A
Authority: JP
Inventors: Hiroyuki Sano; 弘幸佐野; Eisaku Ito; 栄作伊藤; Yoshito Ito; 由人伊藤; Tomohiko Koto; 友彦古藤
Original assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Current assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Priority date: 1994-03-16
Filing date: 1994-03-16
Publication date: 1995-10-03

Abstract

(57)【要約】【目的】本発明はビット線電位のリセット動作を確実に
行って、セル情報の書き込み動作後の読み出し動作を高
速に行うことを目的とする。【構成】リセット回路は、第一のリセット信号ＢＰ１に
基づいてビット線ＢＬ，バーＢＬの電位を低電位側電源
ＧＮＤレベルに向かって引き下げるとともに、該ビット
線ＢＬ，バーＢＬを短絡するＮチャネルＭＯＳトランジ
スタＴr9〜Ｔr11で構成される第一のリセット回路２
と、第二のリセット信号ＢＰ２に基づいてビット線Ｂ
Ｌ，バーＢＬの電位を高電位側電源Ｖccに向かって引き
上げるＰチャネルＭＯＳトランジスタＴr6，Ｔr7で構成
される第二のリセット回路３とからなる。書き込み動作
の終了に基づいて、リセット信号ＢＰ１をリセット回路
２に所定時間出力し、リセット信号ＢＰ１の出力後にリ
セット回路３にリセット信号ＢＰ２を所定時間出力する
リセット信号発生回路４が備えられる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、セル情報の書き込み
動作後に、ビット線電位のリセット動作を行うリセット
回路を備えた半導体記憶装置に関するものである。

【０００２】半導体記憶装置では、セル情報の書き込み
動作後に各対のビット線の電位が同電位にリセットさ
れ、この後読み出し動作が開始される。このとき、各対
のビット線の電位が確実に同電位にリセットされない
と、読み出し動作に時間を要したり、あるいは誤データ
が読みだされるおそれがある。従って、書き込み動作後
のビット線電位のリセット動作を確実に行う必要があ
る。

【０００３】

【従来の技術】セル情報の書き込み動作の後、セル情報
の読み出し動作に先立って、ビット線電位をリセットす
るリセット回路の従来例を図９に従って説明する。

【０００４】ビット線ＢＬ，バーＢＬはＰチャネルＭＯ
ＳトランジスタＴr1を介して接続される。前記ビット線
ＢＬはＰチャネルＭＯＳトランジスタＴr2を介して電源
Ｖccに接続され、前記ビット線・バーＢＬはＰチャネル
ＭＯＳトランジスタＴr3を介して電源Ｖccに接続され
る。

【０００５】前記トランジスタＴr1〜Ｔr3のゲートには
リセット信号ＲＳが入力される。このように構成された
リセット回路では、ビット線ＢＬ，バーＢＬのリセット
動作時にＬレベルとなるパルス信号がリセット信号ＲＳ
として各トランジスタＴr1〜Ｔr3のゲートに入力され
る。

【０００６】すると、各トランジスタＴr1〜Ｔr3がオン
されて、ビット線ＢＬ，バーＢＬの電位が同電位にリセ
ットされる。

【０００７】

【発明が解決しようとする課題】上記のようなリセット
回路は、ＰチャネルＭＯＳトランジスタＴr1〜Ｔr3のオ
ン動作により、ビット線ＢＬ，バーＢＬの電位は、電源
Ｖcc付近にリセットされる。

【０００８】ＰチャネルＭＯＳトランジスタは一般的に
駆動能力が弱く、リセット信号ＲＳに基づいて各トラン
ジスタＴr1〜Ｔr3がオンされても、ビット線ＢＬ，バー
ＢＬを完全に同電位にリセットすることができないこと
がある。

【０００９】このような状態でセル情報の読み出し動作
が行われると、メモリセルに対する負荷が増大するた
め、メモリセルからビット線ＢＬ，バーＢＬへのセル情
報の読み出しに時間がかかって、読み出し速度が低下し
たり、あるいは誤データが読み出されることがある。

【００１０】そこで、ビット線ＢＬ，バーＢＬが完全に
同電位となるまで各トランジスタＴr1〜Ｔr3をオンさせ
るために、リセット信号ＲＳのパルス幅を長くすると、
書き込み動作から読み出し動作に移行するために要する
時間が長くなって、読み出し速度が低下する。

【００１１】この発明の目的は、ビット線電位のリセッ
ト動作を確実に行って、セル情報の書き込み動作後の読
み出し動作を高速に行い得る半導体記憶装置を提供する
ことにある。

【００１２】

【課題を解決するための手段】図１は本発明の原理説明
図である。すなわち、メモリセル１へのセル情報の書き
込み動作の終了後に、リセット信号に基づいて動作し
て、対を成すビット線ＢＬ，バーＢＬを同電位にリセッ
トするリセット回路が備えられる。前記リセット回路
は、第一のリセット信号ＢＰ１に基づいて前記ビット線
ＢＬ，バーＢＬの電位を低電位側電源ＧＮＤレベルに向
かって引き下げるとともに、該ビット線ＢＬ，バーＢＬ
を短絡するＮチャネルＭＯＳトランジスタＴr9〜Ｔr11
で構成される第一のリセット回路２と、第二のリセット
信号ＢＰ２に基づいて前記ビット線ＢＬ，バーＢＬの電
位を高電位側電源Ｖccに向かって引き上げるＰチャネル
ＭＯＳトランジスタＴr6，Ｔr7で構成される第二のリセ
ット回路３とからなる。書き込み動作の終了に基づい
て、前記第一のリセット信号ＢＰ１を前記第一のリセッ
ト回路２に所定時間出力し、前記第一のリセット信号Ｂ
Ｐ１の出力後に前記第二のリセット回路３に前記第二の
リセット信号ＢＰ２を所定時間出力するリセット信号発
生回路４が備えられる。

【００１３】また、図３に示すように前記第一及び第二
のリセット信号ＢＰ１，ＢＰ２の出力時に、前記書き込
み動作時に選択したワード線ＷＬを非選択状態とするワ
ード線選択信号ＷＳＸが前記リセット信号発生回路４か
ら出力される。

【００１４】

【作用】選択されたメモリセル１へのセル情報の書き込
み動作が終了すると、リセット信号発生回路４から出力
される第一のリセット信号ＢＰ１に基づいて、まず第一
のリセット回路２が動作して、ビット線ＢＬ，バーＢＬ
の電位が低電位側電源ＧＮＤレベルに向かって引き下げ
られるとともに、同ビット線ＢＬ，バーＢＬが短絡され
て、同電位となる。

【００１５】次いで、リセット信号発生回路４から出力
される第二のリセット信号ＢＰ２に基づいて、第二のリ
セット回路３が動作して、ビット線ＢＬ，バーＢＬの電
位が高電位側電源Ｖccレベルに向かって引き上げられ
る。

【００１６】図３に示すリセット信号発生回路４では、
第一及び第二のリセット信号ＢＰ１，ＢＰ２の出力時に
は書き込み動作時に選択したワード線ＷＬが非選択状態
となって、ビット線ＢＬ，バーＢＬの電位の低下による
セル情報の破壊が防止される。

【００１７】

【実施例】図２及び図３は本発明をスタティックＲＡＭ
において具体化した第一の実施例を示す。図２は一対の
ビット線ＢＬ，バーＢＬに接続されたメモリセル１と、
第一及び第二のリセット回路２，３を示す。

【００１８】前記メモリセル１はＮチャネルＭＯＳトラ
ンジスタで構成される転送トランジスタＴr4，Ｔr5を介
して前記ビット線ＢＬ，バーＢＬに接続されている。前
記転送トランジスタＴr4，Ｔr5のゲートにはワード線Ｗ
Ｌが接続され、同ワード線ＷＬにはリセット信号発生回
路４からワード線選択信号ＷＳＸが出力される。

【００１９】前記第一のリセット回路２は、Ｎチャネル
ＭＯＳトランジスタＴr9〜Ｔr11 で構成される。前記ト
ランジスタＴr10 のソースはグランドＧＮＤに接続さ
れ、ドレインはビット線ＢＬに接続される。前記トラン
ジスタＴr11 のソースはグランドＧＮＤに接続され、ド
レインはビット線・バーＢＬに接続される。

【００２０】前記トランジスタＴr9は、ビット線ＢＬ，
バーＢＬ間に接続される。そして、前記トランジスタＴ
r9〜Ｔr11 のゲートには、前記リセット信号発生回路４
から出力されるリセット信号ＢＰ１が入力される。

【００２１】前記第二のリセット回路３は、Ｐチャネル
ＭＯＳトランジスタＴr6〜Ｔr8で構成される。前記トラ
ンジスタＴr6のソースは電源Ｖccに接続され、ドレイン
はビット線ＢＬに接続される。前記トランジスタＴr7の
ソースは電源Ｖccに接続され、ドレインはビット線・バ
ーＢＬに接続される。

【００２２】前記トランジスタＴr8は、ビット線ＢＬ，
バーＢＬ間に接続される。そして、前記トランジスタＴ
r6〜Ｔr8のゲートには、前記リセット信号発生回路４か
ら出力されるリセット信号ＢＰ２が入力される。なお、
前記トランジスタＴr8は省略してもよい。

【００２３】前記リセット信号発生回路４にはロウデコ
ーダから出力されるワード線選択信号ＷＳと、書き込み
制御信号ＷＥが入力される。前記リセット信号発生回路
４の具体的構成を図３に従って説明する。前記ワード線
選択信号ＷＳはＮＡＮＤ回路５ａに入力される。ＮＡＮ
Ｄ回路５ａの出力信号はインバータ回路６ａを介してＮ
ＡＮＤ回路５ｂに入力され、インバータ回路６ａの出力
信号は偶数段のインバータ回路６ｂを介してＮＡＮＤ回
路５ｂに入力される。

【００２４】前記ＮＡＮＤ回路５ｂの出力信号は、イン
バータ回路６ｃを介してワード線選択信号ＷＳＸとして
前記ワード線ＷＬに出力される。前記書き込み制御信号
ＷＥはＮＡＮＤ回路５ｃに入力され、奇数段のインバー
タ回路６ｄを介して同ＮＡＮＤ回路５ｃに入力される。
前記ＮＡＮＤ回路５ｃの出力信号は、前記ＮＡＮＤ回路
５ａに入力されるとともに、インバータ回路６ｇに入力
される。そして、インバータ回路６ｇから前記リセット
信号ＢＰ１が出力される。

【００２５】前記インバータ回路６ｄの出力信号は、イ
ンバータ回路６ｅを介してＮＡＮＤ回路５ｄに入力され
る。前記インバータ回路６ｅの出力信号は奇数段のイン
バータ回路６ｆを介してＮＡＮＤ回路５ｄに入力され
る。そして、ＮＡＮＤ回路５ｄから前記リセット信号Ｂ
Ｐ２が出力される。

【００２６】次に、上記のように構成されたリセット信
号発生回路４の入出力信号の動作タイミングを図４に従
って説明し、リセット信号発生回路４の出力信号に基づ
くビット線ＢＬ，バーＢＬの電位を図５に従って説明す
る。

【００２７】書き込み制御信号ＷＥがＬレベルとなった
とき、このＳＲＡＭで書き込み動作が行われる。このと
き、リセット信号発生回路４ではＮＡＮＤ回路５ｃの出
力信号がＨレベルとなるため、インバータ回路６ｇから
出力されるリセット信号ＢＰ１はＬレベルとなる。

【００２８】また、インバータ回路６ｆの出力信号はＬ
レベルとなるため、ＮＡＮＤ回路５ｄから出力されるリ
セット信号ＢＰ２はＨレベルとなる。従って、この状態
では第一及び第二のリセット回路２，３はともにオフ状
態となる。

【００２９】また、Ｈレベルのワード線選択信号ＷＳが
ＮＡＮＤ回路５ａに入力され、前記ＮＡＮＤ回路５ｃの
出力信号はＨレベルであるため、ＮＡＮＤ回路５ａの出
力信号はＬレベルとなる。

【００３０】すると、ＮＡＮＤ回路５ｂの入力信号はと
もにＨレベルとなって、同ＮＡＮＤ回路５ｂの出力信号
はＬレベルとなり、インバータ回路６ｃからワード線Ｗ
Ｌに出力されるワード線選択信号ＷＳＸはＨレベルとな
る。

【００３１】この状態から、書き込み制御信号ＷＥがＨ
レベルとなって書き込み動作が終了すると、ＮＡＮＤ回
路５ｃの出力信号はインバータ回路６ｄの動作遅延時間
に相当するパルス幅でＬレベルとなり、インバータ回路
６ｇからリセット信号ＢＰ１としてＨレベルのパルス信
号が出力される。

【００３２】また、ＮＡＮＤ回路５ｃの出力信号がＬレ
ベルとなると、ＮＡＮＤ回路５ａの出力信号はワード線
選択信号ＷＳに関わらずＨレベルとなる。すると、ＮＡ
ＮＤ回路５ｂの出力信号はＨレベルとなり、インバータ
回路６ｃからワード線ＷＬに出力されるワード線選択信
号ＷＳＸはＬレベルとなる。

【００３３】また、リセット信号ＢＰ１がＬレベルに復
帰するタイミングにほぼ等しいタイミングで、ＮＡＮＤ
回路５ｄに入力されるインバータ回路６ｅ，６ｆの出力
信号は、ともにＨレベルとなる。そして、ＮＡＮＤ回路
５ｄから出力されるリセット信号ＢＰ２はインバータ回
路６ｆの動作遅延時間に相当するパルス幅でＬレベルと
なる。

【００３４】また、ＮＡＮＤ回路５ｃの出力信号がＨレ
ベルに復帰してリセット信号ＢＰ１がＬレベルに復帰す
ると、ワード線選択信号ＷＳＸはインバータ回路６ｂの
動作遅延時間後にＨレベルに復帰する。このタイミング
は、リセット信号ＢＰ２のＨレベルへの復帰にほぼ等し
いタイミングに設定されている。

【００３５】このようなリセット信号発生回路４の動作
によるビット線電位のリセット動作を説明する。書き込
み動作が終了して書き込み制御信号ＷＥがＬレベルとな
ると、まずリセット信号発生回路４から出力されるワー
ド線選択信号ＷＳＸがＬレベルとなり、選択状態にあっ
たメモリセル１とビット線ＢＬ，バーＢＬとの間の転送
トランジスタＴr4，Ｔr5がオフされる。

【００３６】また、リセット信号発生回路４から出力さ
れるリセット信号ＢＰ１がＨレベルとなり、第一のリセ
ット回路２を構成する各トランジスタＴr9〜Ｔr11 がオ
ンされる。

【００３７】すると、ビット線ＢＬ，バーＢＬの電位は
グランドＧＮＤレベル付近まで低下し、かつＮチャネル
ＭＯＳトランジスタＴr9〜Ｔr11 の充分な駆動能力によ
り同電位となる。

【００３８】次いで、リセット信号ＢＰ１がＬレベルに
復帰した後、リセット信号ＢＰ２がＬレベルとなる。す
ると、第二のリセット回路３を構成する各トランジスタ
Ｔr6〜Ｔr8がオンされ、ビット線ＢＬ，バーＢＬの電位
は電源Ｖccレベルまで引き上げられる。

【００３９】次いで、リセット信号ＢＰ２がＨレベルに
復帰すると、ワード線選択信号ＷＳＸがＨレベルに復帰
し、ワード線ＷＬがＨレベルとなって、読み出し動作が
可能な状態となる。

【００４０】以上のようにこのＳＲＡＭでは、書き込み
動作後にビット線電位をリセットする場合、まず駆動能
力の大きなＮチャネルＭＯＳトランジスタで構成される
第一のリセット回路２により、まず高電位側のビット線
の電位がグランドＧＮＤレベル付近まで速やかに下降さ
れて、対を成すビット線ＢＬ，バーＢＬの電位がグラン
ドＧＮＤレベル付近で揃えられる。

【００４１】次いで、第二のリセット回路３により、ビ
ット線ＢＬ，バーＢＬの電位がともに電源Ｖccレベル近
傍まで引き上げられ、ビット線電位のリセット動作が終
了する。

【００４２】このとき、ワード線ＷＬは非選択状態とな
るため、第一のリセット回路２によりビット線ＢＬ，バ
ーＢＬの電位をグランドＧＮＤレベル付近まで低下させ
ても、メモリセル１に書き込まれたセル情報が破壊され
ることはない。

【００４３】従って、第一及び第二のリセット回路２，
３の動作により、ビット線ＢＬ，バーＢＬの電位を確実
に揃えた状態で、電源Ｖcc付近まで引き上げることがで
きるので、書き込み動作に続いて行われるセル情報の読
み出し動作を高速化することができる。

【００４４】図６は、前記リセット信号発生回路４の第
二の実施例を示す。このリセット信号発生回路４ａは、
図３に示すリセット信号発生回路４のインバータ回路６
ａの入力端子であるノードＮ１と電源Ｖccとの間にＰチ
ャネルＭＯＳトランジスタＴr12 を接続し、同トランジ
スタＴr12 のゲートをＮＡＮＤ回路５ｃの出力端子に接
続したものである。

【００４５】このような構成により、書き込み制御信号
ＷＥがＬレベルからＨレベルに立ち上がって、ＮＡＮＤ
回路５ｃの出力信号がＬレベルとなるとき、ノードＮ１
を速やかにＨレベルとして、ワード線選択信号ＷＳＸの
立ち下がり速度を高速化することができる。

【００４６】図７は、リセット信号発生回路の第三の実
施例を示す。この実施例のリセット信号発生回路４ｂ
は、ロウアドレスハッファ回路から出力される複数ビッ
トのロウアドレス信号の中の１ビットのロウアドレス信
号Ａに基づいて、選択状態にあるワード線を書き込み動
作終了時に一時的に非選択状態とするものである。

【００４７】書き込み制御信号ＷＥに基づいてリセット
信号ＢＰ１，ＢＰ２を生成する構成は前記実施例と同一
であり、同一構成部分は同一符号を付して説明する。前
記ロウアドレス信号Ａはインバータ回路６ｈに入力され
る。前記インバータ回路６ｈの出力信号Ａバーは、イン
バータ回路６ｉに入力される。また、インバータ回路６
ｈの出力信号Ａバーは、ＮチャネルＭＯＳトランジスタ
Ｔr15 を介して出力端子Ｔ１に出力される。また、イン
バータ回路６ｈの出力信号Ａバーは、ＮＡＮＤ回路５ｅ
に入力される。

【００４８】前記インバータ回路６ｉの出力信号Ａは、
ＮチャネルＭＯＳトランジスタＴr16 を介して出力端子
Ｔ２に出力される。また、インバータ回路６ｉの出力信
号Ａは、ＮＡＮＤ回路５ｆに入力される。

【００４９】前記ＮＡＮＤ回路５ｅの出力信号は、Ｎチ
ャネルＭＯＳトランジスタＴr13 を介して前記出力端子
Ｔ１に出力される。また、前記ＮＡＮＤ回路５ｆの出力
信号は、ＮチャネルＭＯＳトランジスタＴr14 を介して
前記出力端子Ｔ２に出力される。

【００５０】前記ＮＡＮＤ回路５ｃの出力信号は、ＮＡ
ＮＤ回路５ｇに入力されるとともに、偶数段のインバー
タ回路６ｊを介して同ＮＡＮＤ回路５ｇに入力される。
前記ＮＡＮＤ回路５ｇの出力信号であるノードＮ２は、
前記ＮＡＮＤ回路５ｅ，５ｆに入力されるとともに、前
記トランジスタＴr13 ，Ｔr14 のゲートに入力される。

【００５１】また、前記ノードＮ２はインバータ回路６
ｋに入力され、同インバータ回路６ｋの出力信号である
ノードＮ３は、前記トランジスタＴr15 ，Ｔr16 のゲー
トに入力される。

【００５２】前記出力端子Ｔ１，Ｔ２からロウアドレス
デコーダに出力信号・バーＡＸ，ＡＸが出力される。そ
して、前記インバータ回路６ｉ，６ｈの出力信号Ａ，バ
ーＡと、出力信号ＡＸ，バーＡＸとが同相であれば、ロ
ウアドレスデコーダにより選択されるワード線が変化し
ないように設定されている。

【００５３】このように構成されたリセット信号発生回
路４ｂから出力されるリセット信号ＢＰ１，ＢＰ２は、
前記実施例のリセット信号発生回路４ａ，４ｂと同様で
ある。

【００５４】書き込み制御信号ＷＥがＬレベルとなる書
き込み動作時には、ノードＮ２はＬレベルとなり、トラ
ンジスタＴr13 ，Ｔr14 はオフされる。また、ノードＮ
３はＨレベルとなるため、トランジスタＴr15 ，Ｔr16
はオンされる。

【００５５】すると、出力信号ＡＸ，バーＡＸは、イン
バータ回路６ｉ，６ｈの出力信号Ａ，バーＡと同相とな
るため、選択されるワード線に変化はない。書き込み動
作が終了して、書き込み制御信号ＷＥがＨレベルに立ち
上がると、ＮＡＮＤ回路５ｃの出力信号はインバータ回
路６ｄの動作遅延時間に相当するパルス幅でＬレベルと
なる。

【００５６】すると、ノードＮ２はＨレベルとなり、ト
ランジスタＴr13 ，Ｔr14 はオンされる。また、ノード
Ｎ３はＬレベルとなるため、トランジスタＴr15 ，Ｔr1
6 はオフされる。

【００５７】また、インバータ回路６ｉ，６ｈの出力信
号Ａ，バーＡはＮＡＮＤ回路５ｅ，５ｆで反転され、ト
ランジスタＴr13 ，Ｔr14 を介して出力信号ＡＸ，バー
ＡＸとして出力される。

【００５８】従って、出力信号Ａ，バーＡと出力信号Ａ
Ｘ，バーＡＸとは逆相となるため、選択状態にあるワー
ド線は非選択状態となり、他のワード線が選択される。
ＮＡＮＤ回路５ｃの出力信号がＨレベルに復帰すると、
インバータ回路６ｊの動作遅延時間後にノードＮ２はＬ
レベルとなり、インバータ回路６ｉ，６ｈの出力信号
Ａ，バーＡと出力信号ＡＸ，バーＡＸは再び同相とな
る。すると、書き込み動作が行われたワード線が再度選
択され、読み出し動作が可能となる。

【００５９】従って、このリセット信号発生回路４ｂに
より、前記実施例のリセット信号発生回路４ａ，４ｂと
同様なリセット信号ＢＰ１，ＢＰ２を出力することがで
きるとともに、書き込み動作の終了時に、書き込み動作
を行ったメモリセルを一時的に非選択状態として、セル
情報の破壊を防止することができる。

【００６０】図８は、リセット信号発生回路の第四の実
施例を示す。この実施例のリセット信号発生回路４ｃ
は、前記第二の実施例のＮＡＮＤ回路５ｇの出力信号が
ＥＯＲ回路７に入力され、前記ロウアドレス信号Ａが同
ＥＯＲ回路７に入力される。そして、ＥＯＲ回路７の出
力信号がロウアドレスデコーダに出力される。

【００６１】このような構成により、ＮＡＮＤ回路５ｇ
の出力信号がＬレベルとなると、ＥＯＲ回路７からロウ
アドレス信号Ａを反転させた信号がＥＯＲ回路７から出
力される。

【００６２】また、ＮＡＮＤ回路５ｇの出力信号がＨレ
ベルとなると、ＥＯＲ回路７からロウアドレス信号Ａと
同相の信号がＥＯＲ回路７から出力される。従って、こ
の実施例のリセット信号発生回路４ｂにより、前記第三
の実施例のリセット信号発生回路４ｂと同様な作用を得
ることができる。

【００６３】上記実施例から把握できる請求項以外の技
術思想について、以下にその効果とともに記載する。（１）請求項１において、リセット信号発生回路４は書
き込み制御信号ＷＥのＬレベル〜Ｈレベルへの立ち上が
りに基づいて、第一のリセット回路２を構成するＮチャ
ネルＭＯＳトランジスタＴr9〜Ｔr11 をオンさせるＨレ
ベルの第一のリセット信号ＢＰ１を所定時間出力し、第
一のリセット信号ＢＰ１の出力後に第二のリセット回路
３を構成するＰチャネルＭＯＳトランジスタＴr6〜Ｔr8
をオンさせるＬレベルの第二のリセット信号ＢＰ２を所
定時間出力し、前記第一及び第二のリセット信号ＢＰ
１，ＢＰ２の出力時には、ワード線選択信号ＷＳを反転
させてワード線ＷＬに出力する。

【００６４】（２）請求項１において、リセット信号発
生回路は、前記第一及び第二のリセット信号ＢＰ１，Ｂ
Ｐ２の出力時には、複数ビットのロウアドレス信号のう
ち少なくとも１ビットの信号を反転させてロウアドレス
デコーダに出力する。ロウアドレス信号を変化させるこ
とにより、選択状態にあったワード線ＷＬが非選択状態
となる。

【００６５】

【発明の効果】以上詳述したように、この発明はビット
線電位のリセット動作を確実に行って、セル情報の書き
込み動作後の読み出し動作を高速に行い得る半導体記憶
装置を提供することができる。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】一実施例のリセット回路を示す回路図である。

【図３】リセット信号発生回路の第一の実施例を示す回
路図である。

【図４】リセット信号発生回路の動作を示すタイミング
波形図である。

【図５】ビット線電位のリセット動作を示す波形図であ
る。

【図６】リセット信号発生回路の第二の実施例を示す回
路図である。

【図７】リセット信号発生回路の第三の実施例を示す回
路図である。

【図８】リセット信号発生回路の第四の実施例を示す回
路図である。

【図９】従来例を示す回路図である。

【符号の説明】

１メモリセル２第一のリセット回路３第二のリセット回路４リセット信号発生回路ＢＬ，バーＢＬビット線ＢＰ１第一のリセット信号ＢＰ２第二のリセット信号Ｖcc 高電位側電源ＧＮＤ低電位側電源Ｔr9〜Ｔr11 ＮチャネルＭＯＳトランジスタＴr6，Ｔr7 ＰチャネルＭＯＳトランジスタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者伊藤由人愛知県春日井市高蔵寺町二丁目1844番２富士通ヴィエルエスアイ株式会社内 (72)発明者古藤友彦愛知県春日井市高蔵寺町二丁目1844番２富士通ヴィエルエスアイ株式会社内

Claims

【特許請求の範囲】

【請求項１】メモリセル（１）へのセル情報の書き込
み動作の終了後に、リセット信号に基づいて動作して、
対を成すビット線（ＢＬ，バーＢＬ）を同電位にリセッ
トするリセット回路を備えた半導体記憶装置であって、前記リセット回路は、第一のリセット信号（ＢＰ１）に
基づいて前記ビット線（ＢＬ，バーＢＬ）の電位を低電
位側電源（ＧＮＤ）レベルに向かって引き下げるととも
に、該ビット線（ＢＬ，バーＢＬ）を短絡するＮチャネ
ルＭＯＳトランジスタ（Ｔr9〜Ｔr11 ）で構成した第一
のリセット回路（２）と、第二のリセット信号（ＢＰ２）に基づいて前記ビット線
（ＢＬ，バーＢＬ）の電位を高電位側電源（Ｖcc）に向
かって引き上げるＰチャネルＭＯＳトランジスタ（Ｔr
6，Ｔr7）で構成した第二のリセット回路（３）と、か
ら構成し、書き込み動作の終了に基づいて、前記第一のリセット信
号（ＢＰ１）を前記第一のリセット回路（２）に所定時
間出力し、前記第一のリセット信号（ＢＰ１）の出力後
に前記第二のリセット回路（３）に前記第二のリセット
信号（ＢＰ２）を所定時間出力するリセット信号発生回
路（４）を備えたことを特徴とする半導体記憶装置。
【請求項２】前記リセット信号発生回路（４）は、前
記第一及び第二のリセット信号（ＢＰ１，ＢＰ２）の出
力時には前記書き込み動作時に選択したワード線（Ｗ
Ｌ）を非選択状態とするワード線選択信号（ＷＳＸ）を
出力することを特徴とする請求項１記載の半導体記憶装
置。