JPH07254651A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH07254651A JPH07254651A JP6046115A JP4611594A JPH07254651A JP H07254651 A JPH07254651 A JP H07254651A JP 6046115 A JP6046115 A JP 6046115A JP 4611594 A JP4611594 A JP 4611594A JP H07254651 A JPH07254651 A JP H07254651A
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- grooves
- groove
- trenches
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】
【目的】この発明は、素子分離領域を縮小してチップサ
イズの縮小並びに高集積化を図れる半導体集積回路装置
を提供することを目的とする。 【構成】半導体基板３１の表面には、複数本平行にトレ
ンチ３３が形成されている。これらトレンチ３３の底部
及びトレンチ３３間の各凸部にそれぞれ、半導体素子が
形成されている。上記各半導体素子を上記トレンチ３３
の深さ方向に離隔することによって素子分離を行うこと
を特徴としている。半導体素子を、トレンチ３３の深さ
方向、換言すれば半導体基体３１の表面と垂直な方向に
離隔することによって電気的に分離するので、パターン
平面上での素子分離のための領域の幅を縮小でき、チッ
プサイズの縮小並びに高集積化が図れる。
イズの縮小並びに高集積化を図れる半導体集積回路装置
を提供することを目的とする。 【構成】半導体基板３１の表面には、複数本平行にトレ
ンチ３３が形成されている。これらトレンチ３３の底部
及びトレンチ３３間の各凸部にそれぞれ、半導体素子が
形成されている。上記各半導体素子を上記トレンチ３３
の深さ方向に離隔することによって素子分離を行うこと
を特徴としている。半導体素子を、トレンチ３３の深さ
方向、換言すれば半導体基体３１の表面と垂直な方向に
離隔することによって電気的に分離するので、パターン
平面上での素子分離のための領域の幅を縮小でき、チッ
プサイズの縮小並びに高集積化が図れる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体集積回路装置
に関するもので、特にＮＡＮＤ型のＥ2 ＰＲＯＭ等の半
導体記憶装置に好適なものである。
に関するもので、特にＮＡＮＤ型のＥ2 ＰＲＯＭ等の半
導体記憶装置に好適なものである。
【０００２】
【従来の技術】従来、ＮＡＮＤ型のＥ2 ＰＲＯＭは、例
えば図１５ないし図１８に示すように構成されている。
図１５はメモリセル部を抽出して示す回路図、図１６は
図１５のパターン平面図、図１７は図１６のパターンの
Ｘ−Ｘ´線に沿った断面図、図１８は図１６のパターン
のＹ−Ｙ´線に沿った断面を隣接するメモリセル部とと
もに示す断面図である。
えば図１５ないし図１８に示すように構成されている。
図１５はメモリセル部を抽出して示す回路図、図１６は
図１５のパターン平面図、図１７は図１６のパターンの
Ｘ−Ｘ´線に沿った断面図、図１８は図１６のパターン
のＹ−Ｙ´線に沿った断面を隣接するメモリセル部とと
もに示す断面図である。
【０００３】図１５において、１１はビット線で、この
ビット線１１と電源Ｖss（接地点または基準電位供給
源）間には、セル選択用のＭＯＳトランジスタ１２−
１、セルトランジスタ１３−１〜１３−８及びセル選択
用のＭＯＳトランジスタ１２−２の各ドレイン，ソース
間が直列接続されている。上記ＭＯＳトランジスタ１２
−１，１２−２のゲートにはそれぞれ選択信号ＳＧ１，
ＳＧ２が供給され、これらのＭＯＳトランジスタ１２−
１，１２−２がオン状態となったときに当該メモリセル
部が選択される。上記各セルトランジスタ１３−１〜１
３−８のコントロールゲートにはワード線が接続されて
おり、行デコーダから出力される行選択信号ＣＧ１〜Ｃ
Ｇ８により、いずれか１つのセルトランジスタが選択さ
れてデータの書き込み及び読み出しが行われる。
ビット線１１と電源Ｖss（接地点または基準電位供給
源）間には、セル選択用のＭＯＳトランジスタ１２−
１、セルトランジスタ１３−１〜１３−８及びセル選択
用のＭＯＳトランジスタ１２−２の各ドレイン，ソース
間が直列接続されている。上記ＭＯＳトランジスタ１２
−１，１２−２のゲートにはそれぞれ選択信号ＳＧ１，
ＳＧ２が供給され、これらのＭＯＳトランジスタ１２−
１，１２−２がオン状態となったときに当該メモリセル
部が選択される。上記各セルトランジスタ１３−１〜１
３−８のコントロールゲートにはワード線が接続されて
おり、行デコーダから出力される行選択信号ＣＧ１〜Ｃ
Ｇ８により、いずれか１つのセルトランジスタが選択さ
れてデータの書き込み及び読み出しが行われる。
【０００４】上記メモリセル部は、図１６ないし図１８
に示すように、Ｎ型半導体基板１４の表面に形成された
Ｐ型のウェル領域１５中に形成される。ＭＯＳトランジ
スタ１２−１、各セルトランジスタ１３−１〜１３−８
及びＭＯＳトランジスタ１２−２はそれぞれ、隣接する
トランジスタとドレイン領域またはソース領域を共用し
ている。各セルトランジスタ１３−１〜１３−８のドレ
イン，ソース領域間の基板１４上には、トンネル電流が
流れる第１のゲート絶縁膜１６−１〜１６−８、フロー
ティングゲート１７−１〜１７−８、第２のゲート絶縁
膜１８−１〜１８−８及びコントロールゲート１９−１
〜１９−８が積層形成されている。上記ＭＯＳトランジ
スタ１２−１，１２−２はそれぞれ、セルトランジスタ
１３−１〜１３−８と同じ工程で形成され、フローティ
ングゲートとコントロールゲートを備えているが、これ
らのゲートが短絡されることによりセル選択用のＭＯＳ
トランジスタとして働く。上記各トランジスタ１２−
１，１３−１〜１３−８，１２−２上には層間絶縁膜２
０が形成され、この層間絶縁膜２０上に上記ビット線１
１が配置される。このビット線１１は、上記セルトラン
ジスタ１３−１〜１３−８の直列接続方向に沿って形成
されており、ＭＯＳトランジスタ１２−１のドレイン領
域１２−１Ｄに接続されている。一方、上記ＭＯＳトラ
ンジスタ１２−２のソース領域１２−２Ｓには接地点Ｖ
ssが接続される。
に示すように、Ｎ型半導体基板１４の表面に形成された
Ｐ型のウェル領域１５中に形成される。ＭＯＳトランジ
スタ１２−１、各セルトランジスタ１３−１〜１３−８
及びＭＯＳトランジスタ１２−２はそれぞれ、隣接する
トランジスタとドレイン領域またはソース領域を共用し
ている。各セルトランジスタ１３−１〜１３−８のドレ
イン，ソース領域間の基板１４上には、トンネル電流が
流れる第１のゲート絶縁膜１６−１〜１６−８、フロー
ティングゲート１７−１〜１７−８、第２のゲート絶縁
膜１８−１〜１８−８及びコントロールゲート１９−１
〜１９−８が積層形成されている。上記ＭＯＳトランジ
スタ１２−１，１２−２はそれぞれ、セルトランジスタ
１３−１〜１３−８と同じ工程で形成され、フローティ
ングゲートとコントロールゲートを備えているが、これ
らのゲートが短絡されることによりセル選択用のＭＯＳ
トランジスタとして働く。上記各トランジスタ１２−
１，１３−１〜１３−８，１２−２上には層間絶縁膜２
０が形成され、この層間絶縁膜２０上に上記ビット線１
１が配置される。このビット線１１は、上記セルトラン
ジスタ１３−１〜１３−８の直列接続方向に沿って形成
されており、ＭＯＳトランジスタ１２−１のドレイン領
域１２−１Ｄに接続されている。一方、上記ＭＯＳトラ
ンジスタ１２−２のソース領域１２−２Ｓには接地点Ｖ
ssが接続される。
【０００５】上記構成のＮＡＮＤ型Ｅ2 ＰＲＯＭにあっ
ては、フローティングゲートに電子が注入され、セルト
ランジスタのしきい値電圧（Ｖth）が０Ｖ〜５Ｖの間に
ある状態がデータ“０”、０Ｖ以下の状態がデータ
“１”と定義されている。書き込み時には、選択された
セルトランジスタのコントロールゲートに接続されてい
るワード線に２０Ｖ程度の高電圧、ビット線には０Ｖが
印加され、コントロールゲートとフローティングゲート
との間の容量Ｃ１と、フローティングとチャネル領域と
の間の容量Ｃ２とのカップリング比に応じて上昇したフ
ローティングゲートの電位（約１３Ｖ）と基板との電界
（約１３ＭＶｃｍ-1程度）にてトンネル電流を発生さ
せ、電子をフローティングゲートに注入する。この時、
非選択のビット線には、誤書き込み防止のため１２Ｖ程
度の中間電位を印加し、フローティングゲートと基板間
の電位差を低減する。消去は、基板（通常はＰ型ウェル
領域）に２０Ｖ程度の電圧を印加し、強電界を与えてフ
ローティングゲート中の電子を引き抜くことで行われ
る。ＮＡＮＤ型Ｅ2 ＰＲＯＭは、いわゆるフラッシュメ
モリのため、全ビット同時、もしくはブロック単位で消
去される。この時、フローティングゲートはオーバーイ
レーズされ、プラスにチャージされてセルトランジスタ
はディプレッション化する。記憶データの“１”，
“０”判定のための読み出しは、選択セルのワード線を
０Ｖ、ビット線を５Ｖ、非選択セルのワード線を５Ｖに
それぞれ設定することで行う。
ては、フローティングゲートに電子が注入され、セルト
ランジスタのしきい値電圧（Ｖth）が０Ｖ〜５Ｖの間に
ある状態がデータ“０”、０Ｖ以下の状態がデータ
“１”と定義されている。書き込み時には、選択された
セルトランジスタのコントロールゲートに接続されてい
るワード線に２０Ｖ程度の高電圧、ビット線には０Ｖが
印加され、コントロールゲートとフローティングゲート
との間の容量Ｃ１と、フローティングとチャネル領域と
の間の容量Ｃ２とのカップリング比に応じて上昇したフ
ローティングゲートの電位（約１３Ｖ）と基板との電界
（約１３ＭＶｃｍ-1程度）にてトンネル電流を発生さ
せ、電子をフローティングゲートに注入する。この時、
非選択のビット線には、誤書き込み防止のため１２Ｖ程
度の中間電位を印加し、フローティングゲートと基板間
の電位差を低減する。消去は、基板（通常はＰ型ウェル
領域）に２０Ｖ程度の電圧を印加し、強電界を与えてフ
ローティングゲート中の電子を引き抜くことで行われ
る。ＮＡＮＤ型Ｅ2 ＰＲＯＭは、いわゆるフラッシュメ
モリのため、全ビット同時、もしくはブロック単位で消
去される。この時、フローティングゲートはオーバーイ
レーズされ、プラスにチャージされてセルトランジスタ
はディプレッション化する。記憶データの“１”，
“０”判定のための読み出しは、選択セルのワード線を
０Ｖ、ビット線を５Ｖ、非選択セルのワード線を５Ｖに
それぞれ設定することで行う。
【０００６】以上がＮＡＮＤ型Ｅ2 ＰＲＯＭの基本的な
動作原理である。上記ＮＡＮＤ型Ｅ2 ＰＲＯＭは、図１
６及び図１７に示すように各セルトランジスタ毎にビッ
ト線とセルトランジスタとのコンタクトを取らなくても
良いため、ＮＯＲ型に比べてコンタクトの数を少なくで
き、セルサイズが小さくて済む。
動作原理である。上記ＮＡＮＤ型Ｅ2 ＰＲＯＭは、図１
６及び図１７に示すように各セルトランジスタ毎にビッ
ト線とセルトランジスタとのコンタクトを取らなくても
良いため、ＮＯＲ型に比べてコンタクトの数を少なくで
き、セルサイズが小さくて済む。
【０００７】ところで、ＮＡＮＤ型Ｅ2 ＰＲＯＭは、今
後ＨＤＤ（ハード ディスク ドライブ）を置き換える
デバイスとして注目されており、より一層の大容量化と
低コスト化が要求されており、更なるセルサイズの縮小
が望まれている。しかしながら、現在のセル構造は、図
１８のチャネル幅方向の断面図に示したように、セルト
ランジスタの面積に比べて素子分離領域２１（ＬＯＣＯ
Ｓ法で形成されたフィールド酸化膜）の面積が大きく、
この素子分離のために必要な領域がトンネル現象に使用
する領域の実に３倍もの面積を占めている。すなわち、
最小デザインルールをΔｔとすると、トンネル電流が流
れる第１のゲート絶縁膜１６−６の幅はΔｔであるのに
対し、この絶縁膜１６−６の両側の素子分離領域２１の
形成時にそれぞれΔｔの幅が必要となるので、フローテ
ィングゲート１７−６の幅は絶縁膜１６−６の幅に２Δ
ｔを加えた値、つまり３Δｔとなる。また、隣接するフ
ローティングゲートとの間にもΔｔの間隔が必要となる
ので、１つのセルトランジスタの幅Ｔには４Δｔが必要
となる。
後ＨＤＤ（ハード ディスク ドライブ）を置き換える
デバイスとして注目されており、より一層の大容量化と
低コスト化が要求されており、更なるセルサイズの縮小
が望まれている。しかしながら、現在のセル構造は、図
１８のチャネル幅方向の断面図に示したように、セルト
ランジスタの面積に比べて素子分離領域２１（ＬＯＣＯ
Ｓ法で形成されたフィールド酸化膜）の面積が大きく、
この素子分離のために必要な領域がトンネル現象に使用
する領域の実に３倍もの面積を占めている。すなわち、
最小デザインルールをΔｔとすると、トンネル電流が流
れる第１のゲート絶縁膜１６−６の幅はΔｔであるのに
対し、この絶縁膜１６−６の両側の素子分離領域２１の
形成時にそれぞれΔｔの幅が必要となるので、フローテ
ィングゲート１７−６の幅は絶縁膜１６−６の幅に２Δ
ｔを加えた値、つまり３Δｔとなる。また、隣接するフ
ローティングゲートとの間にもΔｔの間隔が必要となる
ので、１つのセルトランジスタの幅Ｔには４Δｔが必要
となる。
【０００８】このように、従来のＮＡＮＤ型Ｅ2 ＰＲＯ
Ｍでは、素子分離領域の存在により、セルサイズは常に
“最小デザインルール×４”の原則は崩せず、今後飛躍
的なセルサイズの縮小を目指すには、素子分離領域の大
幅な縮小が必要である。
Ｍでは、素子分離領域の存在により、セルサイズは常に
“最小デザインルール×４”の原則は崩せず、今後飛躍
的なセルサイズの縮小を目指すには、素子分離領域の大
幅な縮小が必要である。
【０００９】他の半導体集積回路装置に関しても上述し
たＮＡＮＤ型Ｅ2 ＰＲＯＭと同様であり、素子分離領域
の存在によってチップサイズの縮小や高集積化が大幅に
制限されるという問題がある。
たＮＡＮＤ型Ｅ2 ＰＲＯＭと同様であり、素子分離領域
の存在によってチップサイズの縮小や高集積化が大幅に
制限されるという問題がある。
【００１０】
【発明が解決しようとする課題】上述したように、従来
の半導体集積回路装置は、素子分離領域の存在によって
チップサイズの縮小や高集積化が制限されるという問題
があった。この発明は上記のような事情に鑑みてなされ
たもので、その目的とするところは、素子分離領域を縮
小してチップサイズの縮小並びに高集積化を図れる半導
体集積回路装置を提供することにある。
の半導体集積回路装置は、素子分離領域の存在によって
チップサイズの縮小や高集積化が制限されるという問題
があった。この発明は上記のような事情に鑑みてなされ
たもので、その目的とするところは、素子分離領域を縮
小してチップサイズの縮小並びに高集積化を図れる半導
体集積回路装置を提供することにある。
【００１１】
【課題を解決するための手段】すなわち、この発明の請
求項１に記載した半導体集積回路装置は、半導体基体
と、上記半導体基体の表面に複数本平行に形成された溝
と、この溝の底部及び溝間の凸部にそれぞれ形成された
半導体素子とを具備し、上記各半導体素子を上記溝の深
さ方向に離隔することによって素子分離を行うことを特
徴とする。
求項１に記載した半導体集積回路装置は、半導体基体
と、上記半導体基体の表面に複数本平行に形成された溝
と、この溝の底部及び溝間の凸部にそれぞれ形成された
半導体素子とを具備し、上記各半導体素子を上記溝の深
さ方向に離隔することによって素子分離を行うことを特
徴とする。
【００１２】請求項２に記載した半導体集積回路装置
は、半導体基体と、上記半導体基体の表面に複数本平行
に形成された溝と、各溝の底部及び溝間の各凸部の半導
体基体中に離隔して形成された能動領域と、各溝の底部
の上記能動領域間上及び溝間の各凸部上にそれぞれ設け
られる複数のフローティングゲートと、上記溝と交差す
る方向に上記複数のフローティングゲートに跨がって形
成されたコントロールゲートとを具備し、上記各溝の底
部及び溝間の各凸部上にそれぞれ形成されたセルトラン
ジスタを、上記溝の深さ方向に離隔することによって電
気的に分離することを特徴とする。
は、半導体基体と、上記半導体基体の表面に複数本平行
に形成された溝と、各溝の底部及び溝間の各凸部の半導
体基体中に離隔して形成された能動領域と、各溝の底部
の上記能動領域間上及び溝間の各凸部上にそれぞれ設け
られる複数のフローティングゲートと、上記溝と交差す
る方向に上記複数のフローティングゲートに跨がって形
成されたコントロールゲートとを具備し、上記各溝の底
部及び溝間の各凸部上にそれぞれ形成されたセルトラン
ジスタを、上記溝の深さ方向に離隔することによって電
気的に分離することを特徴とする。
【００１３】また、請求項３の半導体集積回路装置は、
第１導電型の半導体基板と、この半導体基板の表面に形
成された第２導電型のウェル領域と、上記半導体基板の
上記ウェル領域に複数本平行に形成された溝と、各溝の
底部及び溝間の各凸部の上記半導体基板中に離隔して形
成された第１導電型のドレイン及びソース領域と、上記
ドレイン及びソース領域間の各溝の底部上及び溝間の各
凸部上にそれぞれ形成され、トンネル電流が流れる第１
のゲート絶縁膜と、これら第１のゲート絶縁膜上にそれ
ぞれ形成される複数のフローティングゲートと、上記フ
ローティングゲートの表面に形成される第２のゲート絶
縁膜と、この第２のゲート絶縁膜上に、上記溝と直交す
る方向に沿って上記複数のフローティングゲートに跨が
って複数本平行に形成されるコントロールゲートとを具
備し、上記各溝の底部及び溝間の各凸部上にそれぞれ形
成されたセルトランジスタを、上記溝の深さ方向に離隔
することによって電気的に分離するようにしてなり、上
記各溝の底部及び溝間の各凸部上にそれぞれ上記溝の方
向に沿って複数のセルトランジスタが直列接続されたＮ
ＡＮＤ型のＥ2 ＰＲＯＭを構成したことを特徴とする。
第１導電型の半導体基板と、この半導体基板の表面に形
成された第２導電型のウェル領域と、上記半導体基板の
上記ウェル領域に複数本平行に形成された溝と、各溝の
底部及び溝間の各凸部の上記半導体基板中に離隔して形
成された第１導電型のドレイン及びソース領域と、上記
ドレイン及びソース領域間の各溝の底部上及び溝間の各
凸部上にそれぞれ形成され、トンネル電流が流れる第１
のゲート絶縁膜と、これら第１のゲート絶縁膜上にそれ
ぞれ形成される複数のフローティングゲートと、上記フ
ローティングゲートの表面に形成される第２のゲート絶
縁膜と、この第２のゲート絶縁膜上に、上記溝と直交す
る方向に沿って上記複数のフローティングゲートに跨が
って複数本平行に形成されるコントロールゲートとを具
備し、上記各溝の底部及び溝間の各凸部上にそれぞれ形
成されたセルトランジスタを、上記溝の深さ方向に離隔
することによって電気的に分離するようにしてなり、上
記各溝の底部及び溝間の各凸部上にそれぞれ上記溝の方
向に沿って複数のセルトランジスタが直列接続されたＮ
ＡＮＤ型のＥ2 ＰＲＯＭを構成したことを特徴とする。
【００１４】
【作用】請求項１のような構成では、溝の底部及び溝間
の凸部にそれぞれ形成された半導体素子を、溝の深さ方
向、換言すれば半導体基体の表面と垂直な方向に離隔す
ることによって素子分離を行うので、素子分離のための
領域のパターン平面上での幅を縮小でき、チップサイズ
の縮小並びに高集積化が図れる。
の凸部にそれぞれ形成された半導体素子を、溝の深さ方
向、換言すれば半導体基体の表面と垂直な方向に離隔す
ることによって素子分離を行うので、素子分離のための
領域のパターン平面上での幅を縮小でき、チップサイズ
の縮小並びに高集積化が図れる。
【００１５】請求項２及び３の構成では、各溝の底部及
び溝間の各凸部にそれぞれ形成されたセルトランジスタ
を上記溝の深さ方向に離隔することによって電気的に分
離するので、素子分離のための領域のパターン平面上で
の幅を低減でき、セルサイズの縮小並びに高集積化が図
れる。各溝の底部及び溝間の各凸部にそれぞれ、ソー
ス，ドレイン領域を共用する複数のセルトランジスタを
直列接続して形成すれば、素子分離領域を大幅に低減で
きるので、ＮＡＮＤ型のＥ2 ＰＲＯＭに好適である。
び溝間の各凸部にそれぞれ形成されたセルトランジスタ
を上記溝の深さ方向に離隔することによって電気的に分
離するので、素子分離のための領域のパターン平面上で
の幅を低減でき、セルサイズの縮小並びに高集積化が図
れる。各溝の底部及び溝間の各凸部にそれぞれ、ソー
ス，ドレイン領域を共用する複数のセルトランジスタを
直列接続して形成すれば、素子分離領域を大幅に低減で
きるので、ＮＡＮＤ型のＥ2 ＰＲＯＭに好適である。
【００１６】
【実施例】以下、この発明の一実施例について図面を参
照して説明する。図１ないし図１４はそれぞれ、この発
明の一実施例に係る半導体集積回路装置について説明す
るためのもので、図１はＮＡＮＤ型Ｅ2 ＰＲＯＭの要部
を示す斜視図、図２ないし図１４はそれぞれ上記図１に
示したＥ2 ＰＲＯＭの製造工程を順次示す断面図であ
る。
照して説明する。図１ないし図１４はそれぞれ、この発
明の一実施例に係る半導体集積回路装置について説明す
るためのもので、図１はＮＡＮＤ型Ｅ2 ＰＲＯＭの要部
を示す斜視図、図２ないし図１４はそれぞれ上記図１に
示したＥ2 ＰＲＯＭの製造工程を順次示す断面図であ
る。
【００１７】図１に示す如く、Ｎ型の半導体基板３１の
表面に、Ｐ型のウェル領域３２が形成されている。上記
基板３１（ウェル領域３２）の表面には、第１の方向に
沿って複数本平行に溝（トレンチ）３３Ａ，３３Ｂ，３
３Ｃ，…が形成されている。このトレンチ３３の幅及び
間隔はそれぞれ、基本的には最小デザインルールによっ
て決定され、深さΔｄは１．５μｍ程度である。上記基
板３１のトレンチ３３による凹凸に沿って、ウェル領域
３２中にＰ+ 型の不純物拡散層３４が形成される。上記
トレンチ３３間の各凸部の不純物拡散層３４中、及び各
トレンチ３３の底部の不純物拡散層３４中にはそれぞ
れ、セルトランジスタのソース，ドレイン領域として働
くＮ型の不純物拡散層３５ａ１，３５ａ２，…、３５ｂ
１，３５ｂ２，…、３５ｃ１，３５ｃ２，…、３５ｄ
１，３５ｄ２，…、３５ｅ１，３５ｅ２，…、３５ｆ
１，３５ｆ２，…がそれぞれ上記第１の方向に離隔して
形成されている。これらＮ型不純物拡散層３５の拡散深
さは０．３μｍ程度である。また、上記トレンチ３３
Ａ，３３Ｂ，３３Ｃ，…の側壁にはそれぞれ、ＳｉＯ2
膜等の絶縁層からなるスペーサ３６ａ，３６ｂ，３６
ｃ，３６ｄ，３６ｅ，…が設けられている。これらのス
ペーサ３６の幅は約０．１μｍである。上記トレンチ３
３Ａ内における不純物拡散層３５ｂ１，３５ｂ２間の基
板３１（不純物拡散層３４）上には第１ゲート絶縁膜３
７ｂが形成され、この絶縁膜３７ｂ上にフローティング
ゲート３８ｂが設けられる。また、上記トレンチ３３Ｂ
内における拡散層３５ｄ１，３５ｄ２間の拡散層３４上
には第１ゲート絶縁膜３７ｄが形成され、この絶縁膜３
７ｄ上にフローティングゲート３８ｄが設けられる。上
記トレンチ３３Ａ，３３Ｂ間の凸部における不純物拡散
層３５ｃ１，３５ｃ２間の拡散層３４上には第１ゲート
絶縁膜３７ｃが形成され、この絶縁膜３７ｃ上にフロー
ティングゲート３８ｃが設けられる。他の各トレンチ内
及びこれらのトレンチ間の各凸部にも、第１ゲート絶縁
膜及びフローティングゲートがそれぞれ形成される。上
記第１ゲート絶縁膜３７はトンネル電流が流れるもの
で、厚さは８０〜１００オングストロームである。フロ
ーティングゲート３８の厚さは約１．０μｍであり、こ
のフローティングゲート３８は第１層目のリンドープド
ポリシリコン層から形成される。
表面に、Ｐ型のウェル領域３２が形成されている。上記
基板３１（ウェル領域３２）の表面には、第１の方向に
沿って複数本平行に溝（トレンチ）３３Ａ，３３Ｂ，３
３Ｃ，…が形成されている。このトレンチ３３の幅及び
間隔はそれぞれ、基本的には最小デザインルールによっ
て決定され、深さΔｄは１．５μｍ程度である。上記基
板３１のトレンチ３３による凹凸に沿って、ウェル領域
３２中にＰ+ 型の不純物拡散層３４が形成される。上記
トレンチ３３間の各凸部の不純物拡散層３４中、及び各
トレンチ３３の底部の不純物拡散層３４中にはそれぞ
れ、セルトランジスタのソース，ドレイン領域として働
くＮ型の不純物拡散層３５ａ１，３５ａ２，…、３５ｂ
１，３５ｂ２，…、３５ｃ１，３５ｃ２，…、３５ｄ
１，３５ｄ２，…、３５ｅ１，３５ｅ２，…、３５ｆ
１，３５ｆ２，…がそれぞれ上記第１の方向に離隔して
形成されている。これらＮ型不純物拡散層３５の拡散深
さは０．３μｍ程度である。また、上記トレンチ３３
Ａ，３３Ｂ，３３Ｃ，…の側壁にはそれぞれ、ＳｉＯ2
膜等の絶縁層からなるスペーサ３６ａ，３６ｂ，３６
ｃ，３６ｄ，３６ｅ，…が設けられている。これらのス
ペーサ３６の幅は約０．１μｍである。上記トレンチ３
３Ａ内における不純物拡散層３５ｂ１，３５ｂ２間の基
板３１（不純物拡散層３４）上には第１ゲート絶縁膜３
７ｂが形成され、この絶縁膜３７ｂ上にフローティング
ゲート３８ｂが設けられる。また、上記トレンチ３３Ｂ
内における拡散層３５ｄ１，３５ｄ２間の拡散層３４上
には第１ゲート絶縁膜３７ｄが形成され、この絶縁膜３
７ｄ上にフローティングゲート３８ｄが設けられる。上
記トレンチ３３Ａ，３３Ｂ間の凸部における不純物拡散
層３５ｃ１，３５ｃ２間の拡散層３４上には第１ゲート
絶縁膜３７ｃが形成され、この絶縁膜３７ｃ上にフロー
ティングゲート３８ｃが設けられる。他の各トレンチ内
及びこれらのトレンチ間の各凸部にも、第１ゲート絶縁
膜及びフローティングゲートがそれぞれ形成される。上
記第１ゲート絶縁膜３７はトンネル電流が流れるもの
で、厚さは８０〜１００オングストロームである。フロ
ーティングゲート３８の厚さは約１．０μｍであり、こ
のフローティングゲート３８は第１層目のリンドープド
ポリシリコン層から形成される。
【００１８】上記フローティングゲート３８の露出面に
は第２のゲート絶縁膜３９ａ，３９ｂ，３９ｃ，３９
ｄ，３９ｅ，…が形成され、これらの絶縁膜３９上に
は、上記第１の方向に直交する第２の方向に沿って、各
フローティングゲート３８ａ，３８ｂ，３８ｃ，３８
ｄ，３９ｅ，…を跨ぐようにコントロールゲート４０が
形成される。上記第２のゲート絶縁膜３９の厚さは１５
０〜２５０オングストローム、コントロールゲート４０
の厚さは約１．０μｍであり、コントロールゲート４０
は第２層目のリンドープドポリシリコン層からなる。
は第２のゲート絶縁膜３９ａ，３９ｂ，３９ｃ，３９
ｄ，３９ｅ，…が形成され、これらの絶縁膜３９上に
は、上記第１の方向に直交する第２の方向に沿って、各
フローティングゲート３８ａ，３８ｂ，３８ｃ，３８
ｄ，３９ｅ，…を跨ぐようにコントロールゲート４０が
形成される。上記第２のゲート絶縁膜３９の厚さは１５
０〜２５０オングストローム、コントロールゲート４０
の厚さは約１．０μｍであり、コントロールゲート４０
は第２層目のリンドープドポリシリコン層からなる。
【００１９】同様な構成が第１の方向に繰返し形成され
ており、各トレンチ３３の底部及びトレンチ３３間の各
凸部上にそれぞれ、第１の方向に沿って第１のセル選択
用ＭＯＳトランジスタ、複数のセルトランジスタ及び第
２のセル選択用ＭＯＳトランジスタのドレイン，ソース
間が直列接続されたＮＡＮＤ型Ｅ2 ＰＲＯＭのメモリセ
ル部が構成される。
ており、各トレンチ３３の底部及びトレンチ３３間の各
凸部上にそれぞれ、第１の方向に沿って第１のセル選択
用ＭＯＳトランジスタ、複数のセルトランジスタ及び第
２のセル選択用ＭＯＳトランジスタのドレイン，ソース
間が直列接続されたＮＡＮＤ型Ｅ2 ＰＲＯＭのメモリセ
ル部が構成される。
【００２０】なお、図示しないが、上記基板３１及びコ
ントロールゲート４０上には層間絶縁膜が形成され、こ
の層間絶縁膜上にアルミニウムやタングステンシリサイ
ドからなるビット線が上記各トレンチの底部及びトレン
チ間の各凸部上にそれぞれ第１の方向に沿って形成され
ている。これらのビット線は、図１５ないし図１７に示
したように、各メモリセル部（例えば８セルや１６セ
ル）毎に、第１のセル選択用ＭＯＳトランジスタ１２−
１のドレイン領域１２−１Ｄに接続されている。一方、
第２のセル選択用ＭＯＳトランジスタ１２−２のソース
領域は電源Ｖssに接続されている。また、第１，第２の
セル選択用ＭＯＳトランジスタのゲートには選択信号Ｓ
Ｇ１，ＳＧ２が供給され、各セルトランジスタのコント
ロールゲート４０にはワード線が接続され、行デコーダ
から出力される行選択信号ＣＧ１〜ＣＧ８が供給され
る。
ントロールゲート４０上には層間絶縁膜が形成され、こ
の層間絶縁膜上にアルミニウムやタングステンシリサイ
ドからなるビット線が上記各トレンチの底部及びトレン
チ間の各凸部上にそれぞれ第１の方向に沿って形成され
ている。これらのビット線は、図１５ないし図１７に示
したように、各メモリセル部（例えば８セルや１６セ
ル）毎に、第１のセル選択用ＭＯＳトランジスタ１２−
１のドレイン領域１２−１Ｄに接続されている。一方、
第２のセル選択用ＭＯＳトランジスタ１２−２のソース
領域は電源Ｖssに接続されている。また、第１，第２の
セル選択用ＭＯＳトランジスタのゲートには選択信号Ｓ
Ｇ１，ＳＧ２が供給され、各セルトランジスタのコント
ロールゲート４０にはワード線が接続され、行デコーダ
から出力される行選択信号ＣＧ１〜ＣＧ８が供給され
る。
【００２１】ところで、各トレンチ３３の側壁にスペー
サ３６を設けたのは、書き込み動作時のビット線電位の
低下を防止するためである。すなわち、書き込み時に、
選択セルのワード線には２０Ｖ以上の高電圧、非選択ビ
ット線には誤書き込み防止のために中間電位（約１２
Ｖ）が印加される。このため、ワード線への高電位の印
加によってフローティングゲートがある電位（約１０
Ｖ）に上昇した時、フローティングゲート脇のトレンチ
の側壁部が反転し、チャネルが形成される恐れがある。
チャネルが形成されると、選択セルのチャネル部（０
Ｖ）と非選択セルのチャネル部が導通状態となり、非選
択ビット線の電位が低下する。よって、反転防止用のス
ペーサ３６を設け、このような不良を確実に防止してい
る。
サ３６を設けたのは、書き込み動作時のビット線電位の
低下を防止するためである。すなわち、書き込み時に、
選択セルのワード線には２０Ｖ以上の高電圧、非選択ビ
ット線には誤書き込み防止のために中間電位（約１２
Ｖ）が印加される。このため、ワード線への高電位の印
加によってフローティングゲートがある電位（約１０
Ｖ）に上昇した時、フローティングゲート脇のトレンチ
の側壁部が反転し、チャネルが形成される恐れがある。
チャネルが形成されると、選択セルのチャネル部（０
Ｖ）と非選択セルのチャネル部が導通状態となり、非選
択ビット線の電位が低下する。よって、反転防止用のス
ペーサ３６を設け、このような不良を確実に防止してい
る。
【００２２】また、ウェル領域３２の表面にＰ+ 型の不
純物拡散領域３４を形成しているのも同様な理由からで
ある。この領域３４は、トレンチ３３間の凸部上に沿っ
て形成されたビット線に０Ｖが印加され、凹部上に沿っ
て形成されたビット線に中間電位が印加された時に、ト
レンチ３３の側壁部でパンチスルーが発生するのを防止
している。
純物拡散領域３４を形成しているのも同様な理由からで
ある。この領域３４は、トレンチ３３間の凸部上に沿っ
て形成されたビット線に０Ｖが印加され、凹部上に沿っ
て形成されたビット線に中間電位が印加された時に、ト
レンチ３３の側壁部でパンチスルーが発生するのを防止
している。
【００２３】上記のような構成において、セルの動作原
理は従来のデバイスと同じであり、データの書き込み、
読み出し及び消去も基本的には同様に行われる。このよ
うなデバイス構造を採用することによって、各セルトラ
ンジスタのサイズを大幅に縮小できる。すなわち、ワー
ド線の延設方向（第２の方向）のピッチは、前述したよ
うに、従来は“最小デザインルール×４”であり、例え
ば最小デザインルールを０．４μｍとすると１つのセル
トランジスタに対して１．６μｍの幅が必要であった。
これに対し、上記実施例の構成では“最小デザインルー
ル＋α（スペーサの幅）”であり、スペーサの幅αを例
えば０．１μｍとすると“０．４μｍ＋０．１μｍ＝
０．５μｍ”に低減できる。これにより、セルサイズは
０．５／１．６＝０．３１２（３１．２％）となり、従
来の１／３以下にすることが可能である。よって、大幅
なチップサイズの縮小並びに高集積化が図れ、この結果
コストダウンが可能となる。
理は従来のデバイスと同じであり、データの書き込み、
読み出し及び消去も基本的には同様に行われる。このよ
うなデバイス構造を採用することによって、各セルトラ
ンジスタのサイズを大幅に縮小できる。すなわち、ワー
ド線の延設方向（第２の方向）のピッチは、前述したよ
うに、従来は“最小デザインルール×４”であり、例え
ば最小デザインルールを０．４μｍとすると１つのセル
トランジスタに対して１．６μｍの幅が必要であった。
これに対し、上記実施例の構成では“最小デザインルー
ル＋α（スペーサの幅）”であり、スペーサの幅αを例
えば０．１μｍとすると“０．４μｍ＋０．１μｍ＝
０．５μｍ”に低減できる。これにより、セルサイズは
０．５／１．６＝０．３１２（３１．２％）となり、従
来の１／３以下にすることが可能である。よって、大幅
なチップサイズの縮小並びに高集積化が図れ、この結果
コストダウンが可能となる。
【００２４】なお、上述した構造では、書き込み時のカ
ップリング比の低下により、書き込み特性が多少低下す
る。フィールド絶縁膜を用いて素子分離を行う従来の構
造では、フィールド絶縁膜のフリンジの存在によって
３：１程度のカップリング比を確保していたが、上記図
１に示した構成では１．５：１程度となる。このため、
書き込みに際して従来はコントロールゲートに２０Ｖ程
度の電圧を印加したが、３０Ｖ以上の電圧印加が必要と
なる。このような書き込み電圧の上昇を抑制するために
は、選択されたビット線に−１０Ｖ程度の負バイアスを
印加すれば良い。消去並びに読み出し動作は従来と同様
である。
ップリング比の低下により、書き込み特性が多少低下す
る。フィールド絶縁膜を用いて素子分離を行う従来の構
造では、フィールド絶縁膜のフリンジの存在によって
３：１程度のカップリング比を確保していたが、上記図
１に示した構成では１．５：１程度となる。このため、
書き込みに際して従来はコントロールゲートに２０Ｖ程
度の電圧を印加したが、３０Ｖ以上の電圧印加が必要と
なる。このような書き込み電圧の上昇を抑制するために
は、選択されたビット線に−１０Ｖ程度の負バイアスを
印加すれば良い。消去並びに読み出し動作は従来と同様
である。
【００２５】しかしながら、上記カップリング比の低下
は必ずしも欠点ではなく、読み出し動作時のＶcc（３〜
５Ｖ）ゲートストレスによる誤書き込みの可能性を大幅
に低減して信頼性を向上できるので、上述した値はこれ
らも配慮して最適値に設定すると良い。現在は、上記誤
動作のため確実に１０年間のデータ保持を保証可能なデ
バイスは存在しないが、上述した構成により１０年間の
データ保持を保証できる。
は必ずしも欠点ではなく、読み出し動作時のＶcc（３〜
５Ｖ）ゲートストレスによる誤書き込みの可能性を大幅
に低減して信頼性を向上できるので、上述した値はこれ
らも配慮して最適値に設定すると良い。現在は、上記誤
動作のため確実に１０年間のデータ保持を保証可能なデ
バイスは存在しないが、上述した構成により１０年間の
データ保持を保証できる。
【００２６】次に、上記図１に示したＮＡＮＤ型Ｅ2 Ｐ
ＲＯＭの製造方法について、図２ないし図１４を参照し
つつ説明する。図２ないし図６はそれぞれ、上記図１に
おけるＡ−Ａ´線及びＢ−Ｂ´線に沿った第１ないし第
５の製造工程を順次示す断面図である。図７，図９，図
１１及び図１３はそれぞれ、上記図１におけるＡ−Ａ´
線に沿った第６ないし第９の製造工程を順次示す断面図
である。また、図８，図１０，図１２及び図１４はそれ
ぞれ、上記図１におけるＢ−Ｂ´線に沿った第６ないし
第９の製造工程を順次示す断面図である。
ＲＯＭの製造方法について、図２ないし図１４を参照し
つつ説明する。図２ないし図６はそれぞれ、上記図１に
おけるＡ−Ａ´線及びＢ−Ｂ´線に沿った第１ないし第
５の製造工程を順次示す断面図である。図７，図９，図
１１及び図１３はそれぞれ、上記図１におけるＡ−Ａ´
線に沿った第６ないし第９の製造工程を順次示す断面図
である。また、図８，図１０，図１２及び図１４はそれ
ぞれ、上記図１におけるＢ−Ｂ´線に沿った第６ないし
第９の製造工程を順次示す断面図である。
【００２７】まず、図２に示すように、Ｎ型半導体基板
３１の表面にＰ型の不純物を導入してＰ型ウェル領域３
２を形成する。次に、上記半導体基板３１の表面にマス
クを形成し、ＲＩＥ等の異方性エッチングを行って図３
に示すように複数本平行にトレンチ３３Ａ，３３Ｂ，３
３Ｃ，…を形成する。その後、図４に示すように半導体
基板３１の表面にボロン等のＰ型不純物を導入し、ウェ
ル領域３２の表面領域中にＰ+ 型不純物拡散層３４を形
成する。引き続き、上記基板３１上にＣＶＤ法によりＳ
ｉＯ2 膜３６を形成し（図５参照）、ＲＩＥ等の異方性
エッチングを行って上記ＳｉＯ2 膜３６を除去すること
により、トレンチ３３Ａ，３３Ｂ，３３Ｃ，…の側壁部
にスペーサ３６ａ，３６ｂ，３６ｃ，３６ｄ，３６ｅ，
…を形成する（図６参照）。
３１の表面にＰ型の不純物を導入してＰ型ウェル領域３
２を形成する。次に、上記半導体基板３１の表面にマス
クを形成し、ＲＩＥ等の異方性エッチングを行って図３
に示すように複数本平行にトレンチ３３Ａ，３３Ｂ，３
３Ｃ，…を形成する。その後、図４に示すように半導体
基板３１の表面にボロン等のＰ型不純物を導入し、ウェ
ル領域３２の表面領域中にＰ+ 型不純物拡散層３４を形
成する。引き続き、上記基板３１上にＣＶＤ法によりＳ
ｉＯ2 膜３６を形成し（図５参照）、ＲＩＥ等の異方性
エッチングを行って上記ＳｉＯ2 膜３６を除去すること
により、トレンチ３３Ａ，３３Ｂ，３３Ｃ，…の側壁部
にスペーサ３６ａ，３６ｂ，３６ｃ，３６ｄ，３６ｅ，
…を形成する（図６参照）。
【００２８】次に、上記トレンチ３３と直交する方向に
複数本平行なパターンを有するマスクを形成した後、図
７及び図８に示すように、露出されているトレンチ３３
の底部及びトレンチ３３間の各凸部の基板３１中に砒素
などのＮ型不純物をイオン注入し、ソース，ドレイン領
域３５ａ１，３５ｂ１，３５ｃ１，３５ｄ１，３５ｅ
１，３５ｆ１，…を形成する。その後、図９及び図１０
に示すように、上記マスクした基板３１の露出面を熱酸
化してソース，ドレイン領域３５ａ１，３５ａ２間、３
５ｂ１，３５ｂ２間、３５ｃ１，３５ｃ２間、３５ｄ
１，３５ｄ２間、３５ｅ１，３５ｅ２間、…にそれぞ
れ、厚さが８０〜１００オングストローム程度の第１の
ゲート酸化膜３７ａ，３７ｂ，３７ｃ，３７ｄ，３７
ｅ，…を形成する。上記基板３１上の全面にリンドープ
ドポリシリコン層を形成した後、パターニングを行って
基板３１の各トレンチ３３内及びトレンチ３３間の各凸
部上にフローティングゲート３８ａ，３８ｂ，３８ｃ，
３８ｄ，３８ｅ，…を形成する。上記各フローティング
ゲート３８ａ，３８ｂ，３８ｃ，３８ｄ，３８ｅ，…の
表面を熱酸化して厚さが１５０〜２５０オングストロー
ムの第２のゲート絶縁膜３９ａ，３９ｂ，３９ｃ，３９
ｄ，３９ｅ，…を形成する。そして、上記基板３１及び
上記絶縁膜３９ａ，３９ｂ，３９ｃ，３９ｄ，３９ｅ，
…上にリンドープドポリシリコン層を形成し、パターニ
ングを行って、上記各トレンチ３３と直交する第２方向
に沿ってフローティングゲート３８ａ，３８ｂ，３８
ｃ，３８ｄ，３８ｅ，…に跨がる複数本平行なパターン
を持ったコントロールゲート４０を形成すると図１１及
び図１２に示すように、前述した図１に示した構成とな
る。
複数本平行なパターンを有するマスクを形成した後、図
７及び図８に示すように、露出されているトレンチ３３
の底部及びトレンチ３３間の各凸部の基板３１中に砒素
などのＮ型不純物をイオン注入し、ソース，ドレイン領
域３５ａ１，３５ｂ１，３５ｃ１，３５ｄ１，３５ｅ
１，３５ｆ１，…を形成する。その後、図９及び図１０
に示すように、上記マスクした基板３１の露出面を熱酸
化してソース，ドレイン領域３５ａ１，３５ａ２間、３
５ｂ１，３５ｂ２間、３５ｃ１，３５ｃ２間、３５ｄ
１，３５ｄ２間、３５ｅ１，３５ｅ２間、…にそれぞ
れ、厚さが８０〜１００オングストローム程度の第１の
ゲート酸化膜３７ａ，３７ｂ，３７ｃ，３７ｄ，３７
ｅ，…を形成する。上記基板３１上の全面にリンドープ
ドポリシリコン層を形成した後、パターニングを行って
基板３１の各トレンチ３３内及びトレンチ３３間の各凸
部上にフローティングゲート３８ａ，３８ｂ，３８ｃ，
３８ｄ，３８ｅ，…を形成する。上記各フローティング
ゲート３８ａ，３８ｂ，３８ｃ，３８ｄ，３８ｅ，…の
表面を熱酸化して厚さが１５０〜２５０オングストロー
ムの第２のゲート絶縁膜３９ａ，３９ｂ，３９ｃ，３９
ｄ，３９ｅ，…を形成する。そして、上記基板３１及び
上記絶縁膜３９ａ，３９ｂ，３９ｃ，３９ｄ，３９ｅ，
…上にリンドープドポリシリコン層を形成し、パターニ
ングを行って、上記各トレンチ３３と直交する第２方向
に沿ってフローティングゲート３８ａ，３８ｂ，３８
ｃ，３８ｄ，３８ｅ，…に跨がる複数本平行なパターン
を持ったコントロールゲート４０を形成すると図１１及
び図１２に示すように、前述した図１に示した構成とな
る。
【００２９】その後、図１３及び図１４に示すように、
全面に層間絶縁膜４１を形成し、この層間絶縁膜４１に
おける第１のセル選択用ＭＯＳトランジスタ１２−１の
ドレイン領域１２−１Ｄ上にコンタクトホールを形成す
る。上記層間絶縁膜４１上及びコンタクトホール内にア
ルミニウム層やタングステンシリサイド層を形成し、パ
ターニングを行って、上記各トレンチ３３の底部及びト
レンチ３３間の各凸部上の層間絶縁膜４１上にそれぞ
れ、第１の方向に沿ってビット線１１を形成する。
全面に層間絶縁膜４１を形成し、この層間絶縁膜４１に
おける第１のセル選択用ＭＯＳトランジスタ１２−１の
ドレイン領域１２−１Ｄ上にコンタクトホールを形成す
る。上記層間絶縁膜４１上及びコンタクトホール内にア
ルミニウム層やタングステンシリサイド層を形成し、パ
ターニングを行って、上記各トレンチ３３の底部及びト
レンチ３３間の各凸部上の層間絶縁膜４１上にそれぞ
れ、第１の方向に沿ってビット線１１を形成する。
【００３０】なお、上記実施例では半導体集積回路装置
としてＮＡＮＤ型Ｅ2 ＰＲＯＭを例にとって説明した
が、例えばＥＰＲＯＭやＤＲＡＭ等の他の半導体記憶装
置や他の半導体集積回路装置にも適用可能である。ＮＡ
ＮＤ型以外の装置に用いるためには、上記半導体基板の
表面に複数本平行に形成した各トレンチ３３と直交する
方向に更に複数本平行にトレンチを形成することにより
升目状にトレンチを形成して素子分離を行えば良い。
としてＮＡＮＤ型Ｅ2 ＰＲＯＭを例にとって説明した
が、例えばＥＰＲＯＭやＤＲＡＭ等の他の半導体記憶装
置や他の半導体集積回路装置にも適用可能である。ＮＡ
ＮＤ型以外の装置に用いるためには、上記半導体基板の
表面に複数本平行に形成した各トレンチ３３と直交する
方向に更に複数本平行にトレンチを形成することにより
升目状にトレンチを形成して素子分離を行えば良い。
【００３１】
【発明の効果】以上説明したようにこの発明によれば、
素子分離領域を縮小してチップサイズの縮小並びに高集
積化を図れる半導体集積回路装置が得られる。
素子分離領域を縮小してチップサイズの縮小並びに高集
積化を図れる半導体集積回路装置が得られる。
【図１】この発明の一実施例に係る半導体集積回路装置
について説明するためのもので、ＮＡＮＤ型Ｅ2 ＰＲＯ
Ｍの要部の構成を示す斜視図。
について説明するためのもので、ＮＡＮＤ型Ｅ2 ＰＲＯ
Ｍの要部の構成を示す斜視図。
【図２】上記図１に示したＮＡＮＤ型Ｅ2 ＰＲＯＭの製
造方法について説明するためのもので、図１におけるＡ
−Ａ´線及びＢ−Ｂ´線に沿った第１の製造工程を示す
断面図。
造方法について説明するためのもので、図１におけるＡ
−Ａ´線及びＢ−Ｂ´線に沿った第１の製造工程を示す
断面図。
【図３】上記図１に示したＮＡＮＤ型Ｅ2 ＰＲＯＭの製
造方法について説明するためのもので、第２の製造工程
における図１のＡ−Ａ´線及びＢ−Ｂ´線に沿った断面
図。
造方法について説明するためのもので、第２の製造工程
における図１のＡ−Ａ´線及びＢ−Ｂ´線に沿った断面
図。
【図４】上記図１に示したＮＡＮＤ型Ｅ2 ＰＲＯＭの製
造方法について説明するためのもので、第３の製造工程
における図１のＡ−Ａ´線及びＢ−Ｂ´線に沿った断面
図。
造方法について説明するためのもので、第３の製造工程
における図１のＡ−Ａ´線及びＢ−Ｂ´線に沿った断面
図。
【図５】上記図１に示したＮＡＮＤ型Ｅ2 ＰＲＯＭの製
造方法について説明するためのもので、第４の製造工程
における図１のＡ−Ａ´線及びＢ−Ｂ´線に沿った断面
図。
造方法について説明するためのもので、第４の製造工程
における図１のＡ−Ａ´線及びＢ−Ｂ´線に沿った断面
図。
【図６】上記図１に示したＮＡＮＤ型Ｅ2 ＰＲＯＭの製
造方法について説明するためのもので、第５の製造工程
における図１のＡ−Ａ´線及びＢ−Ｂ´線に沿った断面
図。
造方法について説明するためのもので、第５の製造工程
における図１のＡ−Ａ´線及びＢ−Ｂ´線に沿った断面
図。
【図７】上記図１に示したＮＡＮＤ型Ｅ2 ＰＲＯＭの製
造方法について説明するためのもので、第６の製造工程
における図１のＡ−Ａ´線に沿った断面図。
造方法について説明するためのもので、第６の製造工程
における図１のＡ−Ａ´線に沿った断面図。
【図８】上記図１に示したＮＡＮＤ型Ｅ2 ＰＲＯＭの製
造方法について説明するためのもので、第６の製造工程
における図１のＢ−Ｂ´線に沿った断面図。
造方法について説明するためのもので、第６の製造工程
における図１のＢ−Ｂ´線に沿った断面図。
【図９】上記図１に示したＮＡＮＤ型Ｅ2 ＰＲＯＭの製
造方法について説明するためのもので、第７の製造工程
における図１のＡ−Ａ´線に沿った断面図。
造方法について説明するためのもので、第７の製造工程
における図１のＡ−Ａ´線に沿った断面図。
【図１０】上記図１に示したＮＡＮＤ型Ｅ2 ＰＲＯＭの
製造方法について説明するためのもので、第７の製造工
程における図１のＢ−Ｂ´線に沿った断面図。
製造方法について説明するためのもので、第７の製造工
程における図１のＢ−Ｂ´線に沿った断面図。
【図１１】上記図１に示したＮＡＮＤ型Ｅ2 ＰＲＯＭの
製造方法について説明するためのもので、第８の製造工
程における図１のＡ−Ａ´線に沿った断面図。
製造方法について説明するためのもので、第８の製造工
程における図１のＡ−Ａ´線に沿った断面図。
【図１２】上記図１に示したＮＡＮＤ型Ｅ2 ＰＲＯＭの
製造方法について説明するためのもので、第８の製造工
程における図１のＢ−Ｂ´線に沿った断面図。
製造方法について説明するためのもので、第８の製造工
程における図１のＢ−Ｂ´線に沿った断面図。
【図１３】上記図１に示したＮＡＮＤ型Ｅ2 ＰＲＯＭの
製造方法について説明するためのもので、第９の製造工
程における図１のＡ−Ａ´線に沿った断面図。
製造方法について説明するためのもので、第９の製造工
程における図１のＡ−Ａ´線に沿った断面図。
【図１４】上記図１に示したＮＡＮＤ型Ｅ2 ＰＲＯＭの
製造方法について説明するためのもので、第９の製造工
程における図１のＢ−Ｂ´線に沿った断面図。
製造方法について説明するためのもので、第９の製造工
程における図１のＢ−Ｂ´線に沿った断面図。
【図１５】従来の半導体集積回路装置について説明する
ためのもので、ＮＡＮＤ型Ｅ2 ＰＲＯＭのメモリセル部
を抽出して示す回路図。
ためのもので、ＮＡＮＤ型Ｅ2 ＰＲＯＭのメモリセル部
を抽出して示す回路図。
【図１６】図１５に示した回路のパターン平面図。
【図１７】図１６のパターンのＸ−Ｘ´線に沿った断面
図。
図。
【図１８】図１６のパターンのＹ−Ｙ´線に沿った断面
を隣接するメモリセル部とともに示す断面図。
を隣接するメモリセル部とともに示す断面図。
１１…ビット線、１２−１，１２−２…セル選択用ＭＯ
Ｓトランジスタ、１３−１〜１３−８…セルトランジス
タ、３１…Ｎ型半導体基板、３２…Ｐ型ウェル領域、３
３Ａ，３３Ｂ，３３Ｃ…トレンチ（溝）、３４…Ｐ+ 型
不純物拡散層、３５ａ１，３５ａ２，３５ｂ１，３５ｂ
２，３５ｃ１，３５ｃ２，３５ｄ１，３５ｄ２，３５ｅ
１，３５ｅ２，３５ｆ１，３５ｆ２…ドレイン，ソース
領域（能動領域）、３６ａ，３６ｂ，３６ｃ，３６ｄ，
３６ｅ…スペーサ、３７ａ，３７ｂ，３７ｃ，３７ｄ，
３７ｅ…第１のゲート絶縁膜、３８ａ，３８ｂ，３８
ｃ，３８ｄ，３８ｅ…フローティングゲート、３９ａ，
３９ｂ，３９ｃ，３９ｄ，３９ｅ…第２のゲート絶縁
膜、４０…コントロールゲート、４１…層間絶縁膜。
Ｓトランジスタ、１３−１〜１３−８…セルトランジス
タ、３１…Ｎ型半導体基板、３２…Ｐ型ウェル領域、３
３Ａ，３３Ｂ，３３Ｃ…トレンチ（溝）、３４…Ｐ+ 型
不純物拡散層、３５ａ１，３５ａ２，３５ｂ１，３５ｂ
２，３５ｃ１，３５ｃ２，３５ｄ１，３５ｄ２，３５ｅ
１，３５ｅ２，３５ｆ１，３５ｆ２…ドレイン，ソース
領域（能動領域）、３６ａ，３６ｂ，３６ｃ，３６ｄ，
３６ｅ…スペーサ、３７ａ，３７ｂ，３７ｃ，３７ｄ，
３７ｅ…第１のゲート絶縁膜、３８ａ，３８ｂ，３８
ｃ，３８ｄ，３８ｅ…フローティングゲート、３９ａ，
３９ｂ，３９ｃ，３９ｄ，３９ｅ…第２のゲート絶縁
膜、４０…コントロールゲート、４１…層間絶縁膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/76 27/115 Ｈ０１Ｌ 27/10 ４３４
Claims (9)
- 【請求項１】 半導体基体と、上記半導体基体の表面に
複数本平行に形成された溝と、この溝の底部及び溝間の
凸部にそれぞれ形成された半導体素子とを具備し、上記
各半導体素子を上記溝の深さ方向に離隔することによっ
て素子分離を行うことを特徴とする半導体集積回路装
置。 - 【請求項２】 半導体基体と、上記半導体基体の表面に
複数本平行に形成された溝と、各溝の底部及び溝間の各
凸部の半導体基体中に離隔して形成された能動領域と、
各溝の底部の上記能動領域間上及び溝間の各凸部上にそ
れぞれ設けられる複数のフローティングゲートと、上記
溝と交差する方向に上記複数のフローティングゲートに
跨がって形成されたコントロールゲートとを具備し、上
記各溝の底部及び溝間の各凸部上にそれぞれ形成された
セルトランジスタを、上記溝の深さ方向に離隔すること
によって電気的に分離することを特徴とする半導体集積
回路装置。 - 【請求項３】 第１導電型の半導体基板と、この半導体
基板の表面に形成された第２導電型のウェル領域と、上
記半導体基板の上記ウェル領域に複数本平行に形成され
た溝と、各溝の底部及び溝間の各凸部の上記半導体基板
中に離隔して形成された第１導電型のドレイン及びソー
ス領域と、上記ドレイン及びソース領域間の各溝の底部
上及び溝間の各凸部上にそれぞれ形成され、トンネル電
流が流れる第１のゲート絶縁膜と、これら第１のゲート
絶縁膜上にそれぞれ形成される複数のフローティングゲ
ートと、上記フローティングゲートの表面に形成される
第２のゲート絶縁膜と、この第２のゲート絶縁膜上に、
上記溝と直交する方向に沿って上記複数のフローティン
グゲートに跨がって複数本平行に形成されるコントロー
ルゲートとを具備し、上記各溝の底部及び溝間の各凸部
上にそれぞれ形成されたセルトランジスタを、上記溝の
深さ方向に離隔することによって電気的に分離するよう
にしてなり、上記各溝の底部及び溝間の各凸部上にそれ
ぞれ上記溝の方向に沿って複数のセルトランジスタが直
列接続されたＮＡＮＤ型のＥ2 ＰＲＯＭを構成したこと
を特徴とする半導体集積回路装置。 - 【請求項４】 前記半導体基体は、第１導電型の半導体
基板と、この半導体基板の表面領域中に形成された第２
導電型のウェル領域とを有することを特徴とする請求項
１または２に記載の半導体集積回路装置。 - 【請求項５】 前記半導体基板の表面の前記ウェル領域
内に形成され、前記ウェル領域よりも不純物濃度が高い
第２導電型の反転防止用不純物拡散領域を更に具備する
ことを特徴とする請求項３または４に記載の半導体集積
回路装置。 - 【請求項６】 前記溝の側壁部に形成される反転防止用
のスペーサを更に具備することを特徴とする請求項１、
２及び３のいずれか１つの項に記載の半導体集積回路装
置。 - 【請求項７】 前記スペーサは、前記溝の側壁部に形成
された絶縁層からなることを特徴とする請求項６に記載
の半導体集積回路装置。 - 【請求項８】 前記コントロールゲート上及び前記半導
体基板上に形成される層間絶縁膜と、前記各溝の底部及
び溝間の各凸部上の上記層間絶縁膜上にそれぞれ、前記
溝と同じ方向に沿って形成されるビット線を更に具備す
ることを特徴とする請求項３に記載の半導体集積回路装
置。 - 【請求項９】 前記直列接続された複数のセルトランジ
スタを選択するための第１，第２のセル選択用トランジ
スタを更に具備し、第１のセル選択用トランジスタのド
レインに前記ビット線が接続され、第２のセル選択用ト
ランジスタのソースが接地されることを特徴とする請求
項８に記載の半導体集積回路装置。
Priority Applications (6)
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|---|---|---|---|
| JP6046115A JPH07254651A (ja) | 1994-03-16 | 1994-03-16 | 半導体集積回路装置 |
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| KR1019950005728A KR100191395B1 (ko) | 1994-03-16 | 1995-03-16 | 반도체 집적회로장치 |
| EP95103859A EP0673070A3 (en) | 1994-03-16 | 1995-03-16 | Semiconductor integrated circuit device with elements isolated by trenches |
| CN95104061A CN1052814C (zh) | 1994-03-16 | 1995-03-16 | 半导体集成电路器件 |
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Applications Claiming Priority (1)
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|---|---|---|---|
| JP6046115A JPH07254651A (ja) | 1994-03-16 | 1994-03-16 | 半導体集積回路装置 |
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|---|---|
| JPH07254651A true JPH07254651A (ja) | 1995-10-03 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| EP (1) | EP0673070A3 (ja) |
| JP (1) | JPH07254651A (ja) |
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| CN (1) | CN1052814C (ja) |
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-
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- 1995-03-16 CN CN95104061A patent/CN1052814C/zh not_active Expired - Fee Related
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