JPH07161845A - 半導体不揮発性記憶装置 - Google Patents
半導体不揮発性記憶装置Info
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- JPH07161845A JPH07161845A JP5302577A JP30257793A JPH07161845A JP H07161845 A JPH07161845 A JP H07161845A JP 5302577 A JP5302577 A JP 5302577A JP 30257793 A JP30257793 A JP 30257793A JP H07161845 A JPH07161845 A JP H07161845A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
- G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
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Abstract
(57)【要約】
【目的】 本発明は、電気的一括消去型の半導体不揮発
性記憶装置に関し、一括消去される範囲を効率的に画定
することを目的としている。 【構成】 メモリセルが形成されている半導体基板１内
のウェル７，８を、ウェルより深い溝１５を半導体基板
に形成し、溝に絶縁物を埋設することにより、ウェルを
他の分割されたウェルから電気的に分離し、これにより
複数配列されたメモリセルを複数のブロックに分割しブ
ロックを電気的一括消去の際の消去単位とする。これに
より消去後のしきい値のばらつきを小さく抑える効果が
ある。
性記憶装置に関し、一括消去される範囲を効率的に画定
することを目的としている。 【構成】 メモリセルが形成されている半導体基板１内
のウェル７，８を、ウェルより深い溝１５を半導体基板
に形成し、溝に絶縁物を埋設することにより、ウェルを
他の分割されたウェルから電気的に分離し、これにより
複数配列されたメモリセルを複数のブロックに分割しブ
ロックを電気的一括消去の際の消去単位とする。これに
より消去後のしきい値のばらつきを小さく抑える効果が
ある。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に電気的一括消去型の半導体不揮発性記憶装置
に関する。
関し、特に電気的一括消去型の半導体不揮発性記憶装置
に関する。
【０００２】
【従来の技術】図４（ａ），（ｂ）は従来のスタックゲ
ート構造を有するフラッシュＥＥＰＲＯＭ（Ｅｌｅｃｔ
ｒｉｃａｌｙ ｅｒａｓａｂｌｅ ＰＲＯＭ）の断面図
である。図４（ａ）はワード線と平行，図４（ｂ）はデ
ジット線と平行に切った場合の断面図である。図中の１
はＰ型Ｓｉ基板、２はＳｉＯ2 ゲート絶縁膜、３はＳｉ
Ｏ2 フィールド絶縁膜、４は外部から電気的に接続され
ていないフローティングゲート、５はＳｉＯ2 絶縁膜、
６はポリシリコンからなりフローティングゲート４と容
量的に結合しているコントロールゲート、７，８は基板
内のメモリセルの形成される領域に形成されたツインウ
ェルで７がＰ型，８がＮ型であり、Ｎ型ウェル８がＰ型
ウェル７を囲んでいる。９はドレイン、１０はソース、
１１は層間膜、１２は配線層、１３は周辺ゲート、１４
は周辺ＳｉＯ2 ゲート絶縁膜、１６はサブデコーダであ
る。なお、ＳｉＯ2 絶縁膜５の厚さは約２００オングス
トローム、ＳｉＯ2 ゲート絶縁膜２の厚さは約１００オ
ングストローム、フィールド絶縁膜３の厚さは約８００
０オングストロームである。このフィールド絶縁膜が約
８０００オングストロームと厚いため分離幅を小さくで
きない。そこで特開平３−２０９７６６号公報に記載の
技術では溝分離とからめて分離幅を小さくしている。
ート構造を有するフラッシュＥＥＰＲＯＭ（Ｅｌｅｃｔ
ｒｉｃａｌｙ ｅｒａｓａｂｌｅ ＰＲＯＭ）の断面図
である。図４（ａ）はワード線と平行，図４（ｂ）はデ
ジット線と平行に切った場合の断面図である。図中の１
はＰ型Ｓｉ基板、２はＳｉＯ2 ゲート絶縁膜、３はＳｉ
Ｏ2 フィールド絶縁膜、４は外部から電気的に接続され
ていないフローティングゲート、５はＳｉＯ2 絶縁膜、
６はポリシリコンからなりフローティングゲート４と容
量的に結合しているコントロールゲート、７，８は基板
内のメモリセルの形成される領域に形成されたツインウ
ェルで７がＰ型，８がＮ型であり、Ｎ型ウェル８がＰ型
ウェル７を囲んでいる。９はドレイン、１０はソース、
１１は層間膜、１２は配線層、１３は周辺ゲート、１４
は周辺ＳｉＯ2 ゲート絶縁膜、１６はサブデコーダであ
る。なお、ＳｉＯ2 絶縁膜５の厚さは約２００オングス
トローム、ＳｉＯ2 ゲート絶縁膜２の厚さは約１００オ
ングストローム、フィールド絶縁膜３の厚さは約８００
０オングストロームである。このフィールド絶縁膜が約
８０００オングストロームと厚いため分離幅を小さくで
きない。そこで特開平３−２０９７６６号公報に記載の
技術では溝分離とからめて分離幅を小さくしている。
【０００３】次にこのフラッシュＥＥＰＲＯＭの動作を
説明する。
説明する。
【０００４】書き込み時にはコントロールゲート６とド
レイン９に高電圧を印加し、ソース１０とＳｉ基板１を
接地する。この高電圧で高エネルギーを得た電子の一部
がフローティングゲート４に蓄えられる。
レイン９に高電圧を印加し、ソース１０とＳｉ基板１を
接地する。この高電圧で高エネルギーを得た電子の一部
がフローティングゲート４に蓄えられる。
【０００５】消去時にはＰ型のウェル７とＮ型のウェル
８に５Ｖを印加し、コントロールゲート６に−１４Ｖ程
度印加して、ソース１０とドレイン９をオープンとす
る。これによりフローティングゲート４からＳｉ基板１
にファウラー・ノルドハイム（Ｆｏｗｌｅｒ−Ｎｏｒｄ
ｈｅｉｍ）のトンネリングを利用して電子が引き抜かれ
消去される。コントロールゲート６を負電圧にすること
により消去しているので、消去を行う単位はワード線方
向で分割する際には図５に示すようにコントロールゲー
ト６をサブデコーダで分離してコントロールゲート６が
負電圧になる範囲を限定し消去を行う単位の消去ブロッ
クを形成している。
８に５Ｖを印加し、コントロールゲート６に−１４Ｖ程
度印加して、ソース１０とドレイン９をオープンとす
る。これによりフローティングゲート４からＳｉ基板１
にファウラー・ノルドハイム（Ｆｏｗｌｅｒ−Ｎｏｒｄ
ｈｅｉｍ）のトンネリングを利用して電子が引き抜かれ
消去される。コントロールゲート６を負電圧にすること
により消去しているので、消去を行う単位はワード線方
向で分割する際には図５に示すようにコントロールゲー
ト６をサブデコーダで分離してコントロールゲート６が
負電圧になる範囲を限定し消去を行う単位の消去ブロッ
クを形成している。
【０００６】
【発明が解決しようとする課題】しかしながら上述した
従来の構造では電気的に一括消去する際の消去単位を決
めるのに、図５に示すようにサブデコーダを使ってコン
トロールゲートを分離して消去ブロックを形成している
が、サブデコーダを使うと面積が大きくなり、それにと
もないチップ面積が大きくなってしまうという問題があ
る。特に消去後のしきい値の分布を小さく抑えるために
は消去ブロックをなるべく細かく分ける必要があるが、
これにはたくさんのサブデコーダが必要であり、また設
計が複雑になるという問題点があった。
従来の構造では電気的に一括消去する際の消去単位を決
めるのに、図５に示すようにサブデコーダを使ってコン
トロールゲートを分離して消去ブロックを形成している
が、サブデコーダを使うと面積が大きくなり、それにと
もないチップ面積が大きくなってしまうという問題があ
る。特に消去後のしきい値の分布を小さく抑えるために
は消去ブロックをなるべく細かく分ける必要があるが、
これにはたくさんのサブデコーダが必要であり、また設
計が複雑になるという問題点があった。
【０００７】またワード線と平行な方向で消去ブロック
を分けたとすると、ウェルが共通なのでコントロールゲ
ートを分けて電圧を加えたとしても消去されないセルの
ウェルにも５Ｖが印加されることになり誤消去が起こる
という問題点があった。
を分けたとすると、ウェルが共通なのでコントロールゲ
ートを分けて電圧を加えたとしても消去されないセルの
ウェルにも５Ｖが印加されることになり誤消去が起こる
という問題点があった。
【０００８】本発明の目的は、電気的一括消去型の半導
体不揮発性記憶装置において、一括消去される範囲を効
率的に画定することにある。
体不揮発性記憶装置において、一括消去される範囲を効
率的に画定することにある。
【０００９】
【課題を解決するための手段】本発明による半導体不揮
発性記憶装置によれば、メモリセルの形成される領域に
形成されたツインウェルを、Ｓｉ基板に溝を形成し前記
溝にシリコン酸化膜を埋設することにより分割されたツ
インウェルを電気的に分離しメモリセルの複数配列を複
数のブロックに分け、前記ブロックを電気的一括消去の
際の消去単位とする。
発性記憶装置によれば、メモリセルの形成される領域に
形成されたツインウェルを、Ｓｉ基板に溝を形成し前記
溝にシリコン酸化膜を埋設することにより分割されたツ
インウェルを電気的に分離しメモリセルの複数配列を複
数のブロックに分け、前記ブロックを電気的一括消去の
際の消去単位とする。
【００１０】
【実施例】実施例１ 図１及び図２を参照して本発明の第１の実施例を説明す
る。図１は本発明の一実施例のスタックゲート型フラッ
シュＥＥＰＲＯＭのメモリセルが複数配列されてなる半
導体不揮発性記憶装置のワード線と平行方向の断面図で
ある。図中の１はＰ型Ｓｉ基板、２はＳｉＯ2 ゲート絶
縁膜、３はＳｉＯ2 フィールド絶縁膜、４は外部から電
気的に接続されていないフローティングゲート、５はＳ
ｉＯ2 絶縁膜、６はポリシリコンからなりフローティン
グゲート４と容量的に結合しているコントロールゲー
ト、７，８は基板内のメモリセルの形成される領域に形
成されたツインウェルで７がＰ型，８がＮ型であり、Ｎ
型ウェル８がＰ型ウェル７を囲んでいる。１１は層間
膜、１２は配線層、１３は周辺ゲート、１４は周辺Ｓｉ
Ｏ2 ゲート絶縁膜、１５は基板内に形成された溝であ
る。溝内にはＳｉＯ2 絶縁膜が埋設されている。なお、
ＳｉＯ2 絶縁膜５の厚さは約２００オングストローム、
ＳｉＯ2 ゲート絶縁膜２の厚さは約１００オングストロ
ーム、フィールド絶縁膜３の厚さは約８０００オングス
トロームである。
る。図１は本発明の一実施例のスタックゲート型フラッ
シュＥＥＰＲＯＭのメモリセルが複数配列されてなる半
導体不揮発性記憶装置のワード線と平行方向の断面図で
ある。図中の１はＰ型Ｓｉ基板、２はＳｉＯ2 ゲート絶
縁膜、３はＳｉＯ2 フィールド絶縁膜、４は外部から電
気的に接続されていないフローティングゲート、５はＳ
ｉＯ2 絶縁膜、６はポリシリコンからなりフローティン
グゲート４と容量的に結合しているコントロールゲー
ト、７，８は基板内のメモリセルの形成される領域に形
成されたツインウェルで７がＰ型，８がＮ型であり、Ｎ
型ウェル８がＰ型ウェル７を囲んでいる。１１は層間
膜、１２は配線層、１３は周辺ゲート、１４は周辺Ｓｉ
Ｏ2 ゲート絶縁膜、１５は基板内に形成された溝であ
る。溝内にはＳｉＯ2 絶縁膜が埋設されている。なお、
ＳｉＯ2 絶縁膜５の厚さは約２００オングストローム、
ＳｉＯ2 ゲート絶縁膜２の厚さは約１００オングストロ
ーム、フィールド絶縁膜３の厚さは約８０００オングス
トロームである。
【００１１】このような半導体不揮発性記憶装置は、Ｐ
型Ｓｉ基板１の所定の領域にツインウェル７，８を形成
後、ＳｉＯ2 フィールド絶縁膜３を形成し、その後、前
記ツインウェル７，８を複数個のブロックに分離する溝
１５を形成する。次に、この溝１５にＳｉＯ2 絶縁物を
埋設する。この溝１５はツインウェル７，８を電気的に
絶縁するようツインウェル７，８より深く掘られてい
る。これにより図２に示すようにツインウェル７，８が
ワード線と直交する方向で溝分離により分離され消去の
単位となるブロックを形成している。
型Ｓｉ基板１の所定の領域にツインウェル７，８を形成
後、ＳｉＯ2 フィールド絶縁膜３を形成し、その後、前
記ツインウェル７，８を複数個のブロックに分離する溝
１５を形成する。次に、この溝１５にＳｉＯ2 絶縁物を
埋設する。この溝１５はツインウェル７，８を電気的に
絶縁するようツインウェル７，８より深く掘られてい
る。これにより図２に示すようにツインウェル７，８が
ワード線と直交する方向で溝分離により分離され消去の
単位となるブロックを形成している。
【００１２】次に、このフラッシュＥＥＰＲＯＭの動作
を説明する。
を説明する。
【００１３】書き込み時にはコントロールゲート６とド
レインに高電圧を印加し、ソースとＳｉ基板１を接地す
る。この高電圧で高エネルギーを得た電子の一部がフロ
ーティングゲート４に蓄えられる。
レインに高電圧を印加し、ソースとＳｉ基板１を接地す
る。この高電圧で高エネルギーを得た電子の一部がフロ
ーティングゲート４に蓄えられる。
【００１４】消去時には選択された消去ブロックのＰ型
ウェル７とＮ型ウェル８に５Ｖを印加し、コントロール
ゲート６に−１４Ｖ程度印加し、ソースとドレインをオ
ープンとする。これによりフローティングゲート４から
Ｓｉ基板１にファウラー・ノルドハイムのトンネリング
を利用して電子を引き抜き消去している。消去を行う単
位は、溝により電気的に分離された消去ブロックとな
る。この時、消去されない非選択のブロックのツインウ
ェルは誤消去，誤書き込みを避けるため消去時のコント
ロールゲートの電圧（〜１４Ｖ）に設定されている。
ウェル７とＮ型ウェル８に５Ｖを印加し、コントロール
ゲート６に−１４Ｖ程度印加し、ソースとドレインをオ
ープンとする。これによりフローティングゲート４から
Ｓｉ基板１にファウラー・ノルドハイムのトンネリング
を利用して電子を引き抜き消去している。消去を行う単
位は、溝により電気的に分離された消去ブロックとな
る。この時、消去されない非選択のブロックのツインウ
ェルは誤消去，誤書き込みを避けるため消去時のコント
ロールゲートの電圧（〜１４Ｖ）に設定されている。
【００１５】実施例２ 図３を参照して本発明の第２の実施例を説明する。図３
は本発明の一実施例のスタックゲート型フラッシュＥＥ
ＰＲＯＭのメモリセルが複数配列されてなる半導体不揮
発性記憶装置のビット線と平行方向の断面図である。図
中の１はＰ型Ｓｉ基板、２はＳｉＯ2 ゲート絶縁膜、４
は外部から電気的に接続されていないフローティングゲ
ート、５はＳｉＯ2 絶縁膜、６はポリシリコンからなり
フローティングゲート４と容量的に結合しているコント
ロールゲート、７，８は基板内のメモリセルの形成され
る領域に形成されたツインウェルで７がＰ型，８がＮ型
でありＮ型ウェル８がＰ型ウェル７を囲んでいる。９は
ドレイン、１０はソース、１１は層間膜、１２は配線
層、１５は基板内に形成された溝である。溝はワード線
と平行方向に形成されている。溝内にはＳｉＯ2 絶縁膜
が埋設されている。なお、ＳｉＯ2 絶縁膜５の厚さは約
２００オングストローム、ＳｉＯ2 ゲート絶縁膜２は約
１００オングストロームである。
は本発明の一実施例のスタックゲート型フラッシュＥＥ
ＰＲＯＭのメモリセルが複数配列されてなる半導体不揮
発性記憶装置のビット線と平行方向の断面図である。図
中の１はＰ型Ｓｉ基板、２はＳｉＯ2 ゲート絶縁膜、４
は外部から電気的に接続されていないフローティングゲ
ート、５はＳｉＯ2 絶縁膜、６はポリシリコンからなり
フローティングゲート４と容量的に結合しているコント
ロールゲート、７，８は基板内のメモリセルの形成され
る領域に形成されたツインウェルで７がＰ型，８がＮ型
でありＮ型ウェル８がＰ型ウェル７を囲んでいる。９は
ドレイン、１０はソース、１１は層間膜、１２は配線
層、１５は基板内に形成された溝である。溝はワード線
と平行方向に形成されている。溝内にはＳｉＯ2 絶縁膜
が埋設されている。なお、ＳｉＯ2 絶縁膜５の厚さは約
２００オングストローム、ＳｉＯ2 ゲート絶縁膜２は約
１００オングストロームである。
【００１６】このような半導体不揮発性記憶装置は、Ｐ
型Ｓｉ基板１の所定の領域にツインウェル７，８を形成
後、ＳｉＯ2 フィールド絶縁膜を形成し、その後、前記
ツインウェル７，８を複数個のブロックに分離する溝１
５を形成する。次に、この溝１５にＳｉＯ2 絶縁物を埋
設する。この溝１５はツインウェル７，８を電気的に絶
縁するようツインウェル７，８より深く掘られている。
その後、ＳｉＯ2 ゲート絶縁膜２、フローティングゲー
ト４、ＳｉＯ2 絶縁膜５、コントロールゲート６が順次
形成されて、イオン注入工程によりドレイン９，ソース
１０が形成される。これによりツインウェルのＰ型ウェ
ル７，Ｎ型ウェル８がワード線と平行する方向で溝によ
り分離され消去の単位となるブロックを形成している。
型Ｓｉ基板１の所定の領域にツインウェル７，８を形成
後、ＳｉＯ2 フィールド絶縁膜を形成し、その後、前記
ツインウェル７，８を複数個のブロックに分離する溝１
５を形成する。次に、この溝１５にＳｉＯ2 絶縁物を埋
設する。この溝１５はツインウェル７，８を電気的に絶
縁するようツインウェル７，８より深く掘られている。
その後、ＳｉＯ2 ゲート絶縁膜２、フローティングゲー
ト４、ＳｉＯ2 絶縁膜５、コントロールゲート６が順次
形成されて、イオン注入工程によりドレイン９，ソース
１０が形成される。これによりツインウェルのＰ型ウェ
ル７，Ｎ型ウェル８がワード線と平行する方向で溝によ
り分離され消去の単位となるブロックを形成している。
【００１７】次に、このフラッシュＥＥＰＲＯＭの動作
を説明する。
を説明する。
【００１８】書き込み時にはコントロールゲート６とド
レイン９に高電圧を印加し、ソース１０とＳｉ基板１を
接地する。この高電圧で高エネルギーを得た電子の一部
がフローティングゲート４に蓄えられる。
レイン９に高電圧を印加し、ソース１０とＳｉ基板１を
接地する。この高電圧で高エネルギーを得た電子の一部
がフローティングゲート４に蓄えられる。
【００１９】消去時には選択された消去ブロックのＰ型
ウェル７とＮ型ウェル８に５Ｖを印加し、コントロール
ゲート６に−１４Ｖ程度印加し、ソース１０とドレイン
９をオープンとする。これによりフローティングゲート
４からＳｉ基板１にファウラー・ノルドハイムのトンネ
リングを利用して電子を引き抜き消去している。消去を
行う単位は、溝により電気的に分離された消去ブロック
となる。この時、消去されない非選択のブロックのツイ
ンウェルは誤消去，誤書き込みを避けるため非選択のコ
ントロールゲートと同電位に設定する。
ウェル７とＮ型ウェル８に５Ｖを印加し、コントロール
ゲート６に−１４Ｖ程度印加し、ソース１０とドレイン
９をオープンとする。これによりフローティングゲート
４からＳｉ基板１にファウラー・ノルドハイムのトンネ
リングを利用して電子を引き抜き消去している。消去を
行う単位は、溝により電気的に分離された消去ブロック
となる。この時、消去されない非選択のブロックのツイ
ンウェルは誤消去，誤書き込みを避けるため非選択のコ
ントロールゲートと同電位に設定する。
【００２０】
【発明の効果】以上説明したようにメモリセルのウェル
を溝を用いて分離することにより消去の単位である消去
ブロックの分離にかかる面積を小さくできるという効果
がある。また消去単位を小さくできることから、電気的
な一括消去の際、消去ブロック内のしきい値のばらつき
を小さく抑えることができる。また、消去ブロックの分
離のため面積が減少したことによりチップ面積が減少す
る。これにより従来消去ブロックの分割に５μｍ程度の
幅が必要だったのが１μｍ以下で分離できる。また消去
されないセルのウェルにも５Ｖが印加されて誤消去が起
こるという問題も解決される。
を溝を用いて分離することにより消去の単位である消去
ブロックの分離にかかる面積を小さくできるという効果
がある。また消去単位を小さくできることから、電気的
な一括消去の際、消去ブロック内のしきい値のばらつき
を小さく抑えることができる。また、消去ブロックの分
離のため面積が減少したことによりチップ面積が減少す
る。これにより従来消去ブロックの分割に５μｍ程度の
幅が必要だったのが１μｍ以下で分離できる。また消去
されないセルのウェルにも５Ｖが印加されて誤消去が起
こるという問題も解決される。
【図１】本発明の第１の実施例の断面図である。
【図２】本発明の第１の実施例の平面図である。
【図３】本発明の第２の実施例の断面図である。
【図４】従来技術で形成された半導体不揮発性記憶装置
の断面図である。
の断面図である。
【図５】従来技術で形成された半導体不揮発性記憶装置
の平面図である。
の平面図である。
１ Ｐ型シリコン基板 ２ ＳｉＯ2 ゲート絶縁膜 ３ ＳｉＯ2 フィールド絶縁膜 ４ フローティングゲート ５ ＳｉＯ2 絶縁膜 ６ コントロールゲート ７ Ｐ型ウェル ８ Ｎ型ウェル ９ ドレイン １０ ソース １１ 層間膜 １２ 配線層 １３ 周辺ゲート １４ 周辺ＳｉＯ2 ゲート絶縁膜 １５ 溝 １６ サブデコーダ
Claims (3)
- 【請求項１】メモリセルの形成される領域に形成された
ツインウェルを、基板に溝を形成し前記溝に絶縁膜を埋
設することにより分割されたツインウェルを電気的に分
離し、メモリセルの複数配列を複数のブロックに分け、
前記ブロックを電気的一括消去の際の消去単位としたこ
とを特徴とする半導体不揮発性記憶装置。 - 【請求項２】前記基板はＳｉ基板であり、前記絶縁膜は
シリコン酸化膜であることを特徴とする請求項１記載の
半導体不揮発性記憶装置。 - 【請求項３】第１導電型の半導体基板上に絶縁物を介し
て外部から電気的に接続されていないフローティングゲ
ートが形成され、さらに絶縁物を介して前記フローティ
ングゲートと容量結合するコントロールゲートが形成さ
れ、さらに前記フローティングゲートを挟んで対向する
前記第１導電型とは逆導電型のソースとドレインが形成
されたスタックゲート型フラッシュＥＥＰＲＯＭのメモ
リセルが複数配列されてなる半導体不揮発性記憶装置に
おいて、メモリセルが形成されている前記半導体基板内
のウェルを、前記ウェルより深い溝を前記半導体基板に
形成し前記溝に絶縁物を埋設することにより前記ウェル
を他の分割されたウェルから電気的に分離し、これによ
り複数配列された前記メモリセルを複数のブロックに分
割し、前記ブロックを電気的一括消去の際の消去単位と
することを特徴とする半導体不揮発性記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5302577A JPH07161845A (ja) | 1993-12-02 | 1993-12-02 | 半導体不揮発性記憶装置 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5302577A JPH07161845A (ja) | 1993-12-02 | 1993-12-02 | 半導体不揮発性記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07161845A true JPH07161845A (ja) | 1995-06-23 |
Family
ID=17910660
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5302577A Pending JPH07161845A (ja) | 1993-12-02 | 1993-12-02 | 半導体不揮発性記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5502669A (ja) |
| JP (1) | JPH07161845A (ja) |
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|---|---|---|---|---|
| US5994732A (en) * | 1996-05-10 | 1999-11-30 | Mitsubishi Denki Kabushiki Kaisha | Nonvolatile semiconductor memory device |
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| JP2005302850A (ja) * | 2004-04-08 | 2005-10-27 | Renesas Technology Corp | 半導体記憶装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03245566A (ja) * | 1990-02-23 | 1991-11-01 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JPH04229655A (ja) * | 1990-06-26 | 1992-08-19 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置における消去方式 |
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-
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-
1994
- 1994-12-02 US US08/353,235 patent/US5502669A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03245566A (ja) * | 1990-02-23 | 1991-11-01 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JPH04229655A (ja) * | 1990-06-26 | 1992-08-19 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置における消去方式 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5994732A (en) * | 1996-05-10 | 1999-11-30 | Mitsubishi Denki Kabushiki Kaisha | Nonvolatile semiconductor memory device |
| JP2001196481A (ja) * | 1999-12-28 | 2001-07-19 | Hyundai Electronics Ind Co Ltd | フラッシュメモリ素子の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5502669A (en) | 1996-03-26 |
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