JPH07254730A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07254730A JPH07254730A JP4376094A JP4376094A JPH07254730A JP H07254730 A JPH07254730 A JP H07254730A JP 4376094 A JP4376094 A JP 4376094A JP 4376094 A JP4376094 A JP 4376094A JP H07254730 A JPH07254730 A JP H07254730A
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- semiconductor layer
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Abstract
(57)【要約】
【構成】 半導体基板１１上に、その結晶に欠陥を設
け、または金属等の微粒子１３を析出させる第一の工
程、形状が微粒子を頂点とする多角錐の溝１５ができる
ように第一の半導体層１４を成長する第二の工程、溝の
底部に第二の半導体層のドット１６を形成する第三の工
程、ドットを第一の半導体層１７で覆う第四の工程を、
ＭＯＣＶＤ法あるいはＭＢＥ法で連続的に行うことによ
って、量子箱を形成する。 【効果】 従来の量子箱の形成方法に比べて、非常に容
易であり、しかも不純物汚染やダメージがなく、（１）
同一装置によって連続して製造が可能であり、製造が容
易であること、（２）マスクを用いることなく溝を形成
するので、製造工程が簡単で、かつマスク形成と除去に
伴う汚染やダメージが防止できること、（３）上記
（１），（２）により結晶性の良好で形状が同一の量子
箱を立体的に何層でも形成することができる。
け、または金属等の微粒子１３を析出させる第一の工
程、形状が微粒子を頂点とする多角錐の溝１５ができる
ように第一の半導体層１４を成長する第二の工程、溝の
底部に第二の半導体層のドット１６を形成する第三の工
程、ドットを第一の半導体層１７で覆う第四の工程を、
ＭＯＣＶＤ法あるいはＭＢＥ法で連続的に行うことによ
って、量子箱を形成する。 【効果】 従来の量子箱の形成方法に比べて、非常に容
易であり、しかも不純物汚染やダメージがなく、（１）
同一装置によって連続して製造が可能であり、製造が容
易であること、（２）マスクを用いることなく溝を形成
するので、製造工程が簡単で、かつマスク形成と除去に
伴う汚染やダメージが防止できること、（３）上記
（１），（２）により結晶性の良好で形状が同一の量子
箱を立体的に何層でも形成することができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に係り、特に半導体の量子井戸構造を具備する半導体装
置の製造方法に関する。
に係り、特に半導体の量子井戸構造を具備する半導体装
置の製造方法に関する。
【０００２】
【従来の技術】半導体の微細加工技術とヘテロ構造の成
長技術を利用して、キャリアを０次元に閉じ込める量子
箱が知られている。その主な作成方法に次の二通りの方
法がある。
長技術を利用して、キャリアを０次元に閉じ込める量子
箱が知られている。その主な作成方法に次の二通りの方
法がある。
【０００３】（ａ）半導体基板上に、二種類の半導体層
を交互に堆積した超格子構造を形成した後、微小なマス
クを表面に付け、超格子構造を一部分だけ残してエッチ
ングによって除去する。
を交互に堆積した超格子構造を形成した後、微小なマス
クを表面に付け、超格子構造を一部分だけ残してエッチ
ングによって除去する。
【０００４】（ｂ）基板表面にマスクで多角形の窓を開
け、開口部に形状が多角錐になるような成長条件で半導
体層を形成し、多角錐の頂点部分に量子箱を作成する。
け、開口部に形状が多角錐になるような成長条件で半導
体層を形成し、多角錐の頂点部分に量子箱を作成する。
【０００５】上記（ｂ）の方法には例えば特開平２−１
６３９２８号の出願がある。
６３９２８号の出願がある。
【０００６】しかし、叙上の方法には次に述べる問題点
がある。（ａ），（ｂ）どちらの方法においても、フォ
トグラフィ等の技術によりマスクを形成しなければなら
ない工程を必要とする。この、マスクの作成にはサイズ
が数１０ｎｍ程度の微細加工を行う必要がある。そのた
め、非常に高価な設備と高度な技術が必要であり、ま
た、作成までに複数の工程を行うため時間がかかる。ま
た（ａ）の方法ではエッチングによって量子箱の形状を
揃えることが困難な上に、エッチング時に量子箱の部分
が直接露出するため、表面が汚染されたりダメージが入
ったりする。一方（ｂ）の方法では、マスク形成時に半
導体層成長前の基板表面を汚染する、などの問題点があ
る。また、量子箱を二次元の平面内だけでなく三次元の
立体的に作成する、すなわち量子箱を多層に作成するに
は、（ｂ）の方法では、マスク作成→量子箱作成→マス
クおよび量子箱上の埋め込みの過程を繰り返さなければ
立体的に量子箱を作成することは出来ない。
がある。（ａ），（ｂ）どちらの方法においても、フォ
トグラフィ等の技術によりマスクを形成しなければなら
ない工程を必要とする。この、マスクの作成にはサイズ
が数１０ｎｍ程度の微細加工を行う必要がある。そのた
め、非常に高価な設備と高度な技術が必要であり、ま
た、作成までに複数の工程を行うため時間がかかる。ま
た（ａ）の方法ではエッチングによって量子箱の形状を
揃えることが困難な上に、エッチング時に量子箱の部分
が直接露出するため、表面が汚染されたりダメージが入
ったりする。一方（ｂ）の方法では、マスク形成時に半
導体層成長前の基板表面を汚染する、などの問題点があ
る。また、量子箱を二次元の平面内だけでなく三次元の
立体的に作成する、すなわち量子箱を多層に作成するに
は、（ｂ）の方法では、マスク作成→量子箱作成→マス
クおよび量子箱上の埋め込みの過程を繰り返さなければ
立体的に量子箱を作成することは出来ない。
【０００７】
【発明が解決しようとする課題】上記従来の方法による
量子箱の作成には、高価な設備と高度な微細加工および
結晶成長技術を必要とし、時間もかかる。また、エッチ
ングやマスク形成の工程で、半導体層の表面を汚染した
り、ダメージが入ったりしやすく、量子箱の形状を均一
にするためのエッチングや成長の条件出しが困難であ
る、立体的に量子箱を作成するためには非常に多くの工
程を必要とするなどの問題点があった。
量子箱の作成には、高価な設備と高度な微細加工および
結晶成長技術を必要とし、時間もかかる。また、エッチ
ングやマスク形成の工程で、半導体層の表面を汚染した
り、ダメージが入ったりしやすく、量子箱の形状を均一
にするためのエッチングや成長の条件出しが困難であ
る、立体的に量子箱を作成するためには非常に多くの工
程を必要とするなどの問題点があった。
【０００８】本発明は、上記問題点を解決する半導体装
置の製造方法を提供することを目的とする。
置の製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】上記目的を解決するため
に本発明による半導体装置の製造方法は、半導体基板表
面に欠陥または微粒析出物を形成したのち第一の半導体
層を形成し、前記欠陥または微粒析出物を核とし多角錐
形の溝を前記第一の半導体層に形成する工程と、前記第
一の半導体層上に前記溝の頂点における成長速度が他の
部分の成長速度よりも大きく、且つ前記第一の半導体層
と異なる種類の第二の半導体層を所望の原子層数積層し
形成する工程と、前記第二の半導体層上に第三の半導体
層を形成する工程とを具備することを特徴とするもので
ある。
に本発明による半導体装置の製造方法は、半導体基板表
面に欠陥または微粒析出物を形成したのち第一の半導体
層を形成し、前記欠陥または微粒析出物を核とし多角錐
形の溝を前記第一の半導体層に形成する工程と、前記第
一の半導体層上に前記溝の頂点における成長速度が他の
部分の成長速度よりも大きく、且つ前記第一の半導体層
と異なる種類の第二の半導体層を所望の原子層数積層し
形成する工程と、前記第二の半導体層上に第三の半導体
層を形成する工程とを具備することを特徴とするもので
ある。
【００１０】本発明に係る半導体装置の製造方法は、半
導体基板表面に、結晶の欠陥を設け、または金属、もし
くは半導体基板を構成する原子と金属が結合した物質か
ら成る微粒子を析出させる第一の工程と、微粒子の直上
を頂点とする多角である形状の溝が形成される成長条件
によって第一の半導体層を形成する第二の工程と、溝の
頂点での成長速度が他の部分の成長速度よりも大きい成
長条件によって第一の半導体と異なる種類の第二の半導
体を所定の原子層数だけ形成する第三の工程と、第二の
半導体層上に第一の半導体を再び形成する第四の工程と
を具備することを特徴とするものである。
導体基板表面に、結晶の欠陥を設け、または金属、もし
くは半導体基板を構成する原子と金属が結合した物質か
ら成る微粒子を析出させる第一の工程と、微粒子の直上
を頂点とする多角である形状の溝が形成される成長条件
によって第一の半導体層を形成する第二の工程と、溝の
頂点での成長速度が他の部分の成長速度よりも大きい成
長条件によって第一の半導体と異なる種類の第二の半導
体を所定の原子層数だけ形成する第三の工程と、第二の
半導体層上に第一の半導体を再び形成する第四の工程と
を具備することを特徴とするものである。
【００１１】また、前記半導体装置の製造方法における
多角錐形の溝を第一の半導体層に形成する工程が、半導
体基板上に固溶限界以上の金属原子をドーピングしなが
ら半導体層をエビタキシャル成長させることによって前
記金属または前記半導体を構成する原子と前記金属が結
合した物質からなる微粒子を析出させる方法であること
を特徴とするものである。
多角錐形の溝を第一の半導体層に形成する工程が、半導
体基板上に固溶限界以上の金属原子をドーピングしなが
ら半導体層をエビタキシャル成長させることによって前
記金属または前記半導体を構成する原子と前記金属が結
合した物質からなる微粒子を析出させる方法であること
を特徴とするものである。
【００１２】
第一の工程…ＧａＡｓ，ＩｎＰ等のIII-Ｖ族化合物半導
体基板表面に、結晶の欠陥を設け、あるいは金属、ある
いは半導体基板を構成する原子と金属が結合した物質、
例えばＦｅあるいはＰとＦｅが結合した物質の微粒子を
析出させる。この方法としては、蒸着等があるが、第二
以下の工程と同じ有機金属気相成長法（ＭＯＣＶＤ法）
や分子線エピタキシー法（ＭＢＥ法）によって行うと、
全行程を連続的に行うことができ、時間が大幅に短縮で
きると同時に表面の不純物汚染を防ぐことができる。Ｍ
ＯＣＶＤ法やＭＢＥ法では、半導体基板を高温に保った
状態で表面にＶ族原料と共に金属原料を供給する、ある
いは半導体層を成長しながら半導体層中に固溶限界以上
の金属をドーピングする、などの方法で表面に析出させ
ることができる。
体基板表面に、結晶の欠陥を設け、あるいは金属、ある
いは半導体基板を構成する原子と金属が結合した物質、
例えばＦｅあるいはＰとＦｅが結合した物質の微粒子を
析出させる。この方法としては、蒸着等があるが、第二
以下の工程と同じ有機金属気相成長法（ＭＯＣＶＤ法）
や分子線エピタキシー法（ＭＢＥ法）によって行うと、
全行程を連続的に行うことができ、時間が大幅に短縮で
きると同時に表面の不純物汚染を防ぐことができる。Ｍ
ＯＣＶＤ法やＭＢＥ法では、半導体基板を高温に保った
状態で表面にＶ族原料と共に金属原料を供給する、ある
いは半導体層を成長しながら半導体層中に固溶限界以上
の金属をドーピングする、などの方法で表面に析出させ
ることができる。
【００１３】第二の工程…第一の工程で表面に金属等が
析出した半導体基板上に第一の半導体層をＭＯＣＶＤ法
あるいはＭＢＥ法で成長する。このとき、半導体の種類
によって、金属を頂点として形状が多角錐の溝が形成さ
れる。溝ができる半導体種は、例えばＡｌＧａＡｓや、
ＺｎＡｌＡｓ等のＡｌを含む半導体であることが多い。
これは、III 族原料が半導体層に取り込まれるまでに基
板表面を動き回る（マイグレーション）距離が、Ａｌの
場合ＧａやＩｎに比べて短く、成長速度の面方位による
依存性が大きいためと考えられる。溝の形状は半導体種
や基板の面方位、成長条件によって異なるが、基板の面
方位が（１００）の場合、四角錐になり、その稜線と基
板表面のなす角度が３０°以上になることが多い。ま
た、溝の部分の成長速度は平坦部の成長速度より遅いが
０ではないので、成長が進むにつれ金属部分は第一の半
導体で覆われ、溝の底部（頂点部分）は上昇していく。
しかし、溝の底部付近の形状は変わらず一定に保たれ
る。また、微粒子の大きさにばらつきがあっても、溝の
底部付近の形状は同じものが得られる。
析出した半導体基板上に第一の半導体層をＭＯＣＶＤ法
あるいはＭＢＥ法で成長する。このとき、半導体の種類
によって、金属を頂点として形状が多角錐の溝が形成さ
れる。溝ができる半導体種は、例えばＡｌＧａＡｓや、
ＺｎＡｌＡｓ等のＡｌを含む半導体であることが多い。
これは、III 族原料が半導体層に取り込まれるまでに基
板表面を動き回る（マイグレーション）距離が、Ａｌの
場合ＧａやＩｎに比べて短く、成長速度の面方位による
依存性が大きいためと考えられる。溝の形状は半導体種
や基板の面方位、成長条件によって異なるが、基板の面
方位が（１００）の場合、四角錐になり、その稜線と基
板表面のなす角度が３０°以上になることが多い。ま
た、溝の部分の成長速度は平坦部の成長速度より遅いが
０ではないので、成長が進むにつれ金属部分は第一の半
導体で覆われ、溝の底部（頂点部分）は上昇していく。
しかし、溝の底部付近の形状は変わらず一定に保たれ
る。また、微粒子の大きさにばらつきがあっても、溝の
底部付近の形状は同じものが得られる。
【００１４】第三の工程…第二の工程で溝が形成された
半導体層上に、第一の半導体とは異なる種類の第二の半
導体層を成長する。第二の半導体としてＡｌを含まない
半導体を使うと、溝の底部の成長速度が斜面の部分の成
長速度より大きくなる場合が多く、成長時間を調整する
ことによって、底部に所定のサイズのドットを形成する
ことができる。溝の底部付近の形状は同一なのでドット
の形状も同一のものが得られる。
半導体層上に、第一の半導体とは異なる種類の第二の半
導体層を成長する。第二の半導体としてＡｌを含まない
半導体を使うと、溝の底部の成長速度が斜面の部分の成
長速度より大きくなる場合が多く、成長時間を調整する
ことによって、底部に所定のサイズのドットを形成する
ことができる。溝の底部付近の形状は同一なのでドット
の形状も同一のものが得られる。
【００１５】第四の工程…第三の工程後の半導体層上に
第一の半導体を再び成長することによって第二の半導体
層を第一の半導体によって囲むことができる。
第一の半導体を再び成長することによって第二の半導体
層を第一の半導体によって囲むことができる。
【００１６】第一の半導体より第二の半導体の電子親和
力を大きくすると第二の半導体中に電子を閉じ込めるこ
とができる量子箱になる。
力を大きくすると第二の半導体中に電子を閉じ込めるこ
とができる量子箱になる。
【００１７】本発明においてはこの量子箱を発光層とし
て用いるＬＥＤや半導体レーザを提供することができ
る。
て用いるＬＥＤや半導体レーザを提供することができ
る。
【００１８】また、第一から第四までの工程は、ＭＯＣ
ＶＤ法あるいはＭＢＥ法で連続して行うことができるた
め、通常の半導体薄膜の形成と同程度の容易さで、量子
箱を形成することができる。また、第四の工程において
成長条件を適当に選ぶと、溝部分を第一の半導体で完全
に覆い表面の平坦性を回復することができる。したがっ
て、一回の成長で第一から第四までの工程を繰り返すこ
とによって、量子箱を何層でも立体的に積み重ねること
が可能である。
ＶＤ法あるいはＭＢＥ法で連続して行うことができるた
め、通常の半導体薄膜の形成と同程度の容易さで、量子
箱を形成することができる。また、第四の工程において
成長条件を適当に選ぶと、溝部分を第一の半導体で完全
に覆い表面の平坦性を回復することができる。したがっ
て、一回の成長で第一から第四までの工程を繰り返すこ
とによって、量子箱を何層でも立体的に積み重ねること
が可能である。
【００１９】叙上の如くＭＯＣＶＤ法あるいはＭＢＥ法
によって上記第一から第四までの工程を連続的に行うこ
とによって、従来の方法に比べて非常に容易に不純物汚
染やダメージがなく、形状が同一の量子箱を立体的に何
層でも作成する事ができる。
によって上記第一から第四までの工程を連続的に行うこ
とによって、従来の方法に比べて非常に容易に不純物汚
染やダメージがなく、形状が同一の量子箱を立体的に何
層でも作成する事ができる。
【００２０】
（実施例１）以下、本発明の実施例につき図面を参照し
て説明する。
て説明する。
【００２１】図１ないし図３は、本発明の一実施例に係
る量子箱の作成工程を説明するものである。図１
（ａ），（ｂ），および図３（ａ），（ｂ）は、それぞ
れ第一から第四までの工程を示す図である。全工程はＭ
ＯＣＶＤ法によって連続的に行われた。成長時の反応室
圧力は７０torr、成長に用いた原料は、III 族がＩｎ(
ＣＨ3 )3，Ｇａ( ＣＨ3 )3，Ａｌ( ＣＨ3 )3、Ｖ族がＰ
Ｈ3 ，ＡｓＨ3 、金属のドーパントとしてはＦｅ( Ｃ5
Ｈ5 )2である。
る量子箱の作成工程を説明するものである。図１
（ａ），（ｂ），および図３（ａ），（ｂ）は、それぞ
れ第一から第四までの工程を示す図である。全工程はＭ
ＯＣＶＤ法によって連続的に行われた。成長時の反応室
圧力は７０torr、成長に用いた原料は、III 族がＩｎ(
ＣＨ3 )3，Ｇａ( ＣＨ3 )3，Ａｌ( ＣＨ3 )3、Ｖ族がＰ
Ｈ3 ，ＡｓＨ3 、金属のドーパントとしてはＦｅ( Ｃ5
Ｈ5 )2である。
【００２２】第一の工程では、面方位（１００）のＩｎ
Ｐ基板１１に所定のレーザー照射を施してこの結晶方位
に欠陥または結晶に乱れを生ぜしめる。またはＩｎＰ基
板１１をＰＨ3 雰囲気中で６５０℃に昇温した後、Ｆｅ
ドープＩｎＰ層１２を成長速度２０nm/minで３００nm厚
に成長した。Ｆｅのドーピング濃度は３×１０17cm-3に
なるようにした。ＩｎＰ中のＦｅの固溶限界は５×１０
16cm-3であり、過剰なＦｅはＦｅ−Ｐ結合を有するサイ
ズ１０〜３０nmの微粒子１３として表面に析出した。
Ｐ基板１１に所定のレーザー照射を施してこの結晶方位
に欠陥または結晶に乱れを生ぜしめる。またはＩｎＰ基
板１１をＰＨ3 雰囲気中で６５０℃に昇温した後、Ｆｅ
ドープＩｎＰ層１２を成長速度２０nm/minで３００nm厚
に成長した。Ｆｅのドーピング濃度は３×１０17cm-3に
なるようにした。ＩｎＰ中のＦｅの固溶限界は５×１０
16cm-3であり、過剰なＦｅはＦｅ−Ｐ結合を有するサイ
ズ１０〜３０nmの微粒子１３として表面に析出した。
【００２３】第二の工程では、ＦｅドープＩｎＰ層１２
上に、ＩｎＰに格子整合するＩｎ0. 52Ａｌ0.48Ａｓ層１
４を６５０℃、Ｖ／III モル比４００、成長速度２０nm
/minで５０nm成長した。断面および表面を走査型電子顕
微鏡で観察したところ、四角錐のピット１５が多数形成
されていた。ピットの形状はほとんどすべて同一で、表
面から見ると（０１１）方向が８０nm、（０１１）方向
が５０nmの菱形、深さが２０nmであった。ピットの斜面
はなめらかな面が形成されていた。また、ピットの密度
は２×１０7 cm-2であった（図１（ｂ））。なお、第一
の工程でドーピングするＦｅの濃度を低くしていくとピ
ットの密度も低くなっていき、固溶限界以下まで下がる
とピットはなくなった。そして図２（ａ）に示すよう
に、Ｆｅドーピング濃度に対して析出する微粒子の密度
はリニアに変化する。
上に、ＩｎＰに格子整合するＩｎ0. 52Ａｌ0.48Ａｓ層１
４を６５０℃、Ｖ／III モル比４００、成長速度２０nm
/minで５０nm成長した。断面および表面を走査型電子顕
微鏡で観察したところ、四角錐のピット１５が多数形成
されていた。ピットの形状はほとんどすべて同一で、表
面から見ると（０１１）方向が８０nm、（０１１）方向
が５０nmの菱形、深さが２０nmであった。ピットの斜面
はなめらかな面が形成されていた。また、ピットの密度
は２×１０7 cm-2であった（図１（ｂ））。なお、第一
の工程でドーピングするＦｅの濃度を低くしていくとピ
ットの密度も低くなっていき、固溶限界以下まで下がる
とピットはなくなった。そして図２（ａ）に示すよう
に、Ｆｅドーピング濃度に対して析出する微粒子の密度
はリニアに変化する。
【００２４】第三の工程では、ＩｎＰに格子整合するＩ
ｎ0.53Ｇａ0.47Ａｓを６５０℃、Ｖ／III モル比４０で
成長した。溝の底部でＩｎＧａＡｓのドット１６が形成
されている（図２（ｂ））こと，およびドットのサイズ
がＩｎＧａＡｓの成長時間に比例し制御可能であること
は、第四の工程後にフォトルミネッセンス法による発光
ピーク波長の測定によって確かめることができた（図３
（ａ））。
ｎ0.53Ｇａ0.47Ａｓを６５０℃、Ｖ／III モル比４０で
成長した。溝の底部でＩｎＧａＡｓのドット１６が形成
されている（図２（ｂ））こと，およびドットのサイズ
がＩｎＧａＡｓの成長時間に比例し制御可能であること
は、第四の工程後にフォトルミネッセンス法による発光
ピーク波長の測定によって確かめることができた（図３
（ａ））。
【００２５】第四の工程では、ＩｎＡｌＡｓを７００
℃、Ｖ／III モル比４００、成長速度２０nm/minで膜厚
が５０nm成長した。成長形成されたＩｎＡｌＡｓ層１７
の成長後の表面は溝が埋め込まれて図３（ａ）に示すよ
うに平坦になっていた。また、図３（ｂ）に示すよう
に、上記の工程を４回繰り返して量子箱を立体的に形成
することができる。第一の工程ではＩｎＰ基板上にＦｅ
をプレーナードーピングし、第二から第四の工程は図１
および図２の実施例と同様の方法で量子箱を作成した。
この第一から第四までの工程を４回繰り返したところ、
ＩｎＡｌＡｓ層１４中にＩｎＧａＡｓ１６の量子箱を立
体的に形成することができた。本実施例によって電極を
形成し半導体発光素子を作ることができる。
℃、Ｖ／III モル比４００、成長速度２０nm/minで膜厚
が５０nm成長した。成長形成されたＩｎＡｌＡｓ層１７
の成長後の表面は溝が埋め込まれて図３（ａ）に示すよ
うに平坦になっていた。また、図３（ｂ）に示すよう
に、上記の工程を４回繰り返して量子箱を立体的に形成
することができる。第一の工程ではＩｎＰ基板上にＦｅ
をプレーナードーピングし、第二から第四の工程は図１
および図２の実施例と同様の方法で量子箱を作成した。
この第一から第四までの工程を４回繰り返したところ、
ＩｎＡｌＡｓ層１４中にＩｎＧａＡｓ１６の量子箱を立
体的に形成することができた。本実施例によって電極を
形成し半導体発光素子を作ることができる。
【００２６】（実施例２）本発明に係る他の実施例の半
導体レーザの構造を図４に断面図で示す。
導体レーザの構造を図４に断面図で示す。
【００２７】図４において、ｎ型ＩｎＰ基板１１上にＭ
ＯＣＶＤ法により、ｎ型ＩｎＰバッファ層２１，Ｆｅプ
レーナードープ層１２，ｎ型ＩｎＧａＡｓＰ層１４を順
次成長させると、表面に多数のピットが形成される。ピ
ット上にノンドープＩｎＧａＡｓ層１６を厚さ１０nmの
ドットになるように成長させる。その後、ｐ型ＩｎＧａ
Ａｓｐ層２２，ｐ型ＩｎＰ層２３を成長させる。成長
後、ｎ型ＩｎＰ基板１１とｐ型ＩｎＰ層２３に電極３
１，３３を形成し、電流を流してレーザー発振が得られ
た。
ＯＣＶＤ法により、ｎ型ＩｎＰバッファ層２１，Ｆｅプ
レーナードープ層１２，ｎ型ＩｎＧａＡｓＰ層１４を順
次成長させると、表面に多数のピットが形成される。ピ
ット上にノンドープＩｎＧａＡｓ層１６を厚さ１０nmの
ドットになるように成長させる。その後、ｐ型ＩｎＧａ
Ａｓｐ層２２，ｐ型ＩｎＰ層２３を成長させる。成長
後、ｎ型ＩｎＰ基板１１とｐ型ＩｎＰ層２３に電極３
１，３３を形成し、電流を流してレーザー発振が得られ
た。
【００２８】上記半導体レーザーについて一例の要部層
厚を示す。
厚を示す。
【００２９】 ｐ型ＩｎＰ層 （２３） ２００nm ｐ型ＩｎＧａＡｓＰ層 （２２） １００nm ノンドープＩｎＧａＡｓ（１６） − ｎ型ＩｎＧａＡｓＰ層 （１４） １００nm Ｆｅプレーナードープ層（１２） − ｎ型ＩｎＰバッファ層 （２１） ５００nm ｎ型ＩｎＰ基板 （１１） − 叙上についてさらに次を追記する。
【００３０】（１）Ｆｅ以外にＴｉ，Ｃｒ，Ｃｏ等の遷
移金属を固溶限界以上ドーピングしても同様に四角錐形
の溝が形成される。
移金属を固溶限界以上ドーピングしても同様に四角錐形
の溝が形成される。
【００３１】（２）前記実施例２において、ノンドープ
ＩｎＧａＡｓ１６の代わりに、ノンドープＩｎＧａＡｓ
Ｐ層中にノンドープＩｎＧａＡｓのドットを何層か立体
的に挿入した構造にすると、より発振効率の良い半導体
レーザが得られる。
ＩｎＧａＡｓ１６の代わりに、ノンドープＩｎＧａＡｓ
Ｐ層中にノンドープＩｎＧａＡｓのドットを何層か立体
的に挿入した構造にすると、より発振効率の良い半導体
レーザが得られる。
【００３２】（３）螺旋転移や、刃状転移のような結晶
の欠陥を核として多角錐形の溝を形成し、その底部にド
ット構造を作成することもできる。
の欠陥を核として多角錐形の溝を形成し、その底部にド
ット構造を作成することもできる。
【００３３】
【発明の効果】以上説明したように本発明によれば、半
導体基板上に結晶構造に欠陥、乱れを生ぜしめ、または
金属等の微粒子を析出させる第一の工程、微粒子または
結晶構造の乱れを頂点とする溝ができるように第一の半
導体層を成長する第二の工程、溝の底部に第二の半導体
層のドットを形成する第三の工程、ドットを第一の半導
体層で覆う第四の工程を、ＭＯＣＶＤ法あるいはＭＢＥ
法で連続的に行うことによって、量子箱を形成すること
ができる。この方法は従来の量子箱の形成方法に比べ
て、非常に容易であり、しかも不純物汚染やダメージが
なく、（１）同一装置によって連続して製造が可能であ
り、製造が容易であること、（２）マスクを用いること
なく溝を形成するので、製造工程が簡単で、かつマスク
形成と除去に伴う汚染やダメージが防止できること、
（３）上記（１），（２）により結晶性の良好で形状が
同一の量子箱を立体的に何層でも形成することができ
る。
導体基板上に結晶構造に欠陥、乱れを生ぜしめ、または
金属等の微粒子を析出させる第一の工程、微粒子または
結晶構造の乱れを頂点とする溝ができるように第一の半
導体層を成長する第二の工程、溝の底部に第二の半導体
層のドットを形成する第三の工程、ドットを第一の半導
体層で覆う第四の工程を、ＭＯＣＶＤ法あるいはＭＢＥ
法で連続的に行うことによって、量子箱を形成すること
ができる。この方法は従来の量子箱の形成方法に比べ
て、非常に容易であり、しかも不純物汚染やダメージが
なく、（１）同一装置によって連続して製造が可能であ
り、製造が容易であること、（２）マスクを用いること
なく溝を形成するので、製造工程が簡単で、かつマスク
形成と除去に伴う汚染やダメージが防止できること、
（３）上記（１），（２）により結晶性の良好で形状が
同一の量子箱を立体的に何層でも形成することができ
る。
【図１】（ａ），（ｂ）は本発明の一実施例に係る量子
箱の製造工程の一部を工程順に示すいずれも断面図、
（ｃ）は（ｂ）の上面図。
箱の製造工程の一部を工程順に示すいずれも断面図、
（ｃ）は（ｂ）の上面図。
【図２】（ａ）は本発明を説明するための線図、（ｂ）
は本発明の一実施例に係る量子箱の製造工程の一部を図
１に引続き工程順に示す断面図。
は本発明の一実施例に係る量子箱の製造工程の一部を図
１に引続き工程順に示す断面図。
【図３】（ａ）は本発明の一実施例に係る量子箱の製造
工程の一部を図２に引続き工程順に示す断面図、（ｂ）
は本発明の一実施例に係る量子箱を形成した半導体基板
の断面図。
工程の一部を図２に引続き工程順に示す断面図、（ｂ）
は本発明の一実施例に係る量子箱を形成した半導体基板
の断面図。
【図４】本発明の一実施例に係る量子箱を形成した半導
体レーザーの断面図。
体レーザーの断面図。
１１…ＩｎＰ基板 １２…ＦｅドープＩｎＰ層 １３…Ｆｅ−Ｐ微粒子 １４…ｎ型ＩｎＧａＡｓＰ層 １７…ＩｎＡｌＡｓ層 １５…ピット（溝） １６…ＩｎＧａＡｓドット ２１…ｎ型ＩｎＰバッファ層 ２２…ｐ型ＩｎＧａＡｓＰ層 ２３…ｐ型ＩｎＰ層 ３１，３３…電極
Claims (2)
- 【請求項１】 半導体基板表面に欠陥または微粒析出物
を形成したのち第一の半導体層を形成し、前記欠陥また
は微粒析出物を核とし多角錐形の溝を前記第一の半導体
層に形成する工程と；前記第一の半導体層上に前記溝の
頂点における成長速度が他の部分の成長速度よりも大き
く、かつ前記第一の半導体層と異なる種類の第二の半導
体層を所望の原子層数積層し形成する工程と；前記第二
の半導体層上に第三の半導体層を形成する工程とを具備
する半導体装置の製造方法。 - 【請求項２】 多角錐形の溝を第一の半導体層に形成す
る工程が、半導体基板上に固溶限界以上の金属原子をド
ーピングしながら半導体層をエビタキシャル成長させる
ことによって前記金属または前記半導体を構成する原子
と前記金属が結合した物質からなる微粒子を析出させる
方法であることを特徴とする請求項１記載の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4376094A JPH07254730A (ja) | 1994-03-15 | 1994-03-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4376094A JPH07254730A (ja) | 1994-03-15 | 1994-03-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07254730A true JPH07254730A (ja) | 1995-10-03 |
Family
ID=12672723
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4376094A Pending JPH07254730A (ja) | 1994-03-15 | 1994-03-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07254730A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003098697A1 (en) * | 2002-05-22 | 2003-11-27 | Fujitsu Limited | Method for forming quantum dot, quantum semiconductor device, and its manufacturing method |
-
1994
- 1994-03-15 JP JP4376094A patent/JPH07254730A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003098697A1 (en) * | 2002-05-22 | 2003-11-27 | Fujitsu Limited | Method for forming quantum dot, quantum semiconductor device, and its manufacturing method |
| US7307030B2 (en) | 2002-05-22 | 2007-12-11 | Fujitsu Limited | Method for forming quantum dot, and quantum semiconductor device and method for fabricating the same |
| EP2096670A3 (en) * | 2002-05-22 | 2009-09-09 | Fujitsu Ltd. | Quantum semiconductor device and method for fabricating the same |
| EP2192616A3 (en) * | 2002-05-22 | 2010-06-16 | Fujitsu Limited | Quantum semiconductor device and method for fabricating the same |
| EP2192617A3 (en) * | 2002-05-22 | 2010-06-16 | Fujitsu Limited | Quantum Semiconductor Device and Method for Fabricating the Same |
| US7755080B2 (en) | 2002-05-22 | 2010-07-13 | Fujitsu Limited | Method for forming quantum dot, and quantum semiconductor device and method for fabricating the same |
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