JPS631063A - オーム接点 - Google Patents

オーム接点

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JPS631063A
JPS631063A JP62140136A JP14013687A JPS631063A JP S631063 A JPS631063 A JP S631063A JP 62140136 A JP62140136 A JP 62140136A JP 14013687 A JP14013687 A JP 14013687A JP S631063 A JPS631063 A JP S631063A
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  • Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (技術分野) 本発明はオーム接点、より詳細には元素周期表のm−v
族半導体材質内に製造されるオーム接点に関する。
(背景技術) オーム接点は線形の電流電圧特性を示す接点である。こ
のターrプの接点は全ての半導体デバイス、例えば、電
界効果形トランジスタ、発光ダイオード及びレーザーの
重要な要素となる。オーム接点は金属と半導体の接合の
電流電圧特性にみられる高度に抵抗性の表面の空乏領域
の強いシフを排除する。
先行技術において使用される最も一般的なオーム接点は
金属を半導体表面に混合(alloying)すること
によって形成される。この金属の不純物が半導体材質内
でトーナーあるいはアクセプタとして機能する。[11
−V族゛ト導体材質の合金オーム接点(alloycd
 otu++ic conLacLs)の最近の研究に
よって、単なる拡散に加えて、異なる化学組成を持つ領
域が形成され、こわによって■−V族半導体デハーrス
の性能か影ツされることが発見された。また金属の混合
(alloying)は、これが金属をトープされた材
質とドープされない半導体材質との間の界面に不規則ヒ
Lを!j、え、結果として、この接点を使用する゛ト導
体デバイスか−を朋せぬ挙動を起すことがあり問題を持
つ。
オーム接点を形成するためのもう1つの方法は、元素周
期表のII族、■族あるいは■族のドーパント材質をI
II−V族半導体材質に拡散する方法である。ドーパン
トが拡散される量は遣が増加すると半導体表面の状態を
混乱させるため11約を持つ。例えば、ヒ素ガリウム内
のドーパントとして使用されるケイ素の場合は、約2 
X 1018cm−’の濃度までドーピングすることが
できる。こわは低抵抗接点を与えるが、現実には、さら
に低い抵抗が要求される。
(発明の概略) 本発明においては、分子ビーム エピクキシー(VBI
:、)プロセスを使用して■−v族判導体材質への新た
なタフrプの非合金オーム接点(旧)n−dlloy+
−dohmic conLacL)が実現される。この
オーム特許は金属と半導体の接合の所にデルタ トープ
 トーナー層を置くことによって達成される。このデル
タ ドープ トーナー層は金属と判導体の接合の所から
この接合からの電fのトンネル幅以ドの距離たけ頚れた
所に置かれる。互いに数格子定数の距離を置かれたこれ
ら複数のデルタ ドープ層を形成することによって、線
形性の非常に高い電流電圧特性を持つ優れたオーム接点
が得られる。
m−V族半導体材質の表面内の所望の領域が金属をこの
半導体材質の表面に蒸着することによって接点にされる
。
第1図は優れたオーム接点がヒ化ガリウム基板上に形成
された本発明の1つの実X態様の断面図を示す。高濃度
にドープされたn十タイプのヒ化ガリウム基板11がト
ロリーインターロック ステージ(jrnlley i
nシerlock stage)にて相互接続された2
つの成長チャンバーを持つ真空ジェネレータ モデルV
80分子ビーム エピタキシー システム(Vacuu
m Gcnerajor model V2OMole
cularBeam EpiLaxy(MBE) 5y
sje+++)内に置かれる。このシステム内において
は、従来の浸出セルが第コ族の元素の蒸発、及びドーパ
ント材質の蒸発に使用される。ここに成長されたオーム
接点では、ガリウムが第m族の元素として使用され、ド
ーパント材質はケ、r素とされる。第V族の元素である
ヒ素はアーセノ(Asll:I)をMB14チャンバー
内で熱分解することによって得弓れる。
基板11をMBE装置内に置いた後に、基板11上にド
ーピングされたバッファ層12が1ミクロンの12さと
なるまで成長される。ここで、三次元ドーパント濃度は
約10 ”c+++”とされる。この時点で、ガリウム
浸出セルを閉じ、結晶がヒ素とケイ素のみに露出される
ように1−ることによフて23分間このNタイプのヒ化
ガリウム結晶の成長が中断され、代わりにバッファ層1
2の上にデルタ ドープ層13が成長される。ケーr素
の堆積速度と関連しての前の成長に関するデータを使用
することによって、所定のケイ素濃度を達成するために
必要とされる時間が計算される。この−例としての実施
態様においては結晶の成長が23分間だけ中断され、こ
ねによって約5 X 10 ”’/ c+n2の二次元
ケイ素濃度が達成された。この結晶は、通常、平方セン
チメートル当たり約6X10”個の第m族の元素を持つ
ため、この成長の中断は概むねこの結晶の10個のガリ
ウム位置の1つをケイ素原子と置換する。ガリウム浸出
セルが再び開けられ、結晶が約2.5ナノメートルだけ
成長され、これによって層14が形成される。ガリウム
浸出セルを閉じ、次に正規の結晶を再成長されるプロセ
スがさらに4回反復され、結果として、第1図に示され
るデルタ ドープ層15.17.19及び21、並びに
正規のNドープ結晶層16.18.20及び22が得ら
れる。
第1図内の層13.15.17.19及び21は本発明
においてはデルタ ドープ層と呼ばれるが、先行技術に
おいては他のよびかたも使用されている。このタイプの
ドーピングは結晶の単一原子ブレーン(single 
atomic plarve) 、つまり、単−層(m
onnlayer)内のドーパント濃度を増加させる。
このため、先行技術による文献によっては、このドーピ
ングを原子プレーン ドーピングと説明するものもある
。これに関しては、ジャーナルオブ アプライド フィ
ジクス(Journal of Applied Ph
ysics)、Vol、51.1980年1月、ベージ
383−387に発表のC,E、C,ウッド((:、E
、(:、1lood)、G、メツェ(G、MeLze)
 、 J 、ベリー (J、Berry)及びL F、
イーストマン(L、F、Easbnan)による論文[
MBE GaAsの“原子プレーン”ドーピングによる
複合自由キャリア プロフィルの分析((:omple
x free−carrier profilesyn
jhesis  by    at、omic−pla
ne″ doping or  MBEGaAS)コ、
及びフィ′ジカル レビューB(Physical R
eview B) 、Vol、32 、NO,2,19
85年7月15日、ベージ1085−1089に発表の
E、F、シューベルト(E 、 F 。
5chubCrt) 、 Y、ホリコシ(Y、t(or
ikoshi)及びに、プルーグ(に、r’loog)
らの論文[分子ビームエピタキシーによる新たな鋸歯半
導体超格子成長における放射電子ホール再結合(Rad
iajiveelccjron−bole  recn
mbinaLion  in  a  newsawし
ooLh  semiconductor  5upe
r  1ajl:ice  Hrowjhby mol
ecular−beam epit、axy)]を参照
すること。
用語°゛デルタドープ゛は、デルタ トープ弔−層内の
荷電密度を記述するのに便利なディラックデルタ関数に
由来する。ただし、この関数はその中心に疑わしい物理
的意味を持つため厳密には正しくない。
このオーム接点を完成させるために、層22の表面23
上に層24を形成するためにクロムが約20ナノメート
ルの厚さに堆積され、次に層25を形成するために約2
00ナノメートルの金が蒸着される。こうして形成され
た255マイクロメートルの半径を持つデルタ ドープ
接点は優れた線形オーム特性を示した。このオーム接点
の電流電圧特性が第2図に示される。1.4オームの総
抵抗は本発明によるオーム接点法が高い潜在能力を持つ
ことを示す。第2図に示されるように、この電流電圧特
性は全範囲にわたって、S−及びN−形状を持たない完
全に線形の形状を示す。
コックス(Cox)及びストラック(Strack)に
よって展開された数式を使用して固有接触抵抗が計算さ
れた。これに関しては、例えば、ソリッド ステート 
エレクトロニクス(Solid 5tate口ecjr
onics)、Vol、10、ベージ1213−121
8.1967年に掲載のR,H,コックス(R,IIJ
ox)及びH,ストラック(11,5track)の論
文[Ga八へデバイスのオーム接点(Ohmic Co
nシact:5for GaAs Devices) 
]を参照すること。第3図には、接触抵抗(Rt、−1
10)とこのオーム接点の径サイズの逆数の関係が示さ
れる。これらのポイントを得るために、異なるサイズの
径を持つオーム接点が測定され、コックス(Cox)及
びストラック(SLrack)の式から期待される理論
上の曲線と比較された。第3図に示されるように、実験
データを補正することによって、この固有接触抵抗は約
6.3X10−6オームーclI+2の値を持つことか
わかった。
このオーム接点の金属面はこれら接点か金属を混ぜるこ
と(allOying)を必要としないため滑らかとな
る。つまり、従来の合金AuGe(alloyed A
uGc)をベースとする接点におけるポーリング−アッ
プ(丸く盛り上る現象)の問題を回避できる。表面上に
クロム及び金の金属層を形成する面に光学マイクロスコ
ープを使用してこのデルタ ド − ブGaAs層の表
面の状態が調べられたが、デルタ ドープ層に起因する
欠陥は認められなかった。
上に述べたごとく、デルタ ドープ層内のケイ素は5 
x 10 ”/ C[02の二次元ドーピング濃度に達
した。ここで成長された0、56ナノメードルの格子定
数を持つ結晶では、この二次元ドーピング濃度は約10
21c13の三次元ケイ素濃度に達した。このドーピン
グ濃度はケイ素をドーパントとして成長される従来の結
晶において達成される濃度を大きく上まわるものである
。従って、結果として、低い抵抗の接点を得ることが可
能である。
本発明の理論的な理解は第4図に示されるバンドギャッ
プ エネルギーの図がら説明できる。第4図の図は噴−
デルタ ドープ層が金属と半導体の界面からZdだけ離
れた所に形成された場合の金属と半導体との界面に対す
るものである。この図はジャパニーズ ジャーナル オ
ブ アプライドフィシクス(Japancse Jou
rnal of ApplisdPhys 1cs)、
Vol、24、NO,8,1985年8月、ヘ−シL 
−608−L610L”J!SL!(7)E、 F、 
シ二一ベルト(E、F、5chubcrj)らの論文[
デルタドープ電界効果形トランジスタ(TI+e De
lta−DopedField Effect Tra
nsisLor)]の第1図に示される図と類似する。
本発明がこれと異なる点は、このデルタ ドープ単一層
が金属と半導体との界面から距@Zdだけ離れた所に位
置され、トンネル へリアLが薄くされ、このバリアを
通じての量ソー機械的トンネルが主要なトランスポート
機構となることである。第4図に示されるごとく、この
デルタ ドープ単一層は金属と半導体との界面から距離
シたけ離れた所に電子の溜池41を作る。デルタ ドー
プ層のトーナーに由来するこれら電子の大部分が、第4
図において番号42によって示されるように、金属と半
導体の界面の所の表面を占拠する。
固有接触抵抗と界面からの距離Zdとの関係式を得るた
め単−層に関しての理論的な分析か試みられた。この式
が第5図の曲線51にて示さ4る。
第5図に示されるように、理論的には、界面からの距離
か25ナノメートルの場合、固4T接触抵抗は10−7
オームーCrIJ2となることがわかる。これは6.3
xlO−6オ一ムーcm2の固有抵抗が得られた第3図
に示される測定固有接触抵抗と良く一致する。さらに、
第5図から、更に研究を行なうことによって10−7か
ら10−’オームーcm2の範囲の接触抵抗が得られる
ことが示唆される。さらに、第5図から、デルタ ドー
プ単一層に対する接触抵抗は界面からの距離が格子定数
のオーダである限り低いことがわかる。この実施態様の
場合のよ、うに、低接触抵抗を確保するために複数のデ
ルタ ドープ層を使用することもできる。
本発明の精神及び範囲から逸脱することなく他の多くの
実施態様が可能である。例えば元素周期表の第IV族の
元素、例えば、ガリウムと亜鉛を使用してn−タイプの
ヒ化ガリウムを形成することもできる。同様に、第■族
の元素、例えば、イオウ、セレン、及びテルルを使用し
てn−タイプのと化ガリウムを形成することもできる。
p−ターrプのデルタ ドープ単一層を形成するために
は、第■の元素、例えば、ベリリウムとマグネシウム、
あるいはマンガンと亜鉛が使用される。
【図面の簡単な説明】
第1図は本発明に従って優れたオーム接点が形成された
m−V族半導体材質の断面図を示し・、そして 7g2図から第5図は本発明の詳細な説明する上で有効
な曲線及び図を示す。 (主要部分の符号の説明) 半導体基板−−−−11 デルタ ドープ層−−−−13,15,17,19,2
1 図面の浄ii(内容に変更なし) FIG、1 FIG、2 FIG、3 導掻の喪」友h(Cm) FIG、4 セ藺た憎1、Z FICi、5 零和・簗丘獲ZI)((ロ) 手続補正書 昭和62年 7月16日 特許庁長官 小 川 邦 夫  殿 1.1G件の表示 昭和62年特許願第140136号 2、発明の名称 オーム接点及びその製造方法 3、特許出願人 4、代理人 「図    而」 6、補正の内容     別紙の通り 図面の浄書内容に変更なし

Claims (1)

  1. 【特許請求の範囲】 1、III−V族半導体基板と該III−V半導体材質の表面
    上に金属と半導体との界面が形成されるように堆積され
    た金属層を含む半導体デバイス内のオーム接点において
    、 該III−V族半導体材質内の該金属と半導体との界面か
    ら所定の距離だけ離れた所に少なくとも1つのデルタド
    ープ単一層が形成され、該所定の距離が該III−V族半
    導体材質内の電子のトンネル幅と等しいかこれ以下であ
    ることを特徴とするオーム接点。 2、特許請求の範囲第1項に記載のオーム接点において
    、 該デルタドープ単一層がマンガン、ベリリ ウム、及び亜鉛から成る一群から選択されたドーパント
    、または、元素周期表の第II族、第IV族及び第VI族から
    の元素を使用することを特徴とするオーム接点。 3、特許請求の範囲第1項ないし第2項に記載のオーム
    接点において、 該III−V族半導体材質がGaAsであり、該ドーパン
    トがケイ素であることを特徴とするオーム接点。 4、特許請求の範囲第1項、第2項ないし第3項に記載
    のオーム接点において、 該半導体層が所定のドーパントとともに成長されたIII
    −V族半導体材質のバッファ層を含む場合は必ず、該少
    なくとも1つのデルタドープ単一層の第1の層が該バッ
    ファ層上に形成され、その後に所定の厚さのIII−V族
    半導体材質の層が形成され、該単一層と該所定の厚さの
    半導体材質の層の組合せが該単一層の最後の層が該金属
    層から該所定の距離となるまで反復されることを特徴と
    するオーム接点。 5、III−V族半導体ウェーハ内のオーム接点を製造す
    るための方法において、金属接点を形成する目的で該半
    導体ウェーハの表面に少なくとも1つの金属層を沈殿す
    るステップが含まれ;該金属層を堆積するステップの前
    に、該ウェーハの表面から所定の距離だけ離れた所に少
    なくとも1つのデルタドープ単一層を成長するステップ
    が含まれ、該所定の距離が該III−V半導体材質内の電
    子のトンネル幅と等しいかそれ以下であることを特徴と
    するオーム接点の製造方法。 6、特許請求の範囲第5項に記載の方法において、 該デルタドープ単一層がマンガン、ベリリ ウム、及び亜鉛から成る一群から選択されたドーパント
    、または、元素周期表の第II族、第IV族あるいは第VI族
    からの元素とともに成長されることを特徴とするオーム
    接点の製造方法。 7、特許請求の範囲第6項に記載の方法において、 該III−V族半導体材質がGaAsであり、該ドーパン
    トがケイ素であることを特徴とするオーム接点の製造方
    法。 8、特許請求の範囲第5項、第6項あるいは第7項に記
    載の方法において、 該半導体ウェーハが所定のドーパントとともに成長され
    たIII−V族半導体材質のバッファ層を含み、高濃度の
    所定のドーパントを含むデルタドープ単一層が分子ビー
    ムエピタキシャ ル装置を使用して該バッファ層上に堆積され、その後所
    定の距離までIII−V族半導体材質を成長し、再び該デ
    ルタドープ層を堆積し、III−V族半導体材質を所定の
    距離だけ成長させるステップが所定の回数だけ反復され
    、そして最後に、最後に成長されたIII−V族半導体材
    質上に該少なくとも1つの金属層が堆積されることを特
    徴とするオーム接点の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03155125A (ja) * 1989-11-02 1991-07-03 American Teleph & Telegr Co <Att> 半導体デバイスの製造方法

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4926221A (en) * 1988-09-07 1990-05-15 At&T Bell Laboratories Bipolar hot electron transistor
US5849630A (en) * 1989-03-29 1998-12-15 Vitesse Semiconductor Corporation Process for forming ohmic contact for III-V semiconductor devices
US5031012A (en) * 1989-04-21 1991-07-09 At&T Bell Laboratories Devices having asymmetric delta-doping
US5132746A (en) * 1991-01-04 1992-07-21 International Business Machines Corporation Biaxial-stress barrier shifts in pseudomorphic tunnel devices
US5160982A (en) * 1991-07-01 1992-11-03 Motorola, Inc. Phonon suppression in quantum wells
US5323022A (en) * 1992-09-10 1994-06-21 North Carolina State University Platinum ohmic contact to p-type silicon carbide
US5384269A (en) * 1992-12-09 1995-01-24 Motorola, Inc. Methods for making and using a shallow semiconductor junction
EP0622880A3 (en) * 1993-04-30 1995-01-25 At & T Corp Hetero-interface with reduced resistance.
US6043143A (en) * 1998-05-04 2000-03-28 Motorola, Inc. Ohmic contact and method of manufacture
US6258616B1 (en) * 1998-05-22 2001-07-10 Lucent Technologies Inc. Method of making a semiconductor device having a non-alloyed ohmic contact to a buried doped layer
US7084423B2 (en) 2002-08-12 2006-08-01 Acorn Technologies, Inc. Method for depinning the Fermi level of a semiconductor at an electrical junction and devices incorporating such junctions
US6833556B2 (en) 2002-08-12 2004-12-21 Acorn Technologies, Inc. Insulated gate field effect transistor having passivated schottky barriers to the channel
US6797996B1 (en) 2003-05-27 2004-09-28 Matsushita Electric Industrial Co., Ltd. Compound semiconductor device and method for fabricating the same
US7483212B2 (en) * 2006-10-11 2009-01-27 Rensselaer Polytechnic Institute Optical thin film, semiconductor light emitting device having the same and methods of fabricating the same
CN107578994B (zh) 2011-11-23 2020-10-30 阿科恩科技公司 通过插入界面原子单层改进与iv族半导体的金属接触
US9412836B2 (en) 2014-03-06 2016-08-09 Taiwan Semiconductor Manufacturing Co., Ltd. Contacts for transistors
US9620611B1 (en) 2016-06-17 2017-04-11 Acorn Technology, Inc. MIS contact structure with metal oxide conductor
DE112017005855T5 (de) 2016-11-18 2019-08-01 Acorn Technologies, Inc. Nanodrahttransistor mit Source und Drain induziert durch elektrische Kontakte mit negativer Schottky-Barrierenhöhe

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61248479A (ja) * 1985-04-25 1986-11-05 Fujitsu Ltd 化合物半導体装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4205329A (en) * 1976-03-29 1980-05-27 Bell Telephone Laboratories, Incorporated Periodic monolayer semiconductor structures grown by molecular beam epitaxy
US4261771A (en) * 1979-10-31 1981-04-14 Bell Telephone Laboratories, Incorporated Method of fabricating periodic monolayer semiconductor structures by molecular beam epitaxy
US4583110A (en) * 1984-06-14 1986-04-15 International Business Machines Corporation Intermetallic semiconductor ohmic contact
US4882609A (en) * 1984-11-19 1989-11-21 Max-Planck Gesellschaft Zur Forderung Der Wissenschafter E.V. Semiconductor devices with at least one monoatomic layer of doping atoms

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61248479A (ja) * 1985-04-25 1986-11-05 Fujitsu Ltd 化合物半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03155125A (ja) * 1989-11-02 1991-07-03 American Teleph & Telegr Co <Att> 半導体デバイスの製造方法

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Publication number Publication date
EP0252300A1 (en) 1988-01-13
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EP0252300B1 (en) 1992-05-20

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