JPH07255174A - 多規格交流のａｃ／ｄｃコンバータ - Google Patents
多規格交流のａｃ／ｄｃコンバータInfo
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- JPH07255174A JPH07255174A JP7018266A JP1826695A JPH07255174A JP H07255174 A JPH07255174 A JP H07255174A JP 7018266 A JP7018266 A JP 7018266A JP 1826695 A JP1826695 A JP 1826695A JP H07255174 A JPH07255174 A JP H07255174A
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Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M1/00—Details of apparatus for conversion
- H02M1/10—Arrangements incorporating converting means for enabling loads to be operated at will from different kinds of power supplies, e.g. from AC or DC
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
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Abstract
(57)【要約】
【目的】 トライアックの点弧パルスを発生させると
き、ＡＣ／ＤＣコンバータの電力消費量最小の電力消費
量となる自動倍電圧／ブリッジ回路を備えたを提供する
ことを目的とする。 【構成】 集積回路制御倍電圧／ブリッジ回路におい
て、交流電源電圧の喪失が回路により検出される期間中
や、交流入力電圧が低く定められた値領域内にある期間
後に、電源電圧が遮断直前の極性と同一又は異なる極性
で復帰するかどうかに応じて、交流電源電圧が復帰する
とすぐに整流され倍電圧化されるように、反復トライア
ックの点弧パルスが供給される。
き、ＡＣ／ＤＣコンバータの電力消費量最小の電力消費
量となる自動倍電圧／ブリッジ回路を備えたを提供する
ことを目的とする。 【構成】 集積回路制御倍電圧／ブリッジ回路におい
て、交流電源電圧の喪失が回路により検出される期間中
や、交流入力電圧が低く定められた値領域内にある期間
後に、電源電圧が遮断直前の極性と同一又は異なる極性
で復帰するかどうかに応じて、交流電源電圧が復帰する
とすぐに整流され倍電圧化されるように、反復トライア
ックの点弧パルスが供給される。
Description
【０００１】
【産業上の利用分野】本発明は、所定周波数領域内にあ
って、基準電圧の両側で変化する交流入力電圧を、所定
最小レベルの又はそれ以上のレベルの直流出力電圧に変
換する多規格交流のＡＣ／ＤＣコンバータの回路に関す
る。
って、基準電圧の両側で変化する交流入力電圧を、所定
最小レベルの又はそれ以上のレベルの直流出力電圧に変
換する多規格交流のＡＣ／ＤＣコンバータの回路に関す
る。
【０００２】
【従来の技術及び発明が解決しようとする課題】世界中
には多種類の商用交流電圧がある。大まかには、低電圧
域（８８Ｖ−１３２Ｖ）と高電圧域（１７６Ｖ−２６４
Ｖ）の２つのグループがある。世界中で使用できる電源
装置を設計するにあたり、設計及び生産が簡便であると
共に、入手した国と他の国との間で装置を持ち運べるよ
うにすることが望ましい。そのためには、装置を前記低
電圧域と高電圧域の両領域での使用に適合できるように
することが必要である。交流電源は、周波数５０Ｈｚか
ら６０Ｈｚ、許容誤差３Ｈｚで供給される。
には多種類の商用交流電圧がある。大まかには、低電圧
域（８８Ｖ−１３２Ｖ）と高電圧域（１７６Ｖ−２６４
Ｖ）の２つのグループがある。世界中で使用できる電源
装置を設計するにあたり、設計及び生産が簡便であると
共に、入手した国と他の国との間で装置を持ち運べるよ
うにすることが望ましい。そのためには、装置を前記低
電圧域と高電圧域の両領域での使用に適合できるように
することが必要である。交流電源は、周波数５０Ｈｚか
ら６０Ｈｚ、許容誤差３Ｈｚで供給される。
【０００３】交流入力電圧が供給されたときに、実質的
に一定の直流電圧を供給する回路における要求は、一般
に、ＡＣ／ＤＣコンバータに組み込まれた倍電圧／ブリ
ッジスイッチの使用により満たされる。このようなスイ
ッチでは、低電圧域の交流入力電圧に対しては倍電圧整
流が選択され、また、高電圧域の交流入力電圧に対して
は全波ブリッジ整流が選択されるように作用する。この
ような回路として手動型及び自動型の両方の回路が知ら
れている。
に一定の直流電圧を供給する回路における要求は、一般
に、ＡＣ／ＤＣコンバータに組み込まれた倍電圧／ブリ
ッジスイッチの使用により満たされる。このようなスイ
ッチでは、低電圧域の交流入力電圧に対しては倍電圧整
流が選択され、また、高電圧域の交流入力電圧に対して
は全波ブリッジ整流が選択されるように作用する。この
ような回路として手動型及び自動型の両方の回路が知ら
れている。
【０００４】図６は、電圧ＶACの交流入力を整流して平
滑化する典型的な倍電圧／ブリッジ回路を示す。ダイオ
ードＤ1 からダイオードＤ4 によって全波ブリッジ整流
器が形成され、交流入力電圧ＶACがノード２，３間に印
加されると、整流出力がノード４，５間に印加される。
コンデンサＣ1 とコンデンサＣ2 が整流出力を一定の直
流レベルに平滑化するように作用し、スイッチング（切
換）素子Ｔは、非導通状態にして全波ブリッジ整流にす
るか、導通状態にして倍電圧整流にするか、のどちらか
の切換をする。負荷Ｌはノード４，５間に接続される。
この回路を倍電圧整流器モードで使用すると、コンデン
サＣ1 は正の半サイクルの平滑コンデンサとなり、コン
デンサＣ2 は負の半サイクルの平滑コンデンサとなる。
手動制御回路では、スイッチング素子Ｔに機械的スイッ
チが用いられる。自動倍電圧／ブリッジ回路では、スイ
ッチング素子Ｔにリレー，トライアック或いは他の同様
のものが用いられる。
滑化する典型的な倍電圧／ブリッジ回路を示す。ダイオ
ードＤ1 からダイオードＤ4 によって全波ブリッジ整流
器が形成され、交流入力電圧ＶACがノード２，３間に印
加されると、整流出力がノード４，５間に印加される。
コンデンサＣ1 とコンデンサＣ2 が整流出力を一定の直
流レベルに平滑化するように作用し、スイッチング（切
換）素子Ｔは、非導通状態にして全波ブリッジ整流にす
るか、導通状態にして倍電圧整流にするか、のどちらか
の切換をする。負荷Ｌはノード４，５間に接続される。
この回路を倍電圧整流器モードで使用すると、コンデン
サＣ1 は正の半サイクルの平滑コンデンサとなり、コン
デンサＣ2 は負の半サイクルの平滑コンデンサとなる。
手動制御回路では、スイッチング素子Ｔに機械的スイッ
チが用いられる。自動倍電圧／ブリッジ回路では、スイ
ッチング素子Ｔにリレー，トライアック或いは他の同様
のものが用いられる。
【０００５】トライアックは、バイアス電圧をトライア
ックの制御端子であるゲートに印加することにより、一
旦、ターン・オンすると、そのゲートに電圧を印加しな
くても、トライアックを通る電流が最小保持電流値以下
に低下するまで導通状態を維持する。従って、トライア
ックの主電極間の電位差が最小保持電流を維持するのに
必要な電位差より大きいことを条件として、トライアッ
クをターン・オンにするのに必要なバイアス電圧の短い
パルスだけが必要となる。
ックの制御端子であるゲートに印加することにより、一
旦、ターン・オンすると、そのゲートに電圧を印加しな
くても、トライアックを通る電流が最小保持電流値以下
に低下するまで導通状態を維持する。従って、トライア
ックの主電極間の電位差が最小保持電流を維持するのに
必要な電位差より大きいことを条件として、トライアッ
クをターン・オンにするのに必要なバイアス電圧の短い
パルスだけが必要となる。
【０００６】サイクル欠落は、交流電源電圧の一時的な
障害であって、例えば、電力供給会社の変電所と給電線
との間の供給電力切換中に発生する。サイクル欠落は商
用電源からの供給がない期間を示すので、交流電源が回
復するまでに、負荷が出力平滑コンデンサにチャージさ
れた電荷を使い尽す結果として、ＡＣ／ＤＣコンバータ
の出力電圧が低下する。
障害であって、例えば、電力供給会社の変電所と給電線
との間の供給電力切換中に発生する。サイクル欠落は商
用電源からの供給がない期間を示すので、交流電源が回
復するまでに、負荷が出力平滑コンデンサにチャージさ
れた電荷を使い尽す結果として、ＡＣ／ＤＣコンバータ
の出力電圧が低下する。
【０００７】手動制御の倍電圧／ブリッジ回路では、商
用交流電源電圧を印加する前にスイッチを正しい状態に
設定するための電気素子のオペレータを必要とする。手
動制御の倍電圧／ブリッジ回路には、オペレータがスイ
ッチ状態の確認を忘れたり、誤ったスイッチ状態を選択
したりして、倍電圧化された高電圧により素子に損傷を
与えるかもしれないという大きな欠点があった。このよ
うな損傷に耐えるように素子の設計を行うとしても、余
分な費用がかかる。
用交流電源電圧を印加する前にスイッチを正しい状態に
設定するための電気素子のオペレータを必要とする。手
動制御の倍電圧／ブリッジ回路には、オペレータがスイ
ッチ状態の確認を忘れたり、誤ったスイッチ状態を選択
したりして、倍電圧化された高電圧により素子に損傷を
与えるかもしれないという大きな欠点があった。このよ
うな損傷に耐えるように素子の設計を行うとしても、余
分な費用がかかる。
【０００８】自動倍電圧／ブリッジスイッチとしては数
種類のものが知られており、これらは、１１０Ｖの線間
電圧が印加された時には、入力電圧の倍電圧整流を自動
的に選択し、２２０Ｖの線間電圧が印加された時には全
波整流を自動的に選択する。このような回路例は、米国
特許第４６６５３２３号、第４８４５６０７号、第４９
３３８３２号、英国特許第１２９９５６０号、第２１４
４９３１号、第２１５７０３１号に開示されている。こ
れらの自動スイッチは、個別部品で構成するか或いは集
積回路内に構成することができる。集積型のものにして
も個別部品型のものにしても、スイッチング素子と２つ
のコンデンサとを備えた全波整流器ブリッジを使用し、
倍電圧整流及びブリッジ整流の両方を行っている。先の
スイッチング素子には、電気的に作動される機械的スイ
ッチ（リレー）か、例えばトライアック等の半導体二方
向スイッチが用いられている。この種のトライアックの
導通状態は、その制御ゲートに印加されるバイアス電圧
の有無によって制御され、バイアス電圧が装置への印加
電圧機能として自動回路により供給される。自動倍電圧
／ブリッジスイッチのよく知られた設計例では、一般
に、継続したバイアス電圧又はトライアックＴのゲート
への継続した一連の点弧パルスが発生する。これによっ
て、サイクル欠落後の速やかな出力電圧回復が保証され
るが、許容できない大きな電力が消費される。いくつか
の回路では、１２Ｗに達する電力が制御回路で消費さ
れ、このうちの８０％がトライアックゲートの点弧パル
スに使われる。
種類のものが知られており、これらは、１１０Ｖの線間
電圧が印加された時には、入力電圧の倍電圧整流を自動
的に選択し、２２０Ｖの線間電圧が印加された時には全
波整流を自動的に選択する。このような回路例は、米国
特許第４６６５３２３号、第４８４５６０７号、第４９
３３８３２号、英国特許第１２９９５６０号、第２１４
４９３１号、第２１５７０３１号に開示されている。こ
れらの自動スイッチは、個別部品で構成するか或いは集
積回路内に構成することができる。集積型のものにして
も個別部品型のものにしても、スイッチング素子と２つ
のコンデンサとを備えた全波整流器ブリッジを使用し、
倍電圧整流及びブリッジ整流の両方を行っている。先の
スイッチング素子には、電気的に作動される機械的スイ
ッチ（リレー）か、例えばトライアック等の半導体二方
向スイッチが用いられている。この種のトライアックの
導通状態は、その制御ゲートに印加されるバイアス電圧
の有無によって制御され、バイアス電圧が装置への印加
電圧機能として自動回路により供給される。自動倍電圧
／ブリッジスイッチのよく知られた設計例では、一般
に、継続したバイアス電圧又はトライアックＴのゲート
への継続した一連の点弧パルスが発生する。これによっ
て、サイクル欠落後の速やかな出力電圧回復が保証され
るが、許容できない大きな電力が消費される。いくつか
の回路では、１２Ｗに達する電力が制御回路で消費さ
れ、このうちの８０％がトライアックゲートの点弧パル
スに使われる。
【０００９】同様に、手動制御回路も、トライアック制
御端子へのバイアス電圧の有無を制御する手動スイッチ
を備えたスイッチング素子Ｔとしてのトライアック又は
同様のものを使用できる。一定の交流電源電圧下で、こ
のような自動倍電圧／ブリッジ回路が倍電圧整流器モー
ドで作動すると、点弧パルスが制御回路により供給され
た時からトライアックの主電極を通る電流が保持電流以
下に低下するまで、トライアックスイッチング素子Ｔが
導通する。正の半サイクル中、交流入力電圧ＶACがコン
デンサＣ1の端子を通る電圧より高い期間に、電流がダ
イオードＤ1 を通って正の半サイクル平滑コンデンサＣ
1 を充電する。コンデンサは、一般的には、交流入力電
圧のピーク値直後の最大充電電圧までトライアックを介
して充電される。この充電電圧で、交流入力電圧ＶACが
低下するとコンデンサの充電電流が停止して、トライア
ックがターン・オフする。同様に、負の半サイクル中、
商用交流の入力電圧の負のピーク値直後の最大充電電圧
まで、電流がダイオードＤ2 を通って負の半サイクル平
滑コンデンサＣ2 を充電する。このように、各コンデン
サＣ1 ，Ｃ2 を通る電圧は、ピーク商用交流入力電圧に
略等しく、出力端子４，５で負荷Ｌに印加するのに利用
できる全直流電圧はピーク交流入力電圧の略２倍であ
る。交流入力電圧が、コンデンサ端子を通る電圧以下に
低下した後に、ダイオードＤ1 ，Ｄ 2 は反転バイアスさ
れるので、コンデンサＣ1 Ｃ2 に蓄えられた電荷は放電
から防止される。
御端子へのバイアス電圧の有無を制御する手動スイッチ
を備えたスイッチング素子Ｔとしてのトライアック又は
同様のものを使用できる。一定の交流電源電圧下で、こ
のような自動倍電圧／ブリッジ回路が倍電圧整流器モー
ドで作動すると、点弧パルスが制御回路により供給され
た時からトライアックの主電極を通る電流が保持電流以
下に低下するまで、トライアックスイッチング素子Ｔが
導通する。正の半サイクル中、交流入力電圧ＶACがコン
デンサＣ1の端子を通る電圧より高い期間に、電流がダ
イオードＤ1 を通って正の半サイクル平滑コンデンサＣ
1 を充電する。コンデンサは、一般的には、交流入力電
圧のピーク値直後の最大充電電圧までトライアックを介
して充電される。この充電電圧で、交流入力電圧ＶACが
低下するとコンデンサの充電電流が停止して、トライア
ックがターン・オフする。同様に、負の半サイクル中、
商用交流の入力電圧の負のピーク値直後の最大充電電圧
まで、電流がダイオードＤ2 を通って負の半サイクル平
滑コンデンサＣ2 を充電する。このように、各コンデン
サＣ1 ，Ｃ2 を通る電圧は、ピーク商用交流入力電圧に
略等しく、出力端子４，５で負荷Ｌに印加するのに利用
できる全直流電圧はピーク交流入力電圧の略２倍であ
る。交流入力電圧が、コンデンサ端子を通る電圧以下に
低下した後に、ダイオードＤ1 ，Ｄ 2 は反転バイアスさ
れるので、コンデンサＣ1 Ｃ2 に蓄えられた電荷は放電
から防止される。
【００１０】負荷Ｌが端子４，５に接続されると、コン
デンサはこの負荷を介して放電し、必要な直流電流を供
給する。この放電により、次の正又は負の商用電圧半サ
イクル中の各コンデンサへの充電が行われるまで、コン
デンサＣ1 ，Ｃ2 を通る電圧が減少する。この放電及び
充電は直流出力電圧にリップル電圧を生じさせる。コン
デンサＣ1 Ｃ2 の大きさは、蓄えらる電荷量が直流出力
電圧を平滑化して許容レベルのリップルになるように選
択される。
デンサはこの負荷を介して放電し、必要な直流電流を供
給する。この放電により、次の正又は負の商用電圧半サ
イクル中の各コンデンサへの充電が行われるまで、コン
デンサＣ1 ，Ｃ2 を通る電圧が減少する。この放電及び
充電は直流出力電圧にリップル電圧を生じさせる。コン
デンサＣ1 Ｃ2 の大きさは、蓄えらる電荷量が直流出力
電圧を平滑化して許容レベルのリップルになるように選
択される。
【００１１】米国特許第５１６２９８４号に開示される
集積回路装置は、寸法が小さく、特に電力消費が低いた
め、とりわけ有効である。トライアック点弧パルスが、
交流電圧の零交差点のすぐ後の限定された期間中にのみ
発生するので、トライアック点弧パルスによる電力消費
を最小にしながら、トライアックを効果的にオンにでき
る。この回路装置は、ＡＣ／ＤＣコンバータとして普及
した回路となっている。
集積回路装置は、寸法が小さく、特に電力消費が低いた
め、とりわけ有効である。トライアック点弧パルスが、
交流電圧の零交差点のすぐ後の限定された期間中にのみ
発生するので、トライアック点弧パルスによる電力消費
を最小にしながら、トライアックを効果的にオンにでき
る。この回路装置は、ＡＣ／ＤＣコンバータとして普及
した回路となっている。
【００１２】図７は、自動倍電圧／ブリッジ制御回路を
組み込んだ回路を示す。ダイオードＤ1 〜Ｄ4 により形
成されるブリッジ整流器のノード２，３に接続される電
力供給線ＶL ，ＶN に、商用交流入力電圧ＶLNが印加さ
れる。集積回路内の自動倍電圧／ブリッジ制御回路７
が、電源電圧とみなされる中性点商用交流入力線ＶN に
接続される。更に、倍電圧／ブリッジ制御回路７は、Ｉ
Ｃ供給用の仮想アース電圧として考えられるノード９に
接続される。ノード９自体は、コンデンサ１１により中
性点商用交流入力線ＶN に、また、直列接続の抵抗器１
３とダイオード１５により流れている交流の入力線ＶL
に接続する。直列接続の２つの抵抗器１７，１９は、ノ
ード９と流れる商用交流入力線ＶL との間に接続され、
抵抗器１７，１９間のノード２１は、制御回路７に接続
される。抵抗器２３は、ノード２１と中性点商用交流入
力線ＶN との間に接続される。制御回路７の出力側は、
限流抵抗器２５を介して、トライアック・スイッチング
素子Ｔのゲートに接続される。
組み込んだ回路を示す。ダイオードＤ1 〜Ｄ4 により形
成されるブリッジ整流器のノード２，３に接続される電
力供給線ＶL ，ＶN に、商用交流入力電圧ＶLNが印加さ
れる。集積回路内の自動倍電圧／ブリッジ制御回路７
が、電源電圧とみなされる中性点商用交流入力線ＶN に
接続される。更に、倍電圧／ブリッジ制御回路７は、Ｉ
Ｃ供給用の仮想アース電圧として考えられるノード９に
接続される。ノード９自体は、コンデンサ１１により中
性点商用交流入力線ＶN に、また、直列接続の抵抗器１
３とダイオード１５により流れている交流の入力線ＶL
に接続する。直列接続の２つの抵抗器１７，１９は、ノ
ード９と流れる商用交流入力線ＶL との間に接続され、
抵抗器１７，１９間のノード２１は、制御回路７に接続
される。抵抗器２３は、ノード２１と中性点商用交流入
力線ＶN との間に接続される。制御回路７の出力側は、
限流抵抗器２５を介して、トライアック・スイッチング
素子Ｔのゲートに接続される。
【００１３】ダイオード１５と、抵抗器１３と、コンデ
ンサ１１とを含んで構成される半波整流器が、直流電源
電圧ＶC を制御回路７に供給する。この電源電圧は、一
般的には、中性点商用供給線ＶN の電圧より低い９Ｖで
あって、制御回路７内部の電圧調整器で調整される。抵
抗器１７，１９，２３は、交流入力電圧ＶLNをノード２
１の電圧に分圧し、バイアスする。ノード２１は、低領
域交流電圧が用いられる場合（即ち、倍電圧整流器モー
ドが必要な場合）の商用交流電圧の零クロス毎に、直後
のトライアック点弧パルスをトライアック・スイッチン
グ素子Ｔに発生させるために、制御回路７により使用さ
れる。制御回路７はその内部で、交流電源電圧が第１の
高領域電源電圧Ｒge１にあるか又は第２の低領域電源電
圧Ｒge２にあるかを表示する電圧比較器の出力である信
号ＲＩと、クロック信号Ｃｋと、交流電源電圧の各零ク
ロスに応じて発生する短いアクティブｈｉｇｈパルスで
ある零クロス検出信号Ｔ１とを発生して使用される。
ンサ１１とを含んで構成される半波整流器が、直流電源
電圧ＶC を制御回路７に供給する。この電源電圧は、一
般的には、中性点商用供給線ＶN の電圧より低い９Ｖで
あって、制御回路７内部の電圧調整器で調整される。抵
抗器１７，１９，２３は、交流入力電圧ＶLNをノード２
１の電圧に分圧し、バイアスする。ノード２１は、低領
域交流電圧が用いられる場合（即ち、倍電圧整流器モー
ドが必要な場合）の商用交流電圧の零クロス毎に、直後
のトライアック点弧パルスをトライアック・スイッチン
グ素子Ｔに発生させるために、制御回路７により使用さ
れる。制御回路７はその内部で、交流電源電圧が第１の
高領域電源電圧Ｒge１にあるか又は第２の低領域電源電
圧Ｒge２にあるかを表示する電圧比較器の出力である信
号ＲＩと、クロック信号Ｃｋと、交流電源電圧の各零ク
ロスに応じて発生する短いアクティブｈｉｇｈパルスで
ある零クロス検出信号Ｔ１とを発生して使用される。
【００１４】図８の（Ａ）から（Ｆ）は、一定の交流電
源電圧期間中に、倍電圧整流器モードで作動し、直流出
力に接続される負荷Ｌを備えた公知の自動倍電圧／ブリ
ッジ回路の作動の典型的な時間関係を示す。（Ａ）にお
いて、ＶLNは交流入力電圧を表し、（Ｂ）において、Ｖ
GTはトライアックのゲート電圧を表し、（Ｃ）におい
て、ＶC1はコンデンサＣ1 の端子を通る電圧を、またＶ
CO1 は零クロス後の最初のトライアックパルスでトライ
アックが導通していて、負荷とコンデンサＣ1 がない場
合の端子４，６を通ると思われる開回路電圧をそれぞれ
表し、（Ｄ）において、ＩT はトライアックＴの主電極
を通過する電流を表し、（Ｅ）において、ＶC2はコンデ
ンサＣ2 の端子電圧を、また、ＶCO2 は零クロス後の最
初のトライアックパルスでトライアックが導通してい
て、負荷とコンデンサＣ2 がない場合の端子５，６を通
ると思われる開回路電圧を表し、（Ｆ）において、（Ｖ
C1＋Ｖ C2）は端子４，５間の全直流出力電圧を表す。
源電圧期間中に、倍電圧整流器モードで作動し、直流出
力に接続される負荷Ｌを備えた公知の自動倍電圧／ブリ
ッジ回路の作動の典型的な時間関係を示す。（Ａ）にお
いて、ＶLNは交流入力電圧を表し、（Ｂ）において、Ｖ
GTはトライアックのゲート電圧を表し、（Ｃ）におい
て、ＶC1はコンデンサＣ1 の端子を通る電圧を、またＶ
CO1 は零クロス後の最初のトライアックパルスでトライ
アックが導通していて、負荷とコンデンサＣ1 がない場
合の端子４，６を通ると思われる開回路電圧をそれぞれ
表し、（Ｄ）において、ＩT はトライアックＴの主電極
を通過する電流を表し、（Ｅ）において、ＶC2はコンデ
ンサＣ2 の端子電圧を、また、ＶCO2 は零クロス後の最
初のトライアックパルスでトライアックが導通してい
て、負荷とコンデンサＣ2 がない場合の端子５，６を通
ると思われる開回路電圧を表し、（Ｆ）において、（Ｖ
C1＋Ｖ C2）は端子４，５間の全直流出力電圧を表す。
【００１５】（Ｃ）と（Ｅ）において、開回路電圧Ｖ
CO1 ，ＶCO2 を表す点線は、どんな特定の場合にもコン
デンサＣ1 Ｃ2 に印加することができる最大予想電圧を
表す。交流入力電圧ＶLNの波形は、零クロス点ｔc0，ｔ
c3で零電圧レベルと交差する。（Ｂ）に示されるよう
に、時刻ｔd0，ｔd3での各零クロス後の短い期間ｄ
t と、期間ｄp の間、連続した一連のパルスとがトライ
アックゲート電圧ＶG Ｔ上に見られる。これらのトライ
アック点弧パルスはアクティブｌｏｗパルスであり、作
動状態中はトライアックゲート端子は仮想アース、即
ち、図７のノード９の電圧に保持され、他の状態ではト
ライアックゲートは図７の中性点入力線Ｖ’N 及びノー
ド３の電圧に保持される。これらのトライアックゲート
パルスのタイミングは、トライアックを通る電圧が保持
電流を維持するのに充分であれば、すぐにトライアック
を導通させるように設計される。これは、コンデンサＣ
1 を充電するのに利用できる電圧が、トライアックのオ
ン状態を保持するのに充分な、コンデンサＣ1 を通る電
圧ＶC1を最初に超えた時の、図８（Ｃ）の時間ｔi0，ｔ
i3に相当する。負荷電流が回路により供給されると、時
刻ｔi0，ｔi3は、その時間的位置を変えるので、リップ
ル電圧も変化する。増大した負荷は、充電半サイクル間
のより大きなコンデンサ放電、つまり、増大したリップ
ル電圧及び時刻ｔi0の前の位置を意味する。連続したト
ライアックゲート点弧パルスは、どんな特定の場合でも
リップル電圧とは別に、トライアックをできるだけ早く
確実にオンするのに必要ではあるが、余分な電流消費を
避けるためには、一連のパルス期間ｄpは必要以上に長
くしてはならない。
CO1 ，ＶCO2 を表す点線は、どんな特定の場合にもコン
デンサＣ1 Ｃ2 に印加することができる最大予想電圧を
表す。交流入力電圧ＶLNの波形は、零クロス点ｔc0，ｔ
c3で零電圧レベルと交差する。（Ｂ）に示されるよう
に、時刻ｔd0，ｔd3での各零クロス後の短い期間ｄ
t と、期間ｄp の間、連続した一連のパルスとがトライ
アックゲート電圧ＶG Ｔ上に見られる。これらのトライ
アック点弧パルスはアクティブｌｏｗパルスであり、作
動状態中はトライアックゲート端子は仮想アース、即
ち、図７のノード９の電圧に保持され、他の状態ではト
ライアックゲートは図７の中性点入力線Ｖ’N 及びノー
ド３の電圧に保持される。これらのトライアックゲート
パルスのタイミングは、トライアックを通る電圧が保持
電流を維持するのに充分であれば、すぐにトライアック
を導通させるように設計される。これは、コンデンサＣ
1 を充電するのに利用できる電圧が、トライアックのオ
ン状態を保持するのに充分な、コンデンサＣ1 を通る電
圧ＶC1を最初に超えた時の、図８（Ｃ）の時間ｔi0，ｔ
i3に相当する。負荷電流が回路により供給されると、時
刻ｔi0，ｔi3は、その時間的位置を変えるので、リップ
ル電圧も変化する。増大した負荷は、充電半サイクル間
のより大きなコンデンサ放電、つまり、増大したリップ
ル電圧及び時刻ｔi0の前の位置を意味する。連続したト
ライアックゲート点弧パルスは、どんな特定の場合でも
リップル電圧とは別に、トライアックをできるだけ早く
確実にオンするのに必要ではあるが、余分な電流消費を
避けるためには、一連のパルス期間ｄpは必要以上に長
くしてはならない。
【００１６】図８（Ｄ）に示されるような時刻ｔc0とｔ
c1との間の商用交流電圧の最初の半サイクルだけを考慮
すると、トライアックは時刻ｔi0でコンデンサＣ1 を充
電する電流ＩT の導通を開始する。トライアック導通状
態で、充分な交流電源電圧がコンデンサＣ1 を通って印
加される。零クロス点ｔc0，ｔc3と、それに続くトライ
アックのターン・オン時刻ｔi0，ｔi3との間の期間ｄt
において、整流回路はブリッジ整流器モードで作動し、
交流入力電圧は直列接続の両コンデンサを通って印加さ
れる。
c1との間の商用交流電圧の最初の半サイクルだけを考慮
すると、トライアックは時刻ｔi0でコンデンサＣ1 を充
電する電流ＩT の導通を開始する。トライアック導通状
態で、充分な交流電源電圧がコンデンサＣ1 を通って印
加される。零クロス点ｔc0，ｔc3と、それに続くトライ
アックのターン・オン時刻ｔi0，ｔi3との間の期間ｄt
において、整流回路はブリッジ整流器モードで作動し、
交流入力電圧は直列接続の両コンデンサを通って印加さ
れる。
【００１７】図８（Ｃ）に示されるように、コンデンサ
Ｃ1 を通る端子電圧ＶC1は上昇する。この期間中、負荷
Ｌに流れる電流とコンデンサを充電する電流とによって
生じる抵抗損失のため、利用可能な開回路電圧ＶCO1 は
コンデンサ端子電圧ＶC1を超える。ピーク値に到達後、
商用交流電圧は低下し、商用交流電圧のピーク電圧後す
ぐに、コンデンサ端子電圧ＶC1と利用可能な電圧ＶCO1
との間の差が、トライアックを介して最小保持電流を維
持するのに必要な電圧より小さい時刻ｔx0となる。この
時刻ｔx0で、トライアックはターン・オフし、トライア
ックを通る電流ＩTはゼロに低下する（図８（Ｄ））。
この時間ｔx0で、コンデンサＣ1 は、商用交流入力電圧
のピーク値に略等しい電圧に荷電される。
Ｃ1 を通る端子電圧ＶC1は上昇する。この期間中、負荷
Ｌに流れる電流とコンデンサを充電する電流とによって
生じる抵抗損失のため、利用可能な開回路電圧ＶCO1 は
コンデンサ端子電圧ＶC1を超える。ピーク値に到達後、
商用交流電圧は低下し、商用交流電圧のピーク電圧後す
ぐに、コンデンサ端子電圧ＶC1と利用可能な電圧ＶCO1
との間の差が、トライアックを介して最小保持電流を維
持するのに必要な電圧より小さい時刻ｔx0となる。この
時刻ｔx0で、トライアックはターン・オフし、トライア
ックを通る電流ＩTはゼロに低下する（図８（Ｄ））。
この時間ｔx0で、コンデンサＣ1 は、商用交流入力電圧
のピーク値に略等しい電圧に荷電される。
【００１８】この半サイクルの残りでは、時刻ｔx0〜ｔ
i2において、ダイオードＤ1 とＤ3とが逆バイアスさ
れ、コンデンサに蓄えられた電荷が負荷Ｌを介して放電
される。これにより、コンデンサ端子電圧ＶC1がこの期
間に低下することになる（図８（Ｃ））。時間ｔc1〜ｔ
c2の負の半サイクル中、回路と印加される商用交流電圧
とは対称的に、同じように作動する。時刻ｔc1における
零クロスにより、時刻ｔd1で開始する一連のトライアッ
ク点弧パルスがｄp の期間生じる。コンデンサＣ2 は、
時刻ｔi1とｔx1との間、ダイオードＤ1 とトライアック
Ｔとを介して充電される。蓄えられた電荷は、時刻ｔx1
とｔi3との間、負荷を介して放電される。図８（Ｅ）に
示されるように、この期間中、コンデンサ端子電圧ＶC2
は、負荷の電流要求とコンデンサＣ2 の寸法に応じた量
だけ低下する。
i2において、ダイオードＤ1 とＤ3とが逆バイアスさ
れ、コンデンサに蓄えられた電荷が負荷Ｌを介して放電
される。これにより、コンデンサ端子電圧ＶC1がこの期
間に低下することになる（図８（Ｃ））。時間ｔc1〜ｔ
c2の負の半サイクル中、回路と印加される商用交流電圧
とは対称的に、同じように作動する。時刻ｔc1における
零クロスにより、時刻ｔd1で開始する一連のトライアッ
ク点弧パルスがｄp の期間生じる。コンデンサＣ2 は、
時刻ｔi1とｔx1との間、ダイオードＤ1 とトライアック
Ｔとを介して充電される。蓄えられた電荷は、時刻ｔx1
とｔi3との間、負荷を介して放電される。図８（Ｅ）に
示されるように、この期間中、コンデンサ端子電圧ＶC2
は、負荷の電流要求とコンデンサＣ2 の寸法に応じた量
だけ低下する。
【００１９】図８（Ｆ）は、コンデンサＣ1 とＣ2 の両
方を通って供給されて、電圧は、交流入力電圧の略２倍
の直流出力電圧（ＶC1＋ＶC2）となる。各コンデンサ端
子電圧の電圧低下により、直流出力電圧（ＶC1＋ＶC2）
内に、交流入力周波数の２倍のリップル電圧Ｖr が生じ
る。一定の負荷要求に関しては、このリップル電圧を許
容可能な大きさに低下するように、コンデンサＣ1 とＣ
2 のサイズが選択される。
方を通って供給されて、電圧は、交流入力電圧の略２倍
の直流出力電圧（ＶC1＋ＶC2）となる。各コンデンサ端
子電圧の電圧低下により、直流出力電圧（ＶC1＋ＶC2）
内に、交流入力周波数の２倍のリップル電圧Ｖr が生じ
る。一定の負荷要求に関しては、このリップル電圧を許
容可能な大きさに低下するように、コンデンサＣ1 とＣ
2 のサイズが選択される。
【００２０】出力コンデンサＣ1 ，Ｃ2 をそれぞれを通
る電圧波形ＶC1，ＶC2は、トライアックＴの位置に電気
接続を備えた従来の倍電圧回路を使用して得られる波形
と同じである。図において、明確にするために強調され
た、出力電圧（ＶC1＋ＶC2）内の残りのリップル電圧Ｖ
r は、トライアックのターン・オン時刻ｔi0，ｔi3間の
期間中のコンデンサＣ1 とＣ2 による放電量に依存する
ので、負荷に出力される。
る電圧波形ＶC1，ＶC2は、トライアックＴの位置に電気
接続を備えた従来の倍電圧回路を使用して得られる波形
と同じである。図において、明確にするために強調され
た、出力電圧（ＶC1＋ＶC2）内の残りのリップル電圧Ｖ
r は、トライアックのターン・オン時刻ｔi0，ｔi3間の
期間中のコンデンサＣ1 とＣ2 による放電量に依存する
ので、負荷に出力される。
【００２１】サイクル欠落中は、電圧ＶLNは、電力遮断
が開始した時に、切換モード電源の商用交流入力端子を
通って常に接続される商用フィルタのキャパシタンスに
より、商用交流入力電圧に保持されて、交流供給線又は
交流供給線のキャパシタンス及び回路自体のノイズの出
入りを防止し、キャパシタンス放電につれてゼロ方向に
減少する。
が開始した時に、切換モード電源の商用交流入力端子を
通って常に接続される商用フィルタのキャパシタンスに
より、商用交流入力電圧に保持されて、交流供給線又は
交流供給線のキャパシタンス及び回路自体のノイズの出
入りを防止し、キャパシタンス放電につれてゼロ方向に
減少する。
【００２２】米国特許第５１６２９８４号に開示される
自動倍電圧／ブリッジ切換集積回路は、一定の正弦交流
電源電圧でよく作動するが、商用交流入力にサイクル欠
落が生じると損傷する。この回路は、商用交流入力が電
力遮断を受けた時と同一又は異なる極性で回復するかど
うかによって、商用交流電圧のサイクル欠落に対し、２
つの全く異なる状態で反応する。
自動倍電圧／ブリッジ切換集積回路は、一定の正弦交流
電源電圧でよく作動するが、商用交流入力にサイクル欠
落が生じると損傷する。この回路は、商用交流入力が電
力遮断を受けた時と同一又は異なる極性で回復するかど
うかによって、商用交流電圧のサイクル欠落に対し、２
つの全く異なる状態で反応する。
【００２３】図９（Ａ）から（Ｆ）は、遮断開始時の極
性とは異なる極性で回復する電源電圧の、サイクル欠落
中及びサイクル欠落後の、倍電圧整流器モードの公知の
自動倍電圧／ブリッジ回路の作動の時間関係を示す。図
８（Ａ）から（Ｆ）の機能と同一の機能には同一符号を
付す。図９（Ａ）のように、交流電源電圧ＶLNは、時刻
ｔmSで遮断され、１周期より短い期間後の時刻ｔmfで異
極性で回復する。時刻ｔmSとｔmfとの間のサイクル欠落
中は、コンデンサＣ1 ，Ｃ2 は印加された負荷を介して
放電するので、出力電圧（ＶC1＋ＶC2）が低下する。電
圧低下速度は、印加された負荷の電流要求とコンデンサ
Ｃ1 ，Ｃ2 のサイズに依存する。入力される電力が欠乏
するため、図９（Ｄ）のトライアックを通る電流ＩT は
その保持電流以下に低下し、トライアックは時刻ｔmSで
ターン・オフする。電力が時刻ｔmfで商用供給システム
内の固有キャパシタンスによってゼロ以上に保持されて
いた交流電源電圧を回復すると、回路を含む電気装置が
ゼロ電圧ラインとクロスして、回復した交流入力の極性
を得る。制御回路は、これを標準零クロス検出と判断し
て、正常な零クロス点後の遅れｄｔ後の時刻ｔ’d1でト
ライアック点弧パルスを開始する。これにより、図９
（Ｄ）のトライアック導通、更に、コンデンサＣ2 の充
電、図９（Ｅ）のコンデンサ端子電圧ＶC2と図９（Ｆ）
の直流出力電圧の上昇が開始する。このように、倍電圧
モードが商用交流電圧の回復後直ちに再開して、充分な
直流出力電圧が、交流電源電圧回復時刻ｔmf後の２回目
の全半サイクル中に、時刻ｔR で達成される。基準値Ｖ
DCＰ以下の出力電圧ｄＶDCの最大低下は、時刻ｔmfでの
入力電圧回復によりすぐに零クロスと倍電圧モードの回
復が生じることにより、最小となる。トライアック点弧
パルス発生期間ｄp が経過する前に、次の零クロスｔc2
が生じた場合は、時刻ｔmfでの電力回復後に発生するト
ライアック点弧パルスは停止される。次の零クロス時刻
ｔc2後、時刻ｔd2でのトライアック点弧パルス発生を伴
う正常作動が回復する。
性とは異なる極性で回復する電源電圧の、サイクル欠落
中及びサイクル欠落後の、倍電圧整流器モードの公知の
自動倍電圧／ブリッジ回路の作動の時間関係を示す。図
８（Ａ）から（Ｆ）の機能と同一の機能には同一符号を
付す。図９（Ａ）のように、交流電源電圧ＶLNは、時刻
ｔmSで遮断され、１周期より短い期間後の時刻ｔmfで異
極性で回復する。時刻ｔmSとｔmfとの間のサイクル欠落
中は、コンデンサＣ1 ，Ｃ2 は印加された負荷を介して
放電するので、出力電圧（ＶC1＋ＶC2）が低下する。電
圧低下速度は、印加された負荷の電流要求とコンデンサ
Ｃ1 ，Ｃ2 のサイズに依存する。入力される電力が欠乏
するため、図９（Ｄ）のトライアックを通る電流ＩT は
その保持電流以下に低下し、トライアックは時刻ｔmSで
ターン・オフする。電力が時刻ｔmfで商用供給システム
内の固有キャパシタンスによってゼロ以上に保持されて
いた交流電源電圧を回復すると、回路を含む電気装置が
ゼロ電圧ラインとクロスして、回復した交流入力の極性
を得る。制御回路は、これを標準零クロス検出と判断し
て、正常な零クロス点後の遅れｄｔ後の時刻ｔ’d1でト
ライアック点弧パルスを開始する。これにより、図９
（Ｄ）のトライアック導通、更に、コンデンサＣ2 の充
電、図９（Ｅ）のコンデンサ端子電圧ＶC2と図９（Ｆ）
の直流出力電圧の上昇が開始する。このように、倍電圧
モードが商用交流電圧の回復後直ちに再開して、充分な
直流出力電圧が、交流電源電圧回復時刻ｔmf後の２回目
の全半サイクル中に、時刻ｔR で達成される。基準値Ｖ
DCＰ以下の出力電圧ｄＶDCの最大低下は、時刻ｔmfでの
入力電圧回復によりすぐに零クロスと倍電圧モードの回
復が生じることにより、最小となる。トライアック点弧
パルス発生期間ｄp が経過する前に、次の零クロスｔc2
が生じた場合は、時刻ｔmfでの電力回復後に発生するト
ライアック点弧パルスは停止される。次の零クロス時刻
ｔc2後、時刻ｔd2でのトライアック点弧パルス発生を伴
う正常作動が回復する。
【００２４】図１０（Ａ）から（Ｆ）は、遮断時の極性
と同じ極性で回復するサイクルの欠落中及び後に倍電圧
整流器モードで作動する自動倍電圧／ブリッジ回路の作
動の同様の時間関係を示す。図８（Ａ）から（Ｆ）の機
能と同一の機能には同一の符号を付す。時刻ｔmSで、交
流電源電圧ＶLNは遮断され、１周期よりいくらか短い期
間後の時刻ｔmfで回復する。このサイクル欠落中に、コ
ンデンサＣ1 ，Ｃ2 が印加された負荷を介して放電する
ので、出力電圧ＶC1，ＶC2は低下する。電圧低下速度
は、印加された負荷の電流要求に依存する。電力遮断時
刻ｔmSで、トライアックを通る電流ＩT が停止して、ト
ライアックがターン・オフする。
と同じ極性で回復するサイクルの欠落中及び後に倍電圧
整流器モードで作動する自動倍電圧／ブリッジ回路の作
動の同様の時間関係を示す。図８（Ａ）から（Ｆ）の機
能と同一の機能には同一の符号を付す。時刻ｔmSで、交
流電源電圧ＶLNは遮断され、１周期よりいくらか短い期
間後の時刻ｔmfで回復する。このサイクル欠落中に、コ
ンデンサＣ1 ，Ｃ2 が印加された負荷を介して放電する
ので、出力電圧ＶC1，ＶC2は低下する。電圧低下速度
は、印加された負荷の電流要求に依存する。電力遮断時
刻ｔmSで、トライアックを通る電流ＩT が停止して、ト
ライアックがターン・オフする。
【００２５】電力が時刻ｔmfで回復すると、トライアッ
クがオフしているので回路はブリッジ整流器モードにあ
る。時刻ｔc2までの半サイクルの残り部分については、
トライアック点弧パルスを開始するための有効な零クロ
スがないので、トライアック導通と倍電圧が開始され
る。時刻ｔmfでの電力回復の後、コンデンサＣ1 に利用
可能な電圧ＶCO1 は、サイクル欠落がなかった場合の電
圧の半分であり、電圧の残りの半分はコンデンサＣ2 に
利用可能な電圧である。これによりコンデンサＣ 1 ，Ｃ
2 の放電状態に依存する図１０の直流出力電圧（ＶC1＋
ＶC2）が回復されるが、直流出力電圧は大きく低下した
ままである。時刻ｔc2で次の有効な零クロスがあると、
次の一連のトライアック点弧パルスが時間ｔd2で開始さ
れ、倍電圧整流器モードが回復する。図１０（Ｆ）に示
されるように、直流出力電圧（ＶC1＋ＶC2）は、電力遮
断時刻ｔmSから電力回復（各極性の１つ）後第２の全半
サイクルまで、時刻ｔmfでの電力回復後充分な電力が利
用可能であるにもかかわらず低下する。出力電圧ｄＶDC
の低下は、図９の異極性での電力回復の場合の低下より
大きい。出力電圧ｄＶDCのこの低下は、重負荷が直流出
力電源に印加されるように調整すると著しくなる。この
電圧低下により、記憶されたデータの喪失やビデオ信号
の故障が生じて、コンピュータやビデオ装置の機能を損
傷する危険性がある。
クがオフしているので回路はブリッジ整流器モードにあ
る。時刻ｔc2までの半サイクルの残り部分については、
トライアック点弧パルスを開始するための有効な零クロ
スがないので、トライアック導通と倍電圧が開始され
る。時刻ｔmfでの電力回復の後、コンデンサＣ1 に利用
可能な電圧ＶCO1 は、サイクル欠落がなかった場合の電
圧の半分であり、電圧の残りの半分はコンデンサＣ2 に
利用可能な電圧である。これによりコンデンサＣ 1 ，Ｃ
2 の放電状態に依存する図１０の直流出力電圧（ＶC1＋
ＶC2）が回復されるが、直流出力電圧は大きく低下した
ままである。時刻ｔc2で次の有効な零クロスがあると、
次の一連のトライアック点弧パルスが時間ｔd2で開始さ
れ、倍電圧整流器モードが回復する。図１０（Ｆ）に示
されるように、直流出力電圧（ＶC1＋ＶC2）は、電力遮
断時刻ｔmSから電力回復（各極性の１つ）後第２の全半
サイクルまで、時刻ｔmfでの電力回復後充分な電力が利
用可能であるにもかかわらず低下する。出力電圧ｄＶDC
の低下は、図９の異極性での電力回復の場合の低下より
大きい。出力電圧ｄＶDCのこの低下は、重負荷が直流出
力電源に印加されるように調整すると著しくなる。この
電圧低下により、記憶されたデータの喪失やビデオ信号
の故障が生じて、コンピュータやビデオ装置の機能を損
傷する危険性がある。
【００２６】本発明は、このような従来の課題に鑑みて
なされたもので、トライアック点弧パルスを発生させる
とき、最小の電力消費量となる自動倍電圧／ブリッジ回
路を備えたＡＣ／ＤＣコンバータを提供することを目的
とする。また、この回路は、充分な電圧出力を得るため
の倍電圧を速やかに回復し、サイクル欠落中の出力の電
圧低下を最小にするために、サイクル欠落後の低電圧領
域交流電力の回復を速やかに行うことができる。
なされたもので、トライアック点弧パルスを発生させる
とき、最小の電力消費量となる自動倍電圧／ブリッジ回
路を備えたＡＣ／ＤＣコンバータを提供することを目的
とする。また、この回路は、充分な電圧出力を得るため
の倍電圧を速やかに回復し、サイクル欠落中の出力の電
圧低下を最小にするために、サイクル欠落後の低電圧領
域交流電力の回復を速やかに行うことができる。
【００２７】
【課題を解決するための手段】このため、請求項１の発
明にかかる多規格交流のＡＣ／ＤＣコンバータでは、所
定周波数領域内にあって、基準電圧の両側で変化する交
流入力電圧を、所定最小レベルの又はそれ以上のレベル
の直流出力電圧に変換する多規格交流のＡＣ／ＤＣコン
バータであって、第１の値領域内の交流入力電圧を整流
して前記直流出力電圧を発生するための第１モードで作
動し、前記第１モードを選択する制御信号を制御端子で
受信して切り換えを行う切換素子を有する電圧整流回路
と、前記交流入力電圧の基準電圧の交差を検出するとと
もに、基準電圧の各交差に応じて前記制御信号を発生す
るように設けられた基準電圧交差検出回路と、基準電圧
が交差する毎にリセットし、各リセット時からの所定遅
れの測定を開始するタイマであって、前記遅れが所定値
に到達した時に前記制御信号を発生するように作動可能
であり、前記遅れの所定値が所定周波数領域の最低域の
半周期より大きいタイマと、を含んで構成される。
明にかかる多規格交流のＡＣ／ＤＣコンバータでは、所
定周波数領域内にあって、基準電圧の両側で変化する交
流入力電圧を、所定最小レベルの又はそれ以上のレベル
の直流出力電圧に変換する多規格交流のＡＣ／ＤＣコン
バータであって、第１の値領域内の交流入力電圧を整流
して前記直流出力電圧を発生するための第１モードで作
動し、前記第１モードを選択する制御信号を制御端子で
受信して切り換えを行う切換素子を有する電圧整流回路
と、前記交流入力電圧の基準電圧の交差を検出するとと
もに、基準電圧の各交差に応じて前記制御信号を発生す
るように設けられた基準電圧交差検出回路と、基準電圧
が交差する毎にリセットし、各リセット時からの所定遅
れの測定を開始するタイマであって、前記遅れが所定値
に到達した時に前記制御信号を発生するように作動可能
であり、前記遅れの所定値が所定周波数領域の最低域の
半周期より大きいタイマと、を含んで構成される。
【００２８】請求項２の発明にかかる多規格交流のＡＣ
／ＤＣコンバータでは、前記制御信号が検出された基準
電圧の各交差後、所定時間で発生し、前記所定時間が前
記所定周波数領域の最低域の半周期よりかなり短い時間
であるようにした。請求項３の発明にかかる多規格交流
のＡＣ／ＤＣコンバータでは、前記作動の第１モードで
前記交流入力電圧を増大し整流するように構成された。
／ＤＣコンバータでは、前記制御信号が検出された基準
電圧の各交差後、所定時間で発生し、前記所定時間が前
記所定周波数領域の最低域の半周期よりかなり短い時間
であるようにした。請求項３の発明にかかる多規格交流
のＡＣ／ＤＣコンバータでは、前記作動の第１モードで
前記交流入力電圧を増大し整流するように構成された。
【００２９】請求項４の発明にかかる多規格交流のＡＣ
／ＤＣコンバータでは、前記交流入力電圧が前記第１の
値領域以上の第２の値領域である時に、前記電圧整流回
路が前記交流入力電圧を整流する第２モードで作動可能
であり、前記切換素子が作動の第１モードと第２モード
のどちらかを選択するように作動可能であるように構成
された。
／ＤＣコンバータでは、前記交流入力電圧が前記第１の
値領域以上の第２の値領域である時に、前記電圧整流回
路が前記交流入力電圧を整流する第２モードで作動可能
であり、前記切換素子が作動の第１モードと第２モード
のどちらかを選択するように作動可能であるように構成
された。
【００３０】請求項５の発明にかかる多規格交流のＡＣ
／ＤＣコンバータでは、前記交流入力電圧が第２の値領
域にあるかどうかを決定し、検出信号を発生する電圧レ
ベル検出回路を含むように構成された。請求項６の発明
にかかる多規格交流のＡＣ／ＤＣコンバータでは、前記
検出信号が、前記交流入力電圧が前記第２の値領域内に
あることを表示した時は、前記切換素子への前記制御信
号の供給を禁止する手段を含むように構成された。
／ＤＣコンバータでは、前記交流入力電圧が第２の値領
域にあるかどうかを決定し、検出信号を発生する電圧レ
ベル検出回路を含むように構成された。請求項６の発明
にかかる多規格交流のＡＣ／ＤＣコンバータでは、前記
検出信号が、前記交流入力電圧が前記第２の値領域内に
あることを表示した時は、前記切換素子への前記制御信
号の供給を禁止する手段を含むように構成された。
【００３１】請求項７の発明にかかる多規格交流のＡＣ
／ＤＣコンバータでは、前記切換素子がトライアックで
あり、前記制御信号が前記トライアックを反復して点弧
する複数のパルスを含んで構成されるようにした。請求
項８の発明にかかる多規格交流のＡＣ／ＤＣコンバータ
では、基準電圧の交差が検出されたとき、前記複数のパ
ルスが第１のパルス開始から所定の第１の期間に発生す
るように構成された。
／ＤＣコンバータでは、前記切換素子がトライアックで
あり、前記制御信号が前記トライアックを反復して点弧
する複数のパルスを含んで構成されるようにした。請求
項８の発明にかかる多規格交流のＡＣ／ＤＣコンバータ
では、基準電圧の交差が検出されたとき、前記複数のパ
ルスが第１のパルス開始から所定の第１の期間に発生す
るように構成された。
【００３２】請求項９の発明にかかる多規格交流のＡＣ
／ＤＣコンバータでは、前記測定された遅れが所定値に
到達した時に、前記複数のパルスが第２のパルス開始か
ら第２の期間発生するように構成された。請求項１０の
発明にかかる多規格交流のＡＣ／ＤＣコンバータでは、
前記基準電圧交差検出回路により、前記交流入力電圧の
基準電圧の交差が検出されたとき、前記複数のパルスが
終了するように構成された。
／ＤＣコンバータでは、前記測定された遅れが所定値に
到達した時に、前記複数のパルスが第２のパルス開始か
ら第２の期間発生するように構成された。請求項１０の
発明にかかる多規格交流のＡＣ／ＤＣコンバータでは、
前記基準電圧交差検出回路により、前記交流入力電圧の
基準電圧の交差が検出されたとき、前記複数のパルスが
終了するように構成された。
【００３３】請求項１１の発明にかかる多規格交流のＡ
Ｃ／ＤＣコンバータでは、前記電圧整流回路が、少なく
とも１つの平滑コンデンサを有するものである。請求項
１２の発明にかかる多規格交流のＡＣ／ＤＣコンバータ
では、少なくとも１つのデジタルタイマを含んで構成さ
れている。請求項１３の発明にかかる多規格交流のＡＣ
／ＤＣコンバータでは、前記検出された基準電圧の各交
差後の所定時間を測定する第１のデジタルタイマと、前
記第１のパルス開始からの前記第１の期間を測定する第
２のデジタルタイマと、前記遅れの所定値を測定する第
３のデジタルタイマと、前記第２のパルス開始からの前
記第２の期間を測定する第４のデジタルタイマと、を含
んで構成されている。
Ｃ／ＤＣコンバータでは、前記電圧整流回路が、少なく
とも１つの平滑コンデンサを有するものである。請求項
１２の発明にかかる多規格交流のＡＣ／ＤＣコンバータ
では、少なくとも１つのデジタルタイマを含んで構成さ
れている。請求項１３の発明にかかる多規格交流のＡＣ
／ＤＣコンバータでは、前記検出された基準電圧の各交
差後の所定時間を測定する第１のデジタルタイマと、前
記第１のパルス開始からの前記第１の期間を測定する第
２のデジタルタイマと、前記遅れの所定値を測定する第
３のデジタルタイマと、前記第２のパルス開始からの前
記第２の期間を測定する第４のデジタルタイマと、を含
んで構成されている。
【００３４】請求項１４の発明にかかる多規格交流のＡ
Ｃ／ＤＣコンバータでは、前記デジタルタイマが連続し
て接続され、各デジタルタイマは検出された基準電圧の
各交差時と、前のデジタルタイマにより測定された時間
終了時と、の両方でリセットされるように構成された。
請求項１５の発明にかかる多規格交流のＡＣ／ＤＣコン
バータでは、論理回路に接続して使用され、前記所定遅
れと前記第２のパルス開始からの第２の期間との両方を
測定する単一のデジタルタイマを含んで構成された。
Ｃ／ＤＣコンバータでは、前記デジタルタイマが連続し
て接続され、各デジタルタイマは検出された基準電圧の
各交差時と、前のデジタルタイマにより測定された時間
終了時と、の両方でリセットされるように構成された。
請求項１５の発明にかかる多規格交流のＡＣ／ＤＣコン
バータでは、論理回路に接続して使用され、前記所定遅
れと前記第２のパルス開始からの第２の期間との両方を
測定する単一のデジタルタイマを含んで構成された。
【００３５】請求項１６の発明にかかる多規格交流のＡ
Ｃ／ＤＣコンバータでは、前記単一のデジタルタイマ
が、基準電圧の各交差の検出時と前記論理回路の出力と
でリセットされ、前記論理回路の出力は前記所定遅れの
カウント終了時に状態を変化するとともに、前記第２の
パルス開始からの第２の期間の終了時に状態を変化する
ように構成された。
Ｃ／ＤＣコンバータでは、前記単一のデジタルタイマ
が、基準電圧の各交差の検出時と前記論理回路の出力と
でリセットされ、前記論理回路の出力は前記所定遅れの
カウント終了時に状態を変化するとともに、前記第２の
パルス開始からの第２の期間の終了時に状態を変化する
ように構成された。
【００３６】請求項１７の発明にかかる多規格交流のＡ
Ｃ／ＤＣコンバータでは、前記デジタルタイマが、所定
周期信号を受信するように接続されるデジタルカウンタ
を含んで構成されるようにした。請求項１８の発明にか
かる多規格交流のＡＣ／ＤＣコンバータでは、前記デジ
タルカウンタが多段カウンタであって、各段で反転出力
及び非反転出力を供給し、前記反転出力及び非反転出力
の端子が前記論理回路を介してラッチに接続されて、適
宜な期間が測定された時に前記ラッチの状態を変化させ
る信号を発生するように構成された。
Ｃ／ＤＣコンバータでは、前記デジタルタイマが、所定
周期信号を受信するように接続されるデジタルカウンタ
を含んで構成されるようにした。請求項１８の発明にか
かる多規格交流のＡＣ／ＤＣコンバータでは、前記デジ
タルカウンタが多段カウンタであって、各段で反転出力
及び非反転出力を供給し、前記反転出力及び非反転出力
の端子が前記論理回路を介してラッチに接続されて、適
宜な期間が測定された時に前記ラッチの状態を変化させ
る信号を発生するように構成された。
【００３７】請求項１９の発明にかかる多規格交流のＡ
Ｃ／ＤＣコンバータでは、前記ラッチの状態を変化させ
る前記信号が、前記カウンタに供給された前記周期信号
から取り出されるように構成された。請求項２０の発明
にかかる多規格交流のＡＣ／ＤＣコンバータでは、論理
ゲートを備え、該論理ゲートが前記周期信号と前記基準
電圧交差検出回路からの前記検出信号とを受信し、前記
周期信号に基づいて前記トライアックを反復して点弧す
るパルスを発生させるように構成された。
Ｃ／ＤＣコンバータでは、前記ラッチの状態を変化させ
る前記信号が、前記カウンタに供給された前記周期信号
から取り出されるように構成された。請求項２０の発明
にかかる多規格交流のＡＣ／ＤＣコンバータでは、論理
ゲートを備え、該論理ゲートが前記周期信号と前記基準
電圧交差検出回路からの前記検出信号とを受信し、前記
周期信号に基づいて前記トライアックを反復して点弧す
るパルスを発生させるように構成された。
【００３８】請求項２１の発明にかかる多規格交流のＡ
Ｃ／ＤＣコンバータでは、前記論理ゲートにより伝達さ
れた前記周期信号をトランジスタのゲートに供給し、該
トランジスタのソース端子とドレイン端子をそれぞれ電
源と前記トライアックのゲート端子に接続するように構
成された。
Ｃ／ＤＣコンバータでは、前記論理ゲートにより伝達さ
れた前記周期信号をトランジスタのゲートに供給し、該
トランジスタのソース端子とドレイン端子をそれぞれ電
源と前記トライアックのゲート端子に接続するように構
成された。
【００３９】
【作用】上記、請求項１の発明にかかる多規格交流のＡ
Ｃ／ＤＣコンバータの構成によれば、予測入力周波数の
全領域において、サイクル欠落時には基準電圧の交差が
なく、タイマはリセットされないので、サイクル欠落の
有無を検出することが可能となる。そして、サイクル欠
落の存在が検出され、第１の領域内にあるときは、第１
モードへの切換が行われないので第１モードでは作動し
ない。
Ｃ／ＤＣコンバータの構成によれば、予測入力周波数の
全領域において、サイクル欠落時には基準電圧の交差が
なく、タイマはリセットされないので、サイクル欠落の
有無を検出することが可能となる。そして、サイクル欠
落の存在が検出され、第１の領域内にあるときは、第１
モードへの切換が行われないので第１モードでは作動し
ない。
【００４０】請求項２の発明にかかる多規格交流のＡＣ
／ＤＣコンバータの構成によれば、確実にサイクル欠落
を検出することが可能となる。請求項３の発明にかかる
多規格交流のＡＣ／ＤＣコンバータの構成によれば、第
１モードで交流入力電圧を増大して整流するように作動
する。請求項４の発明にかかる多規格交流のＡＣ／ＤＣ
コンバータの構成によれば、交流入力電圧が第１の値領
域以上の第２の値領域であるときは、切換素子の選択に
より第２モードに切り換えられ、交流入力電圧は第２モ
ードで整流される。
／ＤＣコンバータの構成によれば、確実にサイクル欠落
を検出することが可能となる。請求項３の発明にかかる
多規格交流のＡＣ／ＤＣコンバータの構成によれば、第
１モードで交流入力電圧を増大して整流するように作動
する。請求項４の発明にかかる多規格交流のＡＣ／ＤＣ
コンバータの構成によれば、交流入力電圧が第１の値領
域以上の第２の値領域であるときは、切換素子の選択に
より第２モードに切り換えられ、交流入力電圧は第２モ
ードで整流される。
【００４１】請求項５の発明にかかる多規格交流のＡＣ
／ＤＣコンバータの構成によれば、交流入力電圧が第２
の値領域であるか否かは電圧レベル検出回路により検出
され、決定される。請求項６の発明にかかる多規格交流
のＡＣ／ＤＣコンバータの構成によれば、交流入力電圧
が第２の値領域内であるときは、制御信号の供給が禁止
され、第２モードで交流入力電圧の整流を行うことを防
止することが可能となり、また、サイクル欠落等により
交流入力電圧が第１の値領域内であるときは、第２モー
ドで作動し、出力直流電圧の低下を最小限に留めること
が可能となる。
／ＤＣコンバータの構成によれば、交流入力電圧が第２
の値領域であるか否かは電圧レベル検出回路により検出
され、決定される。請求項６の発明にかかる多規格交流
のＡＣ／ＤＣコンバータの構成によれば、交流入力電圧
が第２の値領域内であるときは、制御信号の供給が禁止
され、第２モードで交流入力電圧の整流を行うことを防
止することが可能となり、また、サイクル欠落等により
交流入力電圧が第１の値領域内であるときは、第２モー
ドで作動し、出力直流電圧の低下を最小限に留めること
が可能となる。
【００４２】請求項７の発明にかかる多規格交流のＡＣ
／ＤＣコンバータの構成によれば、点弧パルスでトライ
アックの反復して点弧されるので、予測入力周波数の全
領域におけるサイクル欠落の存在を検出して、遮断前の
交流入力電圧が低く設定された第１の値領域内にあると
きはトライアック導通を開始し、遮断前の交流入力電圧
が高く設定された値領域内にあるときはトライアック導
通を開始しないように作動し、自動的に倍電圧の切り換
えを行うことが可能となる。
／ＤＣコンバータの構成によれば、点弧パルスでトライ
アックの反復して点弧されるので、予測入力周波数の全
領域におけるサイクル欠落の存在を検出して、遮断前の
交流入力電圧が低く設定された第１の値領域内にあると
きはトライアック導通を開始し、遮断前の交流入力電圧
が高く設定された値領域内にあるときはトライアック導
通を開始しないように作動し、自動的に倍電圧の切り換
えを行うことが可能となる。
【００４３】請求項８の発明にかかる多規格交流のＡＣ
／ＤＣコンバータの構成によれば、第１のパルス開始か
ら複数のパルスを発生させれば、電圧整流回路を正常に
作動させることが可能となる。請求項９の発明にかかる
多規格交流のＡＣ／ＤＣコンバータの構成によれば、最
小の電力で作動させることが可能となる。
／ＤＣコンバータの構成によれば、第１のパルス開始か
ら複数のパルスを発生させれば、電圧整流回路を正常に
作動させることが可能となる。請求項９の発明にかかる
多規格交流のＡＣ／ＤＣコンバータの構成によれば、最
小の電力で作動させることが可能となる。
【００４４】請求項１０の発明にかかる多規格交流のＡ
Ｃ／ＤＣコンバータの構成によれば、基準電圧の交差が
検出されたときにパルスが終了し、タイマをリセットす
ることが可能となる。請求項１１の発明にかかる多規格
交流のＡＣ／ＤＣコンバータの構成によれば、電圧整流
回路に少なくとも１つの平滑コンデンサが含まれ、交流
入力電圧を整流することが可能となる。
Ｃ／ＤＣコンバータの構成によれば、基準電圧の交差が
検出されたときにパルスが終了し、タイマをリセットす
ることが可能となる。請求項１１の発明にかかる多規格
交流のＡＣ／ＤＣコンバータの構成によれば、電圧整流
回路に少なくとも１つの平滑コンデンサが含まれ、交流
入力電圧を整流することが可能となる。
【００４５】請求項１２の発明にかかる多規格交流のＡ
Ｃ／ＤＣコンバータの構成によれば、少なくとも１つの
デジタルタイマにより制御信号を発生させることが可能
となる。請求項１３の発明にかかる多規格交流のＡＣ／
ＤＣコンバータの構成によれば、第１のデジタルタイマ
により基準電圧の交差からの制御信号が発生する所定時
間が測定され、第２のデジタルタイマにより計測された
第１の期間で複数のパルスの第１のパルスを開始させる
ことが可能となり、第３，４のデジタルタイマにより第
２の期間中にパルスを発生させることが可能となる。
Ｃ／ＤＣコンバータの構成によれば、少なくとも１つの
デジタルタイマにより制御信号を発生させることが可能
となる。請求項１３の発明にかかる多規格交流のＡＣ／
ＤＣコンバータの構成によれば、第１のデジタルタイマ
により基準電圧の交差からの制御信号が発生する所定時
間が測定され、第２のデジタルタイマにより計測された
第１の期間で複数のパルスの第１のパルスを開始させる
ことが可能となり、第３，４のデジタルタイマにより第
２の期間中にパルスを発生させることが可能となる。
【００４６】請求項１４の発明にかかる多規格交流のＡ
Ｃ／ＤＣコンバータの構成によれば、前記第１〜第４の
デジタルが基準電圧の交差が検出される毎にリセットさ
れ、前記測定を行うことが可能となる。請求項１５の発
明にかかる多規格交流のＡＣ／ＤＣコンバータの構成に
よれば、論理回路を用い、単一のデジタルタイマで所定
遅れと第２の期間の両方を測定することが可能となり、
回路が簡略化される。
Ｃ／ＤＣコンバータの構成によれば、前記第１〜第４の
デジタルが基準電圧の交差が検出される毎にリセットさ
れ、前記測定を行うことが可能となる。請求項１５の発
明にかかる多規格交流のＡＣ／ＤＣコンバータの構成に
よれば、論理回路を用い、単一のデジタルタイマで所定
遅れと第２の期間の両方を測定することが可能となり、
回路が簡略化される。
【００４７】請求項１６の発明にかかる多規格交流のＡ
Ｃ／ＤＣコンバータの構成によれば、前記単一のデジタ
ルタイマを基準電圧の各交差検出時にリセットし、論理
回路の出力が遅れの終了時、第２の期間の終了時に状態
が変化するので、デジタルタイマで、その状態に変化に
基づいて両計測を行うことが可能となる。請求項１７の
発明にかかる多規格交流のＡＣ／ＤＣコンバータの構成
によれば、周期信号に基づいて前記遅れ、第１，２の期
間を正確に測定することが可能となる。
Ｃ／ＤＣコンバータの構成によれば、前記単一のデジタ
ルタイマを基準電圧の各交差検出時にリセットし、論理
回路の出力が遅れの終了時、第２の期間の終了時に状態
が変化するので、デジタルタイマで、その状態に変化に
基づいて両計測を行うことが可能となる。請求項１７の
発明にかかる多規格交流のＡＣ／ＤＣコンバータの構成
によれば、周期信号に基づいて前記遅れ、第１，２の期
間を正確に測定することが可能となる。
【００４８】請求項１８の発明にかかる多規格交流のＡ
Ｃ／ＤＣコンバータの構成によれば、多段カウンタとラ
ッチを用いることにより、ラッチの状態の変化を検出す
ることが可能となり、前記周期信号に基づいて前記遅
れ、第１，２の期間を正確に測定することが可能とな
る。請求項１９の発明にかかる多規格交流のＡＣ／ＤＣ
コンバータの構成によれば、ラッチの状態を変化させる
信号が前記周期信号から取り出すことが可能となる。
Ｃ／ＤＣコンバータの構成によれば、多段カウンタとラ
ッチを用いることにより、ラッチの状態の変化を検出す
ることが可能となり、前記周期信号に基づいて前記遅
れ、第１，２の期間を正確に測定することが可能とな
る。請求項１９の発明にかかる多規格交流のＡＣ／ＤＣ
コンバータの構成によれば、ラッチの状態を変化させる
信号が前記周期信号から取り出すことが可能となる。
【００４９】請求項２０の発明にかかる多規格交流のＡ
Ｃ／ＤＣコンバータの構成によれば、論理ゲートにより
トライアックの点弧パルスを発生させることが可能とな
る。請求項２１の発明にかかる多規格交流のＡＣ／ＤＣ
コンバータの構成によれば、トランジスタでトライアッ
クを制御することが可能となる。
Ｃ／ＤＣコンバータの構成によれば、論理ゲートにより
トライアックの点弧パルスを発生させることが可能とな
る。請求項２１の発明にかかる多規格交流のＡＣ／ＤＣ
コンバータの構成によれば、トランジスタでトライアッ
クを制御することが可能となる。
【００５０】
【実施例】以下、本発明の実施例を図１〜図５を参照し
て詳細に説明する。尚、図６〜図１０と同一要素のもの
については同一符号を付して説明は省略する。図５
（Ａ）〜（Ｆ）は、図１０（Ａ）〜（Ｆ）と同じよう
に、遮断時の極性と同じ極性で回復するサイクルの欠落
中、或いは、欠落後に倍電圧モードで作動する本発明の
回路動作を示す刻時図である。尚、図１０（Ａ）〜
（Ｆ）と同一の機能のものには、同一符号を付して説明
を省略する。
て詳細に説明する。尚、図６〜図１０と同一要素のもの
については同一符号を付して説明は省略する。図５
（Ａ）〜（Ｆ）は、図１０（Ａ）〜（Ｆ）と同じよう
に、遮断時の極性と同じ極性で回復するサイクルの欠落
中、或いは、欠落後に倍電圧モードで作動する本発明の
回路動作を示す刻時図である。尚、図１０（Ａ）〜
（Ｆ）と同一の機能のものには、同一符号を付して説明
を省略する。
【００５１】本発明の回路は、零クロスの欠落を検知し
てサイクル欠落を検出する。タイマが、各交流電圧の零
クロス時刻 tCOから一定期間 dzcが経過するまでをカウ
ントし、この期間は零クロスすることが予想される最低
周波数の交流電圧入力の半周期より大きい。正常作動の
下では、タイマは、期間 dzcが終了に至るまでの間に各
零クロスでリセットされる。
てサイクル欠落を検出する。タイマが、各交流電圧の零
クロス時刻 tCOから一定期間 dzcが経過するまでをカウ
ントし、この期間は零クロスすることが予想される最低
周波数の交流電圧入力の半周期より大きい。正常作動の
下では、タイマは、期間 dzcが終了に至るまでの間に各
零クロスでリセットされる。
【００５２】図５（Ａ）の時刻ｔmsと時刻ｔmfとの期間
で、サイクル欠落が生じた時、零クロス時間 tCOから時
間をカウントするタイマは、その期間 dzcの終了前には
リセットされない。この期間が終了すると、期間ｔroで
反復するトライアックの点弧パルスが発生する（図５
（Ｂ））。期間 dzcは、時刻ｔroが、最大周波数の入力
の電圧がピークに到達する時間と略同じになるように固
定されている。図５（Ｂ）に示すように、電圧ＶGTのト
ライアック点弧パルスが継続して発生することにより、
時刻ｔmfで商用交流電圧が回復すると、図５（Ｄ）に示
すように、電流Ｉ T が増大してトライアック導通がすぐ
に始まり、交流入力電圧ＶLNからの有効な全体入力電圧
がコンデンサＣ1 （図５（Ｃ））に確実に印加される。
図５に示されるように、正常な正の半サイクルに関して
は、コンデンサＣ1 は時刻ｔx2で充分に充電される。
で、サイクル欠落が生じた時、零クロス時間 tCOから時
間をカウントするタイマは、その期間 dzcの終了前には
リセットされない。この期間が終了すると、期間ｔroで
反復するトライアックの点弧パルスが発生する（図５
（Ｂ））。期間 dzcは、時刻ｔroが、最大周波数の入力
の電圧がピークに到達する時間と略同じになるように固
定されている。図５（Ｂ）に示すように、電圧ＶGTのト
ライアック点弧パルスが継続して発生することにより、
時刻ｔmfで商用交流電圧が回復すると、図５（Ｄ）に示
すように、電流Ｉ T が増大してトライアック導通がすぐ
に始まり、交流入力電圧ＶLNからの有効な全体入力電圧
がコンデンサＣ1 （図５（Ｃ））に確実に印加される。
図５に示されるように、正常な正の半サイクルに関して
は、コンデンサＣ1 は時刻ｔx2で充分に充電される。
【００５３】継続したトライアックの点弧パルスは、次
の有効な零クロス時刻ｔC3で停止し、交流電力が復帰し
たことを示す。正常動作に復帰すると、電圧ＶGTのトラ
イアックの点弧パルスが発生する（図５（Ｂ））。商用
交流電圧の遮断が、１サイクルより長く続く場合、継続
したトライアックの点弧パルスは、商用交流電圧の最低
周波数の１周期と少なくとも同じ時間だけ継続してから
停止するように、別のタイマが設けられている。
の有効な零クロス時刻ｔC3で停止し、交流電力が復帰し
たことを示す。正常動作に復帰すると、電圧ＶGTのトラ
イアックの点弧パルスが発生する（図５（Ｂ））。商用
交流電圧の遮断が、１サイクルより長く続く場合、継続
したトライアックの点弧パルスは、商用交流電圧の最低
周波数の１周期と少なくとも同じ時間だけ継続してから
停止するように、別のタイマが設けられている。
【００５４】本発明の回路により、交流入力電力が有効
になるとすぐに、時刻ｔmfで倍電圧化が再開され、直流
出力の電圧ｄＶDCの低下を最小限にすることができる。
交流電力の復帰後、最初の正常な半サイクル中に時刻
ｔ' R で充分な直流出力が復帰する。図１は、本発明の
実施例による回路を示す。この回路は、図７の集積制御
回路７の部分を形成し、前述のように集積制御回路７内
で発生する信号Ｔ１，Ｃｋと信号ＲＩとが使用されてい
る。４つのデジタルカウンタ３１，３３，３５，３７に
は集積回路内で発生するクロック信号Ｃｋが供給され
る。これらのカウンタは、夫々、リセット端子４１，４
３，４５，５７を有しており、これらのリセット端子
は、集積回路内で発生した零クロス毎に短いＨＩＧＨパ
ルスの信号Ｔ１を受信するように一端で接続されてい
る。
になるとすぐに、時刻ｔmfで倍電圧化が再開され、直流
出力の電圧ｄＶDCの低下を最小限にすることができる。
交流電力の復帰後、最初の正常な半サイクル中に時刻
ｔ' R で充分な直流出力が復帰する。図１は、本発明の
実施例による回路を示す。この回路は、図７の集積制御
回路７の部分を形成し、前述のように集積制御回路７内
で発生する信号Ｔ１，Ｃｋと信号ＲＩとが使用されてい
る。４つのデジタルカウンタ３１，３３，３５，３７に
は集積回路内で発生するクロック信号Ｃｋが供給され
る。これらのカウンタは、夫々、リセット端子４１，４
３，４５，５７を有しており、これらのリセット端子
は、集積回路内で発生した零クロス毎に短いＨＩＧＨパ
ルスの信号Ｔ１を受信するように一端で接続されてい
る。
【００５５】カウンタ３１，３５は、リセット時、ＬＯ
Ｗの出力信号を供給し、そのカウント周期終了時にＨＩ
ＧＨに変える。カウンタ３３，３７は、これとは逆の出
力信号を供給する。カウンタ３３は、第２の正のエッジ
トリガのリセット入力端子５３を有し、カウンタ３１の
出力信号の立ち上がりエッジでリセットされる。カウン
タ３５は、第２の負のエッジトリガのリセット入力端子
５５を有し、カウンタ３３の出力信号の立ち下がりエッ
ジでリセットされる。またカウンタ３７は、第２の正の
エッジトリガでリセットされるリセット入力端子５７を
有し、カウンタ３５の出力端子の信号の立ち上がりエッ
ジでリセットされる。カウンタ３１，３３の出力端子
は、夫々、ＡＮＤゲート６１の入力端子に接続され、カ
ウンタ３５，３７の出力端子は、夫々、ＡＮＤゲート６
３の入力端子に接続される。各ＡＮＤゲート６１，６３
の出力端子は、ＯＲゲート６５の入力端子に接続され
る。ＯＲゲート６５の出力端子は、３入力ＡＮＤゲート
６７の１つの入力端子に接続される。ゲート６７の第２
の入力端子には、クロック信号Ｃｋが入力され、第３の
入力端子には、アクティブｈｉｇｈ信号ＲＩが入力され
るが、この信号ＲＩの入力により、交流電源電圧が所定
低電圧側領域内であることを集積回路に知らしめてい
る。ゲート６７の出力端子はトランジスタ６９のゲート
に接続される。トランジスタ６９のソース端子は電圧−
９Ｖの電源に接続され、またドレイン端子はトライアッ
クＴの制御ゲート端子に接続される。
Ｗの出力信号を供給し、そのカウント周期終了時にＨＩ
ＧＨに変える。カウンタ３３，３７は、これとは逆の出
力信号を供給する。カウンタ３３は、第２の正のエッジ
トリガのリセット入力端子５３を有し、カウンタ３１の
出力信号の立ち上がりエッジでリセットされる。カウン
タ３５は、第２の負のエッジトリガのリセット入力端子
５５を有し、カウンタ３３の出力信号の立ち下がりエッ
ジでリセットされる。またカウンタ３７は、第２の正の
エッジトリガでリセットされるリセット入力端子５７を
有し、カウンタ３５の出力端子の信号の立ち上がりエッ
ジでリセットされる。カウンタ３１，３３の出力端子
は、夫々、ＡＮＤゲート６１の入力端子に接続され、カ
ウンタ３５，３７の出力端子は、夫々、ＡＮＤゲート６
３の入力端子に接続される。各ＡＮＤゲート６１，６３
の出力端子は、ＯＲゲート６５の入力端子に接続され
る。ＯＲゲート６５の出力端子は、３入力ＡＮＤゲート
６７の１つの入力端子に接続される。ゲート６７の第２
の入力端子には、クロック信号Ｃｋが入力され、第３の
入力端子には、アクティブｈｉｇｈ信号ＲＩが入力され
るが、この信号ＲＩの入力により、交流電源電圧が所定
低電圧側領域内であることを集積回路に知らしめてい
る。ゲート６７の出力端子はトランジスタ６９のゲート
に接続される。トランジスタ６９のソース端子は電圧−
９Ｖの電源に接続され、またドレイン端子はトライアッ
クＴの制御ゲート端子に接続される。
【００５６】カウンタ３１，３３，３５，３７は連続し
て使用される。全てのカウンタは、有効な零クロス検出
信号Ｔ１によりリセットされ、カウンタ３１，３５の出
力信号はｌｏｗとなり、カウンタ３３，３７の出力信号
はｈｉｇｈとなる。図５（Ａ）〜（Ｆ）及び図１によれ
ば、各々、時刻ｔd0，ｔd3でトライアックの点弧パルス
が開始するまで、第１のカウンタ３１は零クロス点
ｔCO，ｔC3からの遅延時間ｄｔをカウントする。遅延時
間ｄｔが経過すると、第１のカウンタ３１の出力はｈｉ
ｇｈとなり、ＯＲゲート６５の出力がｈｉｇｈとなる。
回路が倍電圧モードであるとすると、信号ＲＩはｈｉｇ
ｈとなり、ＡＮＤゲート６７によってクロック信号Ｃｋ
が、トライアックＴを−９Ｖ電源電圧に接続するトラン
ジスタ６９の制御電極に伝達され、トライアック点弧パ
ルスが繰り返し発生する。この点弧パルスは、第２のカ
ウンタ３３により決定される時間ｄｐの間、続けて発生
する。そのカウント時間の終了時にカウンタ３３の出力
がｌｏｗとなり、ゲート６１，６５のｈｉｇｈの出力信
号を無効とし、クロック信号Ｃｋがゲート６７を介して
伝達されないようになり、かつ、カウンタ３５もリセッ
トされる。
て使用される。全てのカウンタは、有効な零クロス検出
信号Ｔ１によりリセットされ、カウンタ３１，３５の出
力信号はｌｏｗとなり、カウンタ３３，３７の出力信号
はｈｉｇｈとなる。図５（Ａ）〜（Ｆ）及び図１によれ
ば、各々、時刻ｔd0，ｔd3でトライアックの点弧パルス
が開始するまで、第１のカウンタ３１は零クロス点
ｔCO，ｔC3からの遅延時間ｄｔをカウントする。遅延時
間ｄｔが経過すると、第１のカウンタ３１の出力はｈｉ
ｇｈとなり、ＯＲゲート６５の出力がｈｉｇｈとなる。
回路が倍電圧モードであるとすると、信号ＲＩはｈｉｇ
ｈとなり、ＡＮＤゲート６７によってクロック信号Ｃｋ
が、トライアックＴを−９Ｖ電源電圧に接続するトラン
ジスタ６９の制御電極に伝達され、トライアック点弧パ
ルスが繰り返し発生する。この点弧パルスは、第２のカ
ウンタ３３により決定される時間ｄｐの間、続けて発生
する。そのカウント時間の終了時にカウンタ３３の出力
がｌｏｗとなり、ゲート６１，６５のｈｉｇｈの出力信
号を無効とし、クロック信号Ｃｋがゲート６７を介して
伝達されないようになり、かつ、カウンタ３５もリセッ
トされる。
【００５７】カウンタ３５は、先の２つのカウンタによ
りカウントされる遅延時間ｄt と時間ｄp とを加算した
遅延時間ｄZCに等しい全時間を経時するようにタイミン
グ期間をカウントする。低電圧側領域Ｒge2 の交流入力
電圧の正常動作時では、第３のカウンタ３５は、半サイ
クル毎に生じる各零クロス点ｔCO，ｔC3でリセットされ
るので、カウント期間終了には到達しない。サイクル欠
落が起こると、交流入力零クロスは期間ｄZC内では発生
せず、第３のカウンタ３５はリセットされずにその期間
終了までカウントする。そして、この第３のカウンタ３
５の出力がｈｉｇｈとなって、カウンタ３７をリセット
し、ゲート６３，６５を介してゲート６７にｈｉｇｈの
出力を発生させ、クロックパルスを伝達してトライアッ
クの点弧パルスを発生させる。次の有効な零クロスを検
出したときカウンタがリセットされ、正常な交流電源の
続行を表すか、又は、第４のカウンタ３７が一定時間カ
ウントするまでこれらのパルスは発生しつづける。この
一定時間は、交流電源の最低予測周波数の少なくとも１
周期であり、その終了時にカウンタ３７の出力がｌｏｗ
となり、ゲート６７をオフにすることによりトライアッ
クパルスの発生が停止する。これは、サイクル欠落が１
周期より長く続いた場合に、制御回路の消費電力によっ
て電源平滑コンデンサ（図７の１１）が回路に必要な最
小電圧以下まで放電してしまうため、制御回路において
連続したトライアックパルスを発生させないようする必
要があるからである。
りカウントされる遅延時間ｄt と時間ｄp とを加算した
遅延時間ｄZCに等しい全時間を経時するようにタイミン
グ期間をカウントする。低電圧側領域Ｒge2 の交流入力
電圧の正常動作時では、第３のカウンタ３５は、半サイ
クル毎に生じる各零クロス点ｔCO，ｔC3でリセットされ
るので、カウント期間終了には到達しない。サイクル欠
落が起こると、交流入力零クロスは期間ｄZC内では発生
せず、第３のカウンタ３５はリセットされずにその期間
終了までカウントする。そして、この第３のカウンタ３
５の出力がｈｉｇｈとなって、カウンタ３７をリセット
し、ゲート６３，６５を介してゲート６７にｈｉｇｈの
出力を発生させ、クロックパルスを伝達してトライアッ
クの点弧パルスを発生させる。次の有効な零クロスを検
出したときカウンタがリセットされ、正常な交流電源の
続行を表すか、又は、第４のカウンタ３７が一定時間カ
ウントするまでこれらのパルスは発生しつづける。この
一定時間は、交流電源の最低予測周波数の少なくとも１
周期であり、その終了時にカウンタ３７の出力がｌｏｗ
となり、ゲート６７をオフにすることによりトライアッ
クパルスの発生が停止する。これは、サイクル欠落が１
周期より長く続いた場合に、制御回路の消費電力によっ
て電源平滑コンデンサ（図７の１１）が回路に必要な最
小電圧以下まで放電してしまうため、制御回路において
連続したトライアックパルスを発生させないようする必
要があるからである。
【００５８】交流が低領域であることを表す信号ＲＩを
ゲート６７に入力することにより、トライアックの点弧
パルスを確実に発生させて電力の喪失の直前に交流電源
電圧が定められた低電圧領域内に入るように準備するこ
とを保証する。継続的なトライアックパルスの発生期間
中に、定められた低電圧領域の上限を超える電源電圧が
検出された場合には、ゲート６７のｌｏｗの信号ＲＩに
よりトライアックパルスが直ちに停止して、高電圧領域
における倍電圧化が防止される。
ゲート６７に入力することにより、トライアックの点弧
パルスを確実に発生させて電力の喪失の直前に交流電源
電圧が定められた低電圧領域内に入るように準備するこ
とを保証する。継続的なトライアックパルスの発生期間
中に、定められた低電圧領域の上限を超える電源電圧が
検出された場合には、ゲート６７のｌｏｗの信号ＲＩに
よりトライアックパルスが直ちに停止して、高電圧領域
における倍電圧化が防止される。
【００５９】本実施例では、正規の点弧パルスの遅れ時
間ｄt と、点弧パルス発生の正規の期間ｄp と、サイク
ル欠落検出時間ｄzc及びサイクル欠落検出に続く点弧パ
ルスの発生時刻と、を計時するように個別のタイマが組
み込まれている。しかしながら、実際には、上記カウン
タ３１，３３，３５，３７のうち２つ又はそれ以上の機
能が単一のカウンタから引き出されているので、各カウ
ンタがそのサイクル終了時にリセットするというよりも
むしろ、各期間が経過した時に単一のカウンタが知らせ
るようにしている。そして、単一カウンタは零クロス検
出信号Ｔ１によってリセットされる。
間ｄt と、点弧パルス発生の正規の期間ｄp と、サイク
ル欠落検出時間ｄzc及びサイクル欠落検出に続く点弧パ
ルスの発生時刻と、を計時するように個別のタイマが組
み込まれている。しかしながら、実際には、上記カウン
タ３１，３３，３５，３７のうち２つ又はそれ以上の機
能が単一のカウンタから引き出されているので、各カウ
ンタがそのサイクル終了時にリセットするというよりも
むしろ、各期間が経過した時に単一のカウンタが知らせ
るようにしている。そして、単一カウンタは零クロス検
出信号Ｔ１によってリセットされる。
【００６０】この原理を利用して、他の２つの実施例を
説明する。本件出願人の商品ＡＶＳ−３として販売され
ている制御回路とともに使用されるのに適した本発明の
別の実施例において、正常なトライアックの点弧パルス
が、各零クロス点後に１．６１ｍｓから５．５２ｍｓま
でのタイムウインドウ内に発生する。１７のパルスが、
デューティサイクル１０％、周波数４．４ｋＨｚ、周期
２３０μｓのクロック信号Ｃｋから生成される。高電圧
領域Ｒge１は１７６〜２６４Ｖrms までであり、低電圧
領域Ｒge２は８８〜１３２Ｖrms であって、交流入力周
波数の予測範囲は４７〜６３Ｈｚである。この例につい
て以下に記載する。
説明する。本件出願人の商品ＡＶＳ−３として販売され
ている制御回路とともに使用されるのに適した本発明の
別の実施例において、正常なトライアックの点弧パルス
が、各零クロス点後に１．６１ｍｓから５．５２ｍｓま
でのタイムウインドウ内に発生する。１７のパルスが、
デューティサイクル１０％、周波数４．４ｋＨｚ、周期
２３０μｓのクロック信号Ｃｋから生成される。高電圧
領域Ｒge１は１７６〜２６４Ｖrms までであり、低電圧
領域Ｒge２は８８〜１３２Ｖrms であって、交流入力周
波数の予測範囲は４７〜６３Ｈｚである。この例につい
て以下に記載する。
【００６１】図２は、正規の点弧パルスの遅延時間ｄt
と点弧パルスが発生している時間ｄ p とは無関係に、サ
イクル欠落により発生する点弧パルスの計時を行う回路
を示す。クロック信号ＣｋがＯＲゲートＧ１を介してＤ
型フリップフロップＦ０に送られる。このＤ型フリップ
フロップＦ０の入力端子Ｄは反転出力端子ＱＮに接続さ
れている。同様のフリップフロップＦ１〜Ｆ７はフリッ
プフロップＦ０の出力端子にカスケード接続されてい
る。全てのフリップフロップＦ０〜Ｆ７はリセット端子
ＲＮを有し、これらのリセット端子ＲＮは一端で接続さ
れ、ＮＡＮＤゲートＧ２，インバータＧ３からの信号を
受信するように接続されている。ＮＡＮＤゲートＧ２は
第２のリセット入力端子として使用される第２入力端子
を有し、この入力端子は集積回路内の他の回路から正常
なトライアックの点弧期間ｄp の終了を表示するアクテ
ィブｌｏｗのパルスを受信する。ＮＯＲゲートＧ４は、
フリップフロップＦ５とフリップフロップＦ７の反転出
力信号を受信する。フリップフロップＦ８の入力端子
は、ＮＡＮＤゲートＧ５の出力端子と接続され、ＮＡＮ
ＤゲートＧ５の入力端子はフリップフロップＦ８とフリ
ップフロップＦ５の反転出力端子と接続されている。フ
リップフロップＦ８のリセット端子は、ＮＯＲゲートＧ
６の出力端子に接続され、ＮＯＲゲートＧ６の入力端子
はＮＯＲゲートＧ４の出力端子とインバータＧ７の出力
端子とに接続され、インバータＧ３からインバータＧ７
への入力がリセット信号となる。フリップフロップＦ８
の反転出力は、インバータＧ８により反転する。零クロ
ス信号Ｔ１は、インバータＧ９に印加され、インバータ
Ｇ９の出力端子は、ＮＡＮＤゲートＧ２の第１入力端子
に接続されている。
と点弧パルスが発生している時間ｄ p とは無関係に、サ
イクル欠落により発生する点弧パルスの計時を行う回路
を示す。クロック信号ＣｋがＯＲゲートＧ１を介してＤ
型フリップフロップＦ０に送られる。このＤ型フリップ
フロップＦ０の入力端子Ｄは反転出力端子ＱＮに接続さ
れている。同様のフリップフロップＦ１〜Ｆ７はフリッ
プフロップＦ０の出力端子にカスケード接続されてい
る。全てのフリップフロップＦ０〜Ｆ７はリセット端子
ＲＮを有し、これらのリセット端子ＲＮは一端で接続さ
れ、ＮＡＮＤゲートＧ２，インバータＧ３からの信号を
受信するように接続されている。ＮＡＮＤゲートＧ２は
第２のリセット入力端子として使用される第２入力端子
を有し、この入力端子は集積回路内の他の回路から正常
なトライアックの点弧期間ｄp の終了を表示するアクテ
ィブｌｏｗのパルスを受信する。ＮＯＲゲートＧ４は、
フリップフロップＦ５とフリップフロップＦ７の反転出
力信号を受信する。フリップフロップＦ８の入力端子
は、ＮＡＮＤゲートＧ５の出力端子と接続され、ＮＡＮ
ＤゲートＧ５の入力端子はフリップフロップＦ８とフリ
ップフロップＦ５の反転出力端子と接続されている。フ
リップフロップＦ８のリセット端子は、ＮＯＲゲートＧ
６の出力端子に接続され、ＮＯＲゲートＧ６の入力端子
はＮＯＲゲートＧ４の出力端子とインバータＧ７の出力
端子とに接続され、インバータＧ３からインバータＧ７
への入力がリセット信号となる。フリップフロップＦ８
の反転出力は、インバータＧ８により反転する。零クロ
ス信号Ｔ１は、インバータＧ９に印加され、インバータ
Ｇ９の出力端子は、ＮＡＮＤゲートＧ２の第１入力端子
に接続されている。
【００６２】インバータＧ３からの信号は、通常、ｈｉ
ｇｈであるが、商用交流電圧に零クロスが発生してｈｉ
ｇｈのパルス信号Ｔ１が発生し、インバータＧ９からＮ
ＡＮＤゲートＧ２の第１入力端子にｌｏｗのパルスが供
給されたとき、又は、通常の連続した点弧パルスがなく
なった時点でｌｏｗのリセットパルスがＮＡＮＤゲート
Ｇ２の第２端子に入力されたときに、インバータＧ３か
らの信号が立ち下がり、インバータＧ３に接続されたフ
リップフロップＦ０〜Ｆ７がリセットされる。全てのフ
リップフロップがリセットされると、これらの反転出力
端子ＱＮの信号は全て１となる。クロック信号Ｃｋは、
フリップフロップＦ０の入力端子Ｄに供給される。この
フリップフロップＦ０は２分割カウンタとして接続さ
れ、その出力信号は５０％デューティサイクルの周期波
形となり、周波数は入力クロック信号Ｃｋの周波数の２
分の１となる。同様に、フリップフロップＦ１の出力信
号はクロック周波数の４分の１の周波数となり、そして
フリップフロップＦ７の出力はクロック信号Ｃｋの２５
６サイクルを１サイクルとしてカウントする。
ｇｈであるが、商用交流電圧に零クロスが発生してｈｉ
ｇｈのパルス信号Ｔ１が発生し、インバータＧ９からＮ
ＡＮＤゲートＧ２の第１入力端子にｌｏｗのパルスが供
給されたとき、又は、通常の連続した点弧パルスがなく
なった時点でｌｏｗのリセットパルスがＮＡＮＤゲート
Ｇ２の第２端子に入力されたときに、インバータＧ３か
らの信号が立ち下がり、インバータＧ３に接続されたフ
リップフロップＦ０〜Ｆ７がリセットされる。全てのフ
リップフロップがリセットされると、これらの反転出力
端子ＱＮの信号は全て１となる。クロック信号Ｃｋは、
フリップフロップＦ０の入力端子Ｄに供給される。この
フリップフロップＦ０は２分割カウンタとして接続さ
れ、その出力信号は５０％デューティサイクルの周期波
形となり、周波数は入力クロック信号Ｃｋの周波数の２
分の１となる。同様に、フリップフロップＦ１の出力信
号はクロック周波数の４分の１の周波数となり、そして
フリップフロップＦ７の出力はクロック信号Ｃｋの２５
６サイクルを１サイクルとしてカウントする。
【００６３】フリップフロップＦ８は、ラッチとして接
続されている。アクティブＬｏｗのリセット信号が、零
クロスとなったとき又は期間ｄp の正規の点弧パルスが
終了した時点でインバータＧ３に供給された時、インバ
ータＧ７とＮＯＲゲートＧ６がこの信号をフリップフロ
ップＦ８に伝える。リセットパルスの後にインバータＧ
３の出力が再びｈｉｇｈになると、ＮＯＲゲートＧ４の
出力がｌｏｗとなり、フリップフロップＦ８へのアクテ
ィブｌｏｗのリセットパルスが終了する。そのため、そ
の反転出力が、フリップフロップＦ５の反転出力と同様
にｈｉｇｈとなる。このため、ＮＡＮＤゲートＧ５の出
力とフリップフロップＦ８への入力が０となって、フリ
ップフロップＦ８が安定状態を保つことになる。これに
より、サイクル欠落検出期間（ｄzc−（ｄt ＋ｄp ））
が開始する。
続されている。アクティブＬｏｗのリセット信号が、零
クロスとなったとき又は期間ｄp の正規の点弧パルスが
終了した時点でインバータＧ３に供給された時、インバ
ータＧ７とＮＯＲゲートＧ６がこの信号をフリップフロ
ップＦ８に伝える。リセットパルスの後にインバータＧ
３の出力が再びｈｉｇｈになると、ＮＯＲゲートＧ４の
出力がｌｏｗとなり、フリップフロップＦ８へのアクテ
ィブｌｏｗのリセットパルスが終了する。そのため、そ
の反転出力が、フリップフロップＦ５の反転出力と同様
にｈｉｇｈとなる。このため、ＮＡＮＤゲートＧ５の出
力とフリップフロップＦ８への入力が０となって、フリ
ップフロップＦ８が安定状態を保つことになる。これに
より、サイクル欠落検出期間（ｄzc−（ｄt ＋ｄp ））
が開始する。
【００６４】クロック信号Ｃｋの３２サイクル後、２３
０μｓクロックであれば７．３ｍｓ経過後、フリップフ
ロップＦ５の反転出力がｌｏｗとなって、ＮＡＮＤゲー
トＧ５の出力がｈｉｇｈとなるとともに、フリップフロ
ップＦ８の反転出力を次のクロックパルスで０の状態に
変わる。その変化後に、ＮＡＮＤゲートＧ５が１に保持
される。ここで、ラッチＦ８が第２の安定状態になると
ともに、０の反転出力を保持して、ゲートＧ８の出力側
に１を供給する。これにより、前回の零クロスの後に全
１２．８ｍｓのサイクル欠落検出期間ｄzcが終了する。
０μｓクロックであれば７．３ｍｓ経過後、フリップフ
ロップＦ５の反転出力がｌｏｗとなって、ＮＡＮＤゲー
トＧ５の出力がｈｉｇｈとなるとともに、フリップフロ
ップＦ８の反転出力を次のクロックパルスで０の状態に
変わる。その変化後に、ＮＡＮＤゲートＧ５が１に保持
される。ここで、ラッチＦ８が第２の安定状態になると
ともに、０の反転出力を保持して、ゲートＧ８の出力側
に１を供給する。これにより、前回の零クロスの後に全
１２．８ｍｓのサイクル欠落検出期間ｄzcが終了する。
【００６５】ＮＯＲゲートＧ４において、クロックサイ
クルの入力が１６０回となり、いずれの入力もゼロとな
った後に、ＮＯＲゲートＧ４の出力はｈｉｇｈとなり、
フリップフロップＦ７の出力はクロックＣｋの１２８サ
イクル後に零となり、次いで、フリップフロップＦ５の
出力は更に３２サイクル後にｌｏｗとなる。ＮＯＲゲー
トＧ４の出力がｈｉｇｈとなることにより、ＮＯＲゲー
トＧ６の出力はｌｏｗとなり、ラッチＦ８はリセットさ
れて、その反転出力を１に戻し、そしてインバータＧ８
の出力は０になる。これは、前回の正規の点弧パルス発
生期間ｄp の終了とサイクル欠落検出後に続いて発生す
る点弧パルスの終了の後の３６．８ｍｓに相当する。Ｎ
ＯＲゲートＧ４の出力がｈｉｇｈになると、ＯＲゲート
Ｇ１がｈｉｇｈ状態になって、次のどんなクロックパル
ス伝達も防止する。このため、フリップフロップＦ０〜
Ｆ７を含んで構成されるカウンタのカウントが停止す
る。カウンタは１０１０００００値を保持し、ＯＲゲー
トＧ１の出力は、カウンタが次の商用電圧零クロス点に
よりリセットされるまでｈｉｇｈに保持される。
クルの入力が１６０回となり、いずれの入力もゼロとな
った後に、ＮＯＲゲートＧ４の出力はｈｉｇｈとなり、
フリップフロップＦ７の出力はクロックＣｋの１２８サ
イクル後に零となり、次いで、フリップフロップＦ５の
出力は更に３２サイクル後にｌｏｗとなる。ＮＯＲゲー
トＧ４の出力がｈｉｇｈとなることにより、ＮＯＲゲー
トＧ６の出力はｌｏｗとなり、ラッチＦ８はリセットさ
れて、その反転出力を１に戻し、そしてインバータＧ８
の出力は０になる。これは、前回の正規の点弧パルス発
生期間ｄp の終了とサイクル欠落検出後に続いて発生す
る点弧パルスの終了の後の３６．８ｍｓに相当する。Ｎ
ＯＲゲートＧ４の出力がｈｉｇｈになると、ＯＲゲート
Ｇ１がｈｉｇｈ状態になって、次のどんなクロックパル
ス伝達も防止する。このため、フリップフロップＦ０〜
Ｆ７を含んで構成されるカウンタのカウントが停止す
る。カウンタは１０１０００００値を保持し、ＯＲゲー
トＧ１の出力は、カウンタが次の商用電圧零クロス点に
よりリセットされるまでｈｉｇｈに保持される。
【００６６】インバータであるゲートＧ８の出力端子
は、図１に示すような、信号ＣｋとＲＩを受信するゲー
ト６７，トランジスタ６９，トライアックＴ，−９Ｖ電
源等のからなる回路に接続されている。ゲートＧ８の出
力端子を、ゲート６７の第１入力端子に接続されている
ゲート６５の出力端子に代えて、ｈｉｇｈ状態のときに
継続したトライアックゲートの点弧パルスを発生させる
ことができる。
は、図１に示すような、信号ＣｋとＲＩを受信するゲー
ト６７，トランジスタ６９，トライアックＴ，−９Ｖ電
源等のからなる回路に接続されている。ゲートＧ８の出
力端子を、ゲート６７の第１入力端子に接続されている
ゲート６５の出力端子に代えて、ｈｉｇｈ状態のときに
継続したトライアックゲートの点弧パルスを発生させる
ことができる。
【００６７】このように、正規のトライアック点弧パル
スの期間ｄp の終了後３２クロック期間である７．３６
ｍｓで、又は前回零クロス後の１２．９ｍｓで開始する
継続したトライアック点弧パルスを可能にするのに必要
な機能が達成される。これらのパルスは、正規の点弧パ
ルス期間の終了後、１６０クロックサイクル又は３６ｍ
ｓで終了する次の零クロスか又は１２８クロックサイク
ルの２９．４４ｍｓの最大期間のどちらかまで継続す
る。ゲートＧ４とＧ５の接続を、正しいタイミングが保
証されるように変更すると、異なる周波数のクロック信
号を使用できる。本実施例では、サイクル欠落検出用カ
ウンタは、正規のトライアック点弧パルス終了時に供給
されるリセット信号以外は、正規のトライアックウイン
ドウ用のカウンタとは独立している。
スの期間ｄp の終了後３２クロック期間である７．３６
ｍｓで、又は前回零クロス後の１２．９ｍｓで開始する
継続したトライアック点弧パルスを可能にするのに必要
な機能が達成される。これらのパルスは、正規の点弧パ
ルス期間の終了後、１６０クロックサイクル又は３６ｍ
ｓで終了する次の零クロスか又は１２８クロックサイク
ルの２９．４４ｍｓの最大期間のどちらかまで継続す
る。ゲートＧ４とＧ５の接続を、正しいタイミングが保
証されるように変更すると、異なる周波数のクロック信
号を使用できる。本実施例では、サイクル欠落検出用カ
ウンタは、正規のトライアック点弧パルス終了時に供給
されるリセット信号以外は、正規のトライアックウイン
ドウ用のカウンタとは独立している。
【００６８】図３と図４は、本発明の第３の実施例を概
略的に示しており、単一のカウンタが、零クロスからト
ライアックゲートの点弧ウインドウが開始するまでの期
間ｄ t と、トライアックの点弧ウインドウ期間ｄp と、
零クロスからサイクル欠落検出期間ｄzcの終了までの時
間と、継続したトライアック点弧パルス発生期間と、を
カウントするのに使用される。
略的に示しており、単一のカウンタが、零クロスからト
ライアックゲートの点弧ウインドウが開始するまでの期
間ｄ t と、トライアックの点弧ウインドウ期間ｄp と、
零クロスからサイクル欠落検出期間ｄzcの終了までの時
間と、継続したトライアック点弧パルス発生期間と、を
カウントするのに使用される。
【００６９】もう一度、カスケード接続された８つのＤ
型ラッチＨ０〜Ｈ７が使用される。各ラッチは、２分割
カウンタとして形成され、各ラッチの反転出力ＱＮはそ
の入力端子Ｄに戻される。クロック信号ＣｋがＡＮＤゲ
ートＪ０に供給され、ＡＮＤゲートＪ０は他方の入力端
子で通常ｈｉｇｈの停止入力信号Ｓを受ける。ラッチの
リセット入力端子ＲＳＴは一端で接続され、インバータ
Ｊ１からアクティブｈｉｇｈの零クロス信号Ｔ１を受信
するように接続されている。そして、フリップフロップ
のカスケード接続は、８ビットカウンタとして機能す
る。これらカウンタの各反転出力端子（ＱＮ０〜ＱＮ
７）と非反転出力端子（Ｑ０〜Ｑ７）について接続がな
されている。
型ラッチＨ０〜Ｈ７が使用される。各ラッチは、２分割
カウンタとして形成され、各ラッチの反転出力ＱＮはそ
の入力端子Ｄに戻される。クロック信号ＣｋがＡＮＤゲ
ートＪ０に供給され、ＡＮＤゲートＪ０は他方の入力端
子で通常ｈｉｇｈの停止入力信号Ｓを受ける。ラッチの
リセット入力端子ＲＳＴは一端で接続され、インバータ
Ｊ１からアクティブｈｉｇｈの零クロス信号Ｔ１を受信
するように接続されている。そして、フリップフロップ
のカスケード接続は、８ビットカウンタとして機能す
る。これらカウンタの各反転出力端子（ＱＮ０〜ＱＮ
７）と非反転出力端子（Ｑ０〜Ｑ７）について接続がな
されている。
【００７０】ＮＡＮＤゲートＪ２，Ｊ３，Ｊ４，Ｊ５，
Ｊ７は、選択的に反転出力端子及び非反転出力端子（Ｑ
Ｎ０〜ＱＮ７，Ｑ０〜Ｑ７）と接続する入力端子を有す
る。ＮＡＮＤゲートＪ２は、フリップフロップＨ０，Ｈ
１の各非反転出力端子Ｑ０，Ｑ１と、また、フリップフ
ロップＨ２，Ｈ４，Ｈ５，Ｈ７の各反転出力端子ＱＮ
２，ＱＮ４，ＱＮ５，ＱＮ７と接続する入力端子を有す
る。ＮＡＮＤゲートＪ３は、フリップフロップＨ２，Ｈ
４の各非反転出力端子Ｑ２，Ｑ４と、また、フリップフ
ロップＨ０，Ｈ１，Ｈ５，Ｈ７の各反転出力端子ＱＮ
０，ＱＮ１，ＱＮ５，ＱＮ７と接続する入力端子を有す
る。ＮＡＮＤゲートＪ４は、フリップフロップＨ０，Ｈ
２，Ｈ４，Ｈ５の各非反転出力端子Ｑ０，Ｑ２，Ｑ４，
Ｑ５と、また、フリップフロップＨ１，Ｈ７の各反転出
力端子ＱＮ１，ＱＮ７と接続する入力端子を有する。Ｎ
ＡＮＤゲートＪ５は、フリップフロップＨ５，Ｈ７の各
非反転出力端子Ｑ５，Ｑ７と接続する入力端子を有す
る。ＮＡＮＤゲートＪ７は、フリップフロップＨ３，Ｈ
６の各反転出力端子ＱＮ３，ＱＮ６と接続する入力端子
を有する。
Ｊ７は、選択的に反転出力端子及び非反転出力端子（Ｑ
Ｎ０〜ＱＮ７，Ｑ０〜Ｑ７）と接続する入力端子を有す
る。ＮＡＮＤゲートＪ２は、フリップフロップＨ０，Ｈ
１の各非反転出力端子Ｑ０，Ｑ１と、また、フリップフ
ロップＨ２，Ｈ４，Ｈ５，Ｈ７の各反転出力端子ＱＮ
２，ＱＮ４，ＱＮ５，ＱＮ７と接続する入力端子を有す
る。ＮＡＮＤゲートＪ３は、フリップフロップＨ２，Ｈ
４の各非反転出力端子Ｑ２，Ｑ４と、また、フリップフ
ロップＨ０，Ｈ１，Ｈ５，Ｈ７の各反転出力端子ＱＮ
０，ＱＮ１，ＱＮ５，ＱＮ７と接続する入力端子を有す
る。ＮＡＮＤゲートＪ４は、フリップフロップＨ０，Ｈ
２，Ｈ４，Ｈ５の各非反転出力端子Ｑ０，Ｑ２，Ｑ４，
Ｑ５と、また、フリップフロップＨ１，Ｈ７の各反転出
力端子ＱＮ１，ＱＮ７と接続する入力端子を有する。Ｎ
ＡＮＤゲートＪ５は、フリップフロップＨ５，Ｈ７の各
非反転出力端子Ｑ５，Ｑ７と接続する入力端子を有す
る。ＮＡＮＤゲートＪ７は、フリップフロップＨ３，Ｈ
６の各反転出力端子ＱＮ３，ＱＮ６と接続する入力端子
を有する。
【００７１】ＮＡＮＤゲートＪ２，Ｊ３，Ｊ４，Ｊ５の
出力端子は、４入力ＡＮＤゲートＪ６の入力端子にそれ
ぞれ接続されている。ＮＡＮＤゲートＪ６とＪ７の出力
端子は、夫々、３入力ＯＲゲートＪ８の入力端子Ａ，Ｂ
に接続されている。ＯＲゲートＪ８の第３の入力端子Ｃ
にはクロック信号Ｃｋが入力される。ＯＲゲートＪ８の
出力端子は、トグルラッチＭの入力端子に接続され、ト
グルラッチＭのリセットゲート入力端子は、ＡＮＤゲー
トＪ９の出力端子に接続されている。ＮＡＮＤゲートＪ
５の出力端子からＡＮＤゲートＪ０には信号Ｓが供給さ
れる。ＡＮＤゲートＪ９は、ゲートＪ１からの零クロス
検出信号Ｔ１を反転した信号と信号Ｓとのいずれもがｌ
ｏｗのときに、トグルラッチＭに対するアクティブｌｏ
ｗのリセット信号を発生させる。零クロス信号Ｔ１から
のリセットパルス後、全ての非反転入力端子Ｑ０〜Ｑ７
の信号レベルはｌｏｗとなり、全ての反転出力端子ＱＮ
０〜ＱＮ７の信号レベルはｈｉｇｈとなり、また、トグ
ルラッチＭの出力端子ＱMの信号はｌｏｗとなる。
出力端子は、４入力ＡＮＤゲートＪ６の入力端子にそれ
ぞれ接続されている。ＮＡＮＤゲートＪ６とＪ７の出力
端子は、夫々、３入力ＯＲゲートＪ８の入力端子Ａ，Ｂ
に接続されている。ＯＲゲートＪ８の第３の入力端子Ｃ
にはクロック信号Ｃｋが入力される。ＯＲゲートＪ８の
出力端子は、トグルラッチＭの入力端子に接続され、ト
グルラッチＭのリセットゲート入力端子は、ＡＮＤゲー
トＪ９の出力端子に接続されている。ＮＡＮＤゲートＪ
５の出力端子からＡＮＤゲートＪ０には信号Ｓが供給さ
れる。ＡＮＤゲートＪ９は、ゲートＪ１からの零クロス
検出信号Ｔ１を反転した信号と信号Ｓとのいずれもがｌ
ｏｗのときに、トグルラッチＭに対するアクティブｌｏ
ｗのリセット信号を発生させる。零クロス信号Ｔ１から
のリセットパルス後、全ての非反転入力端子Ｑ０〜Ｑ７
の信号レベルはｌｏｗとなり、全ての反転出力端子ＱＮ
０〜ＱＮ７の信号レベルはｈｉｇｈとなり、また、トグ
ルラッチＭの出力端子ＱMの信号はｌｏｗとなる。
【００７２】トグルラッチＭは、その入力端子ＤM に接
続された反転出力端子ＱM を備えたＤ型フリップフロッ
プでよく、そのクロック入力端子ＣM でトグルパルスを
受ける。トグルラッチＭには、ＯＲゲートＪ８を介して
クロック信号Ｃｋの一パルスの単一パルスを通過させる
ことによりアクティブｌｏｗのパルスが供給される。他
の期間のクロックパルスの伝達は、ＯＲゲートＪ８の入
力の１つをｈｉｇｈレベルに保持することにより禁止さ
れる。
続された反転出力端子ＱM を備えたＤ型フリップフロッ
プでよく、そのクロック入力端子ＣM でトグルパルスを
受ける。トグルラッチＭには、ＯＲゲートＪ８を介して
クロック信号Ｃｋの一パルスの単一パルスを通過させる
ことによりアクティブｌｏｗのパルスが供給される。他
の期間のクロックパルスの伝達は、ＯＲゲートＪ８の入
力の１つをｈｉｇｈレベルに保持することにより禁止さ
れる。
【００７３】トライアックの点弧パルスは、図１のＡＮ
Ｄゲート６７の入力端子に接続されるトグルラッチＭの
出力端子の信号をｈｉｇｈにすることにより実現でき
る。ＡＮＤゲート６７の他の入力端子は、上記のクロッ
ク信号Ｃｋと交流の低電圧領域を表す信号ＲＩとを入力
するように接続されている。ゲートＪ７の出力信号がＯ
ＲゲートＪ８の出力信号をｈｉｇｈに保持するので、非
反転出力端子Ｑ６とＱ３の信号がともにｌｏｗでなけれ
ば、どのようなクロックパルスもトグルラッチＭに伝達
されなくなる。
Ｄゲート６７の入力端子に接続されるトグルラッチＭの
出力端子の信号をｈｉｇｈにすることにより実現でき
る。ＡＮＤゲート６７の他の入力端子は、上記のクロッ
ク信号Ｃｋと交流の低電圧領域を表す信号ＲＩとを入力
するように接続されている。ゲートＪ７の出力信号がＯ
ＲゲートＪ８の出力信号をｈｉｇｈに保持するので、非
反転出力端子Ｑ６とＱ３の信号がともにｌｏｗでなけれ
ば、どのようなクロックパルスもトグルラッチＭに伝達
されなくなる。
【００７４】ＮＡＮＤゲートＪ２のアクティブｌｏｗ出
力は、０Ｘ００Ｘ０１０状態がカウンタＨ７〜Ｈ０にそ
れぞれ生じた時にゲートＪ６の出力端子の信号がｌｏｗ
となる。ＮＡＮＤゲートＪ３は０Ｘ０１Ｘ１００状態
で、ゲートＪ４は０Ｘ１１Ｘ１０１状態で、ゲートＪ５
は１Ｘ１ＸＸＸＸＸ状態で、同様に機能する。アクティ
ブｌｏｗのパルスは、ゲートＪ８の入力端子Ａ，Ｂの両
方の信号がｌｏｗの時に、ゲートＪ８により発生し、ア
クティブｌｏｗのクロックパルスが生じる。ゲートＪ
２，Ｊ３，Ｊ４，Ｊ５の出力側の１つ又はそれ以上がｌ
ｏｗの時に、ＯＲゲートＪ８の入力側Ａはｌｏｗとな
る。ゲートＪ７の出力端子の信号がｌｏｗの時に、ＯＲ
ゲートＪ８の入力側Ｂの信号はｌｏｗとなる（即ち、Ｑ
Ｎ３＝ＱＮ６＝１；Ｑ３＝Ｑ６＝０）。
力は、０Ｘ００Ｘ０１０状態がカウンタＨ７〜Ｈ０にそ
れぞれ生じた時にゲートＪ６の出力端子の信号がｌｏｗ
となる。ＮＡＮＤゲートＪ３は０Ｘ０１Ｘ１００状態
で、ゲートＪ４は０Ｘ１１Ｘ１０１状態で、ゲートＪ５
は１Ｘ１ＸＸＸＸＸ状態で、同様に機能する。アクティ
ブｌｏｗのパルスは、ゲートＪ８の入力端子Ａ，Ｂの両
方の信号がｌｏｗの時に、ゲートＪ８により発生し、ア
クティブｌｏｗのクロックパルスが生じる。ゲートＪ
２，Ｊ３，Ｊ４，Ｊ５の出力側の１つ又はそれ以上がｌ
ｏｗの時に、ＯＲゲートＪ８の入力側Ａはｌｏｗとな
る。ゲートＪ７の出力端子の信号がｌｏｗの時に、ＯＲ
ゲートＪ８の入力側Ｂの信号はｌｏｗとなる（即ち、Ｑ
Ｎ３＝ＱＮ６＝１；Ｑ３＝Ｑ６＝０）。
【００７５】このカウンタを使用すると、トグルラッチ
Ｍの出力端子の信号がｈｉｇｈとなり、通常のトライア
ックの点弧パルスがまず発生する。最初のｌｏｗパルス
が、００００００１０カウントでゲートＪ２から発生す
る。これは、図５（Ｂ）の時刻ｔd0に相当する。カウン
タが０００１０１００カウントになると、ゲートＪ３が
ｌｏｗパルスを発生する。このｌｏｗパルスは、ゲート
Ｊ６，Ｊ８により伝達されてトグルラッチＭの出力をｌ
ｏｗパルスに戻す。これらの事象の間に、１７のクロッ
クサイクルが生じて、１７のトライアックの点弧パルス
が発生する。これは、絶えず交流が供給されている期間
中の正常動作モードでのトライアックの点弧期間ｄp を
表している。零クロス後１２．２ｍｓの、図５（Ｂ）の
時刻ｔroを示す００１１０１０１カウントされると、ゲ
ートＪ４の出力がｌｏｗとなってトライアックの点弧パ
ルスが再び生じ、トグルラッチＭの出力端子の信号がｈ
ｉｇｈ状態に変化し、伝達される別のアクティブｌｏｗ
のパルスが生じる。正常な状態では、カウンタは、次の
零クロス検出信号Ｔ１により、零クロス後１０．７ｍｓ
前にリセットされ、ゲートＪ４の出力状態を変化させる
のに必要なカウントには到達しない。
Ｍの出力端子の信号がｈｉｇｈとなり、通常のトライア
ックの点弧パルスがまず発生する。最初のｌｏｗパルス
が、００００００１０カウントでゲートＪ２から発生す
る。これは、図５（Ｂ）の時刻ｔd0に相当する。カウン
タが０００１０１００カウントになると、ゲートＪ３が
ｌｏｗパルスを発生する。このｌｏｗパルスは、ゲート
Ｊ６，Ｊ８により伝達されてトグルラッチＭの出力をｌ
ｏｗパルスに戻す。これらの事象の間に、１７のクロッ
クサイクルが生じて、１７のトライアックの点弧パルス
が発生する。これは、絶えず交流が供給されている期間
中の正常動作モードでのトライアックの点弧期間ｄp を
表している。零クロス後１２．２ｍｓの、図５（Ｂ）の
時刻ｔroを示す００１１０１０１カウントされると、ゲ
ートＪ４の出力がｌｏｗとなってトライアックの点弧パ
ルスが再び生じ、トグルラッチＭの出力端子の信号がｈ
ｉｇｈ状態に変化し、伝達される別のアクティブｌｏｗ
のパルスが生じる。正常な状態では、カウンタは、次の
零クロス検出信号Ｔ１により、零クロス後１０．７ｍｓ
前にリセットされ、ゲートＪ４の出力状態を変化させる
のに必要なカウントには到達しない。
【００７６】カウンタが、最新の零クロス後３６．８ｍ
ｓの１０１０００００カウントに到達する前に、零クロ
スがなくカウンタのリセットが起こると、ゲートＪ５は
さらにトグルラッチＭへのアクティブｌｏｗパルスを発
生させるが、これ以上のトライアックパルスを発生させ
ない。ゲートＪ５からの出力Ｓは、また、ＡＮＤゲート
Ｊ０の出力Ｓの入力端子に供給される。出力Ｓは、別の
クロックパルスのラッチＨ０への伝達を遮断するので、
クロックは１０１０００００カウントで停止する。
ｓの１０１０００００カウントに到達する前に、零クロ
スがなくカウンタのリセットが起こると、ゲートＪ５は
さらにトグルラッチＭへのアクティブｌｏｗパルスを発
生させるが、これ以上のトライアックパルスを発生させ
ない。ゲートＪ５からの出力Ｓは、また、ＡＮＤゲート
Ｊ０の出力Ｓの入力端子に供給される。出力Ｓは、別の
クロックパルスのラッチＨ０への伝達を遮断するので、
クロックは１０１０００００カウントで停止する。
【００７７】このように、本発明は、商用交流電圧のサ
イクル欠落を検出し、必要に応じて、商用電圧が復帰す
るとすぐに倍電圧モードを確実に開始し、サイクル欠落
中の直流出力電圧の低下の程度と期間の両方を低減する
ことにより、その目的を達成する。本発明の回路は、高
電圧の倍電圧化が生じないようにする。本発明の回路の
電力消費は、交流の定電圧下での正常動作中では、限ら
れた数のトライアックの点弧パルスのみを発生させるこ
とにより、最小に保持される。
イクル欠落を検出し、必要に応じて、商用電圧が復帰す
るとすぐに倍電圧モードを確実に開始し、サイクル欠落
中の直流出力電圧の低下の程度と期間の両方を低減する
ことにより、その目的を達成する。本発明の回路は、高
電圧の倍電圧化が生じないようにする。本発明の回路の
電力消費は、交流の定電圧下での正常動作中では、限ら
れた数のトライアックの点弧パルスのみを発生させるこ
とにより、最小に保持される。
【００７８】本発明による回路は、倍電圧が常に必要な
環境で使用できる。この場合、本発明では、抜き打ちス
ト的に電源供給ラインに伝達されるような線間電圧のど
んなランダムサージに対しても、倍電圧を直ちに無力化
させることによって、負荷を保護する。本発明の回路
は、また、サイクル欠落中の直流電源の喪失を最小限に
留めるのにも有効である。線間電圧サージからの保護が
不要な場合には、領域検出信号ＲＩでさえも省略でき
る。
環境で使用できる。この場合、本発明では、抜き打ちス
ト的に電源供給ラインに伝達されるような線間電圧のど
んなランダムサージに対しても、倍電圧を直ちに無力化
させることによって、負荷を保護する。本発明の回路
は、また、サイクル欠落中の直流電源の喪失を最小限に
留めるのにも有効である。線間電圧サージからの保護が
不要な場合には、領域検出信号ＲＩでさえも省略でき
る。
【００７９】
【発明の効果】上記、請求項１の発明にかかる多規格交
流のＡＣ／ＤＣコンバータでは、予測入力周波数の全領
域において、サイクル欠落時には基準電圧の交差がな
く、タイマはリセットされないので、サイクル欠落の有
無を検出することができる。そして、サイクル欠落の存
在が検出され、第１の領域内にあるときは、第１モード
への切換が行われないので第１モードでの作動を停止さ
せることができる。
流のＡＣ／ＤＣコンバータでは、予測入力周波数の全領
域において、サイクル欠落時には基準電圧の交差がな
く、タイマはリセットされないので、サイクル欠落の有
無を検出することができる。そして、サイクル欠落の存
在が検出され、第１の領域内にあるときは、第１モード
への切換が行われないので第１モードでの作動を停止さ
せることができる。
【００８０】請求項２の発明にかかる多規格交流のＡＣ
／ＤＣコンバータでは、確実にサイクル欠落を検出する
ことができる。請求項３の発明にかかる多規格交流のＡ
Ｃ／ＤＣコンバータでは、第１モードで交流入力電圧を
増大して整流するように作動させることができる。請求
項４の発明にかかる多規格交流のＡＣ／ＤＣコンバータ
では、交流入力電圧が第１の値領域以上の第２の値領域
であるときは、交流入力電圧を第２モードで整流するこ
とができる。
／ＤＣコンバータでは、確実にサイクル欠落を検出する
ことができる。請求項３の発明にかかる多規格交流のＡ
Ｃ／ＤＣコンバータでは、第１モードで交流入力電圧を
増大して整流するように作動させることができる。請求
項４の発明にかかる多規格交流のＡＣ／ＤＣコンバータ
では、交流入力電圧が第１の値領域以上の第２の値領域
であるときは、交流入力電圧を第２モードで整流するこ
とができる。
【００８１】請求項５の発明にかかる多規格交流のＡＣ
／ＤＣコンバータでは、交流入力電圧が第２の値領域で
あるか否かを検出し、決定することができる。請求項６
の発明にかかる多規格交流のＡＣ／ＤＣコンバータで
は、交流入力電圧が第２の値領域内であるときは、制御
信号の供給を禁止し、第２モードで交流入力電圧の整流
を行うことを防止することができ、また、サイクル欠落
等により交流入力電圧が第１の値領域内であるときは、
第２モードで作動させ、出力直流電圧の低下を最小限に
留めることができる。
／ＤＣコンバータでは、交流入力電圧が第２の値領域で
あるか否かを検出し、決定することができる。請求項６
の発明にかかる多規格交流のＡＣ／ＤＣコンバータで
は、交流入力電圧が第２の値領域内であるときは、制御
信号の供給を禁止し、第２モードで交流入力電圧の整流
を行うことを防止することができ、また、サイクル欠落
等により交流入力電圧が第１の値領域内であるときは、
第２モードで作動させ、出力直流電圧の低下を最小限に
留めることができる。
【００８２】請求項７の発明にかかる多規格交流のＡＣ
／ＤＣコンバータでは、トライアックを用いることによ
り、予測入力周波数の全領域におけるサイクル欠落の有
無に応じて、自動的に適正な切り換え、整流作動を行う
ことができる。請求項８の発明にかかる多規格交流のＡ
Ｃ／ＤＣコンバータでは、第１のパルス開始から複数の
パルスを発生させれば、電圧整流回路を正常に作動させ
ることができる。
／ＤＣコンバータでは、トライアックを用いることによ
り、予測入力周波数の全領域におけるサイクル欠落の有
無に応じて、自動的に適正な切り換え、整流作動を行う
ことができる。請求項８の発明にかかる多規格交流のＡ
Ｃ／ＤＣコンバータでは、第１のパルス開始から複数の
パルスを発生させれば、電圧整流回路を正常に作動させ
ることができる。
【００８３】請求項９の発明にかかる多規格交流のＡＣ
／ＤＣコンバータでは、最小の電力で作動させることが
できる。請求項１０の発明にかかる多規格交流のＡＣ／
ＤＣコンバータでは、基準電圧の交差が検出されたとき
にパルスが終了し、タイマをリセットすることができ
る。
／ＤＣコンバータでは、最小の電力で作動させることが
できる。請求項１０の発明にかかる多規格交流のＡＣ／
ＤＣコンバータでは、基準電圧の交差が検出されたとき
にパルスが終了し、タイマをリセットすることができ
る。
【００８４】請求項１１の発明にかかる多規格交流のＡ
Ｃ／ＤＣコンバータでは、電圧整流回路に少なくとも１
つの平滑コンデンサが含まれ、交流入力電圧を整流する
ことができる。請求項１２の発明にかかる多規格交流の
ＡＣ／ＤＣコンバータでは、少なくとも１つのデジタル
タイマにより制御信号を発生させることができる。
Ｃ／ＤＣコンバータでは、電圧整流回路に少なくとも１
つの平滑コンデンサが含まれ、交流入力電圧を整流する
ことができる。請求項１２の発明にかかる多規格交流の
ＡＣ／ＤＣコンバータでは、少なくとも１つのデジタル
タイマにより制御信号を発生させることができる。
【００８５】請求項１３の発明にかかる多規格交流のＡ
Ｃ／ＤＣコンバータでは、制御信号を発生させる第１の
期間、及び複数のパルスを発生させる第２の期間を計測
し、パルスを発生させることできる。請求項１４の発明
にかかる多規格交流のＡＣ／ＤＣコンバータでは、前記
第１〜第４のデジタルが基準電圧の交差が検出される毎
にリセットされ、前記測定を行うことができる。
Ｃ／ＤＣコンバータでは、制御信号を発生させる第１の
期間、及び複数のパルスを発生させる第２の期間を計測
し、パルスを発生させることできる。請求項１４の発明
にかかる多規格交流のＡＣ／ＤＣコンバータでは、前記
第１〜第４のデジタルが基準電圧の交差が検出される毎
にリセットされ、前記測定を行うことができる。
【００８６】請求項１５の発明にかかる多規格交流のＡ
Ｃ／ＤＣコンバータでは、論理回路を用い、単一のデジ
タルタイマで所定遅れと第２の期間の両方を測定するこ
とが可能となり、回路が簡略化される。請求項１６の発
明にかかる多規格交流のＡＣ／ＤＣコンバータでは、前
記単一のデジタルタイマを基準電圧の各交差検出時にリ
セットし、論理回路の出力が遅れの終了時、第２の期間
の終了時に状態が変化するので、デジタルタイマで、そ
の状態に変化に基づいて両計測を行うことができる。
Ｃ／ＤＣコンバータでは、論理回路を用い、単一のデジ
タルタイマで所定遅れと第２の期間の両方を測定するこ
とが可能となり、回路が簡略化される。請求項１６の発
明にかかる多規格交流のＡＣ／ＤＣコンバータでは、前
記単一のデジタルタイマを基準電圧の各交差検出時にリ
セットし、論理回路の出力が遅れの終了時、第２の期間
の終了時に状態が変化するので、デジタルタイマで、そ
の状態に変化に基づいて両計測を行うことができる。
【００８７】請求項１７の発明にかかる多規格交流のＡ
Ｃ／ＤＣコンバータでは、周期信号に基づいて前記遅
れ、第１，２の期間を正確に測定することができる。請
求項１８の発明にかかる多規格交流のＡＣ／ＤＣコンバ
ータでは、多段カウンタとラッチを用いることにより、
ラッチの状態の変化を検出することができ、前記周期信
号に基づいて前記遅れ、第１，２の期間を正確に測定す
ることができる。
Ｃ／ＤＣコンバータでは、周期信号に基づいて前記遅
れ、第１，２の期間を正確に測定することができる。請
求項１８の発明にかかる多規格交流のＡＣ／ＤＣコンバ
ータでは、多段カウンタとラッチを用いることにより、
ラッチの状態の変化を検出することができ、前記周期信
号に基づいて前記遅れ、第１，２の期間を正確に測定す
ることができる。
【００８８】請求項１９の発明にかかる多規格交流のＡ
Ｃ／ＤＣコンバータの構成によれば、ラッチの状態を変
化させる信号を前記周期信号から取り出すことができ
る。請求項２０の発明にかかる多規格交流のＡＣ／ＤＣ
コンバータの構成によれば、論理ゲートによりトライア
ックの点弧パルスを発生させることができる。請求項２
１の発明にかかる多規格交流のＡＣ／ＤＣコンバータの
構成によれば、トランジスタでトライアックを制御する
ことができる。
Ｃ／ＤＣコンバータの構成によれば、ラッチの状態を変
化させる信号を前記周期信号から取り出すことができ
る。請求項２０の発明にかかる多規格交流のＡＣ／ＤＣ
コンバータの構成によれば、論理ゲートによりトライア
ックの点弧パルスを発生させることができる。請求項２
１の発明にかかる多規格交流のＡＣ／ＤＣコンバータの
構成によれば、トランジスタでトライアックを制御する
ことができる。
【図１】本発明の第１の実施例による回路の概略図。
【図２】本発明の第２の実施例によるカウンタの概略回
路図。
路図。
【図３】本発明の第３の実施例による回路の概略図。
【図４】本発明の第３の実施例による回路の概略図。
【図５】（Ａ）〜（Ｆ）は、図１０と同一の交流電源電
圧の遮断を含む期間中の本発明の自動倍電圧／ブリッジ
回路に印加され、またこの回路から供給される種々の電
圧の刻時図。
圧の遮断を含む期間中の本発明の自動倍電圧／ブリッジ
回路に印加され、またこの回路から供給される種々の電
圧の刻時図。
【図６】倍電圧／ブリッジ回路の概略図。
【図７】集積回路に組み込まれた、従来の自動倍電圧／
ブリッジ回路の概略図。
ブリッジ回路の概略図。
【図８】（Ａ）〜（Ｆ）は、一定の交流電源電圧期間中
の倍電圧整流器モードで作動する図２の自動倍電圧／ブ
リッジ回路に印加され、またこの回路から供給される種
々の電圧の刻時図。
の倍電圧整流器モードで作動する図２の自動倍電圧／ブ
リッジ回路に印加され、またこの回路から供給される種
々の電圧の刻時図。
【図９】（Ａ）〜（Ｆ）は、遮断前の極性とは異なる極
性で復帰する交流電源電圧の遮断を含む期間中の倍電圧
整流器モードで作動する図７の自動倍電圧／ブリッジ回
路に印加され、またこの回路から供給される種々の電圧
の刻時図。
性で復帰する交流電源電圧の遮断を含む期間中の倍電圧
整流器モードで作動する図７の自動倍電圧／ブリッジ回
路に印加され、またこの回路から供給される種々の電圧
の刻時図。
【図１０】（Ａ）〜（Ｆ）は、遮断前の極性と同一の極
性で復帰する交流電源電圧の別の遮断を含む期間中の倍
電圧整流器モードで作動する図７の自動倍電圧／ブリッ
ジ回路に印加され、またこの回路から供給される種々の
電圧の刻時図。
性で復帰する交流電源電圧の別の遮断を含む期間中の倍
電圧整流器モードで作動する図７の自動倍電圧／ブリッ
ジ回路に印加され、またこの回路から供給される種々の
電圧の刻時図。
Ｔ トライアック ３１，３３，３５，３７ カウンタ ６１，６３，６７ ＡＮＤゲート ６５ ＯＲゲート ６９ トランジスタ Ｆ０〜Ｆ７ Ｄ型フリップフロップ Ｈ０〜Ｈ７ Ｄ型ラッチ
Claims (21)
- 【請求項１】所定周波数領域内にあって、基準電圧の両
側で変化する交流入力電圧を、所定最小レベルの又はそ
れ以上のレベルの直流出力電圧に変換する多規格交流の
ＡＣ／ＤＣコンバータであって、 第１の値領域内の交流入力電圧を整流して前記直流出力
電圧を発生するための第１モードで作動し、前記第１モ
ードを選択する制御信号を制御端子で受信して切り換え
を行う切換素子を有する電圧整流回路と、 前記交流入力電圧の基準電圧の交差を検出するととも
に、基準電圧の各交差に応じて前記制御信号を発生する
ように設けられた基準電圧交差検出回路と、 基準電圧が交差する毎にリセットし、各リセット時から
の所定遅れの測定を開始するタイマであって、前記遅れ
が所定値に到達した時に前記制御信号を発生するように
作動可能であり、前記遅れの所定値が所定周波数領域の
最低域の半周期より大きいタイマと、を含んで構成され
る多規格交流のＡＣ／ＤＣコンバータ。 - 【請求項２】前記制御信号が検出された基準電圧の各交
差後、所定時間で発生し、前記所定時間が前記所定周波
数領域の最低域の半周期よりかなり短い時間であること
を特徴とする請求項１に記載の回路。 - 【請求項３】前記作動の第１モードで前記交流入力電圧
を増大し整流するように構成されたことを特徴とする請
求項１又は請求項２に記載の多規格交流のＡＣ／ＤＣコ
ンバータ。 - 【請求項４】前記交流入力電圧が前記第１の値領域以上
の第２の値領域である時に、前記電圧整流回路が前記交
流入力電圧を整流する第２モードで作動可能であり、前
記切換素子が作動の第１モードと第２モードのどちらか
を選択するように作動可能であるように構成されたこと
を特徴とする請求項３に記載の多規格交流のＡＣ／ＤＣ
コンバータ。 - 【請求項５】前記交流入力電圧が第２の値領域にあるか
どうかを決定し、検出信号を発生する電圧レベル検出回
路を含むように構成されたことを特徴とする請求項４に
記載の多規格交流のＡＣ／ＤＣコンバータ。 - 【請求項６】前記検出信号が、前記交流入力電圧が前記
第２の値領域内にあることを表示した時は、前記切換素
子への前記制御信号の供給を禁止する手段を含むように
構成されたことを特徴とする請求項５に記載の多規格交
流のＡＣ／ＤＣコンバータ。 - 【請求項７】前記切換素子がトライアックであり、前記
制御信号が前記トライアックを反復して点弧する複数の
パルスを含んで構成されることを特徴とする請求項１〜
請求項６のいずれか１つに記載の多規格交流のＡＣ／Ｄ
Ｃコンバータ。 - 【請求項８】基準電圧の交差が検出されたとき、前記複
数のパルスが第１のパルス開始から所定の第１の期間に
発生するように構成されたことを特徴とする請求項７に
記載の多規格交流のＡＣ／ＤＣコンバータ。 - 【請求項９】前記測定された遅れが所定値に到達した時
に、前記複数のパルスが第２のパルス開始から第２の期
間発生するように構成されたことを特徴とする請求項８
に記載の多規格交流のＡＣ／ＤＣコンバータ。 - 【請求項１０】前記基準電圧交差検出回路により、前記
交流入力電圧の基準電圧の交差が検出されたとき、前記
複数のパルスが終了するように構成されたことを特徴と
する請求項９に記載の多規格交流のＡＣ／ＤＣコンバー
タ。 - 【請求項１１】前記電圧整流回路が、少なくとも１つの
平滑コンデンサを有するものであることを特徴とする請
求項１〜請求項１０のいずれか１つに記載の多規格交流
のＡＣ／ＤＣコンバータ。 - 【請求項１２】少なくとも１つのデジタルタイマを含ん
で構成されることを特徴とする請求項１〜請求項１１の
いずれか１つに記載の多規格交流のＡＣ／ＤＣコンバー
タ。 - 【請求項１３】前記検出された基準電圧の各交差後の所
定時間を測定する第１のデジタルタイマと、前記第１の
パルス開始からの前記第１の期間を測定する第２のデジ
タルタイマと、前記遅れの所定値を測定する第３のデジ
タルタイマと、前記第２のパルス開始からの前記第２の
期間を測定する第４のデジタルタイマと、を含んで構成
されたことを特徴とする請求項１２に記載の多規格交流
のＡＣ／ＤＣコンバータ。 - 【請求項１４】前記デジタルタイマが連続して接続さ
れ、各デジタルタイマは検出された基準電圧の各交差時
と、前のデジタルタイマにより測定された時間終了時
と、の両方でリセットされるように構成されたことを特
徴とする請求項１３に記載の多規格交流のＡＣ／ＤＣコ
ンバータ。 - 【請求項１５】論理回路に接続して使用され、前記所定
遅れと前記第２のパルス開始からの第２の期間との両方
を測定する単一のデジタルタイマを含んで構成されたこ
とを特徴とする請求項９又は請求項１２に記載の多規格
交流のＡＣ／ＤＣコンバータ。 - 【請求項１６】前記単一のデジタルタイマが、基準電圧
の各交差の検出時と前記論理回路の出力とでリセットさ
れ、前記論理回路の出力は前記所定遅れのカウント終了
時に状態を変化するとともに、前記第２のパルス開始か
らの第２の期間の終了時に状態を変化するように構成さ
れたことを特徴とする請求項１５に記載の多規格交流の
ＡＣ／ＤＣコンバータ。 - 【請求項１７】前記デジタルタイマが、所定周期信号を
受信するように接続されるデジタルカウンタを含んで構
成されることを特徴とする請求項１２〜請求項１６のい
ずれか１つに記載の多規格交流のＡＣ／ＤＣコンバー
タ。 - 【請求項１８】前記デジタルカウンタが多段カウンタで
あって、各段で反転出力及び非反転出力を供給し、前記
反転出力及び非反転出力の端子が前記論理回路を介して
ラッチに接続されて、適宜な期間が測定された時に前記
ラッチの状態を変化させる信号を発生するように構成さ
れたことを特徴とする請求項１７に記載の多規格交流の
ＡＣ／ＤＣコンバータ。 - 【請求項１９】前記ラッチの状態を変化させる前記信号
が、前記カウンタに供給された前記周期信号から取り出
されるように構成されたことを特徴とする請求項１８に
記載の多規格交流のＡＣ／ＤＣコンバータ。 - 【請求項２０】論理ゲートを備え、該論理ゲートが前記
周期信号と前記基準電圧交差検出回路からの前記検出信
号とを受信し、前記周期信号に基づいて前記トライアッ
クを反復して点弧するパルスを発生させるように構成さ
れたことを特徴とする請求項７又は請求項１７に記載の
多規格交流のＡＣ／ＤＣコンバータ。 - 【請求項２１】前記論理ゲートにより伝達された前記周
期信号をトランジスタのゲートに供給し、該トランジス
タのソース端子とドレイン端子をそれぞれ電源と前記ト
ライアックのゲート端子に接続するように構成されたこ
とを特徴とする請求項２０に記載の多規格交流のＡＣ／
ＤＣコンバータ。
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