JPH0725828Y2 - 液晶表示情報処理装置 - Google Patents
液晶表示情報処理装置Info
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- JPH0725828Y2 JPH0725828Y2 JP14118387U JP14118387U JPH0725828Y2 JP H0725828 Y2 JPH0725828 Y2 JP H0725828Y2 JP 14118387 U JP14118387 U JP 14118387U JP 14118387 U JP14118387 U JP 14118387U JP H0725828 Y2 JPH0725828 Y2 JP H0725828Y2
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- JP
- Japan
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- liquid crystal
- color
- circuit
- crystal display
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- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Digital Computer Display Output (AREA)
Description
【考案の詳細な説明】 〈産業上の利用分野〉 本考案は、R,G,Bのカラードット（以下「ピクセル」と
いう）から成る液晶表示素子を表示部として用いてこの
表示部を駆動するための液晶表示情報処理装置に係わ
り、特に前記ピクセルを夫々独立した１最小描画単位
（以下「１画素」という）とした上で、この１画素を多
数配列して表示品質の向上とハードウエア（メモリ）の
低減を図った液晶表示情報処理装置の改善に関する。
いう）から成る液晶表示素子を表示部として用いてこの
表示部を駆動するための液晶表示情報処理装置に係わ
り、特に前記ピクセルを夫々独立した１最小描画単位
（以下「１画素」という）とした上で、この１画素を多
数配列して表示品質の向上とハードウエア（メモリ）の
低減を図った液晶表示情報処理装置の改善に関する。
〈従来の技術〉 以下図面を用いて従来の技術の概要を説明する。
第５図は従来の液晶表示情報処理装置のブロック線図で
ある。
ある。
第５図において、１は表示部である。この表示部１は、
ロードライバ1a1とカラムドライバ1a2とから成るドライ
バ回路1aと、R,G.Bのピクセルが規則的に配列してドラ
イバ回路1aで順次駆動されて所定の画像を表示する液晶
表示素子1bとを有する。２はグラフィック・コントロー
ラ（以下「Ｔ・Ｃ」と略称する）2aとフレームメモリ2b
とから成るCRTコントローラ回路（以下「CRTC回路」と
いう）である。ここで、Ｇ・C2aは、CPU3によって動作
を開始して表示タイミングのための制御信号である例え
ば水平同期信号Hsと垂直同期信号Vsとを出力する。又、
フレームメモリ2bは、R,G,Bの３原色から成る表示デー
タを記憶し、液晶表示素子1bに所定の画像を表示する為
に、R,G,Bの該当するデータがＧ・C2aによって読み出さ
れ、例えば４画素・12ビット分のパラレルデータから成
る画素データGdを出力する。４は画素データGdを表示に
適したデータに処理して、ロードライバ1a1にシリアル
なドライブ信号Sdを出力する、例えば前記４画素分の画
像データGdを処理する12ビット構成のシフトレジスタ4a
から成る表示データ処理部でる。この時、フレームメモ
リ2bのR,G,Bデータは夫々液晶表示素子1b上の各R,G,Bピ
クセルに対応しており、アドレス番号は、例えばＯ番地
（液晶表示素子1bの左上隅の初期位置、図ではＲから始
まる位置）とした時、以後順次右側に1,2,…番地，と振
り分けられると、１行目の最後が511番地となったとす
ると、再び２行目の左から512,513,…番地，と振り分け
られる。尚。R,G,Bの各ピクセルをまとめて１最小カラ
ー描画単位（以下「１カラー画素」という）として表わ
す。
ロードライバ1a1とカラムドライバ1a2とから成るドライ
バ回路1aと、R,G.Bのピクセルが規則的に配列してドラ
イバ回路1aで順次駆動されて所定の画像を表示する液晶
表示素子1bとを有する。２はグラフィック・コントロー
ラ（以下「Ｔ・Ｃ」と略称する）2aとフレームメモリ2b
とから成るCRTコントローラ回路（以下「CRTC回路」と
いう）である。ここで、Ｇ・C2aは、CPU3によって動作
を開始して表示タイミングのための制御信号である例え
ば水平同期信号Hsと垂直同期信号Vsとを出力する。又、
フレームメモリ2bは、R,G,Bの３原色から成る表示デー
タを記憶し、液晶表示素子1bに所定の画像を表示する為
に、R,G,Bの該当するデータがＧ・C2aによって読み出さ
れ、例えば４画素・12ビット分のパラレルデータから成
る画素データGdを出力する。４は画素データGdを表示に
適したデータに処理して、ロードライバ1a1にシリアル
なドライブ信号Sdを出力する、例えば前記４画素分の画
像データGdを処理する12ビット構成のシフトレジスタ4a
から成る表示データ処理部でる。この時、フレームメモ
リ2bのR,G,Bデータは夫々液晶表示素子1b上の各R,G,Bピ
クセルに対応しており、アドレス番号は、例えばＯ番地
（液晶表示素子1bの左上隅の初期位置、図ではＲから始
まる位置）とした時、以後順次右側に1,2,…番地，と振
り分けられると、１行目の最後が511番地となったとす
ると、再び２行目の左から512,513,…番地，と振り分け
られる。尚。R,G,Bの各ピクセルをまとめて１最小カラ
ー描画単位（以下「１カラー画素」という）として表わ
す。
ロードライバ1a1，カラムドライバ1a2は、垂直同期信号
Vsによって初期化され、Ｏ番地を指示する信号を液晶表
示素子1bに出力する。水平同期信号Hsはドライブ信号Sd
と同期して行の切替動作を行なう。従ってロードライバ
1a1の内容とカラムドライバ1a2によって選択された行の
表示が液晶表示素子1b上で形成される。
Vsによって初期化され、Ｏ番地を指示する信号を液晶表
示素子1bに出力する。水平同期信号Hsはドライブ信号Sd
と同期して行の切替動作を行なう。従ってロードライバ
1a1の内容とカラムドライバ1a2によって選択された行の
表示が液晶表示素子1b上で形成される。
このような構成において、12ビット構成のシフトレジス
タ4aは、CRTC回路２から４画素分の画素データGdを液晶
表示素子１の色配置に合わせて横１列で順次ドライブ信
号Sdに変換してロードライバ1a1に転送する。この結
果、液晶表示素子1bは、ロードライバ1a1によりドライ
ブ信号Sdに基づいて４画素分ずつ分割した形で１行分が
書込まれる。このようにして１行分の転送が全て終了す
ると、水平同期信号Hsに基づきカラムドライバ1a2によ
り次ぎの行にシフトされると共にロードライバ1a1が最
初の状態となり、シフトレジスタ4aから２行目の４画素
分の画素データGdが転送される。このようにして以下順
次４画素分ずつ画素データが転送されることで最終的
に、所定の画像が液晶表示素子1bに表示される。
タ4aは、CRTC回路２から４画素分の画素データGdを液晶
表示素子１の色配置に合わせて横１列で順次ドライブ信
号Sdに変換してロードライバ1a1に転送する。この結
果、液晶表示素子1bは、ロードライバ1a1によりドライ
ブ信号Sdに基づいて４画素分ずつ分割した形で１行分が
書込まれる。このようにして１行分の転送が全て終了す
ると、水平同期信号Hsに基づきカラムドライバ1a2によ
り次ぎの行にシフトされると共にロードライバ1a1が最
初の状態となり、シフトレジスタ4aから２行目の４画素
分の画素データGdが転送される。このようにして以下順
次４画素分ずつ画素データが転送されることで最終的
に、所定の画像が液晶表示素子1bに表示される。
ところで、カラー表示する液晶表示素子1bは、同一画素
数で最も見かけ上の分解能が高いモザイクタイプの色配
置構造となっているので、各ピクセルのピッチが大き
く、又至近距離から見る用途に使用されることが多いた
めに、１カラー画素が目立つ。
数で最も見かけ上の分解能が高いモザイクタイプの色配
置構造となっているので、各ピクセルのピッチが大き
く、又至近距離から見る用途に使用されることが多いた
めに、１カラー画素が目立つ。
例えば、各ピクセルが斜めモザイク形形状配列で、その
駆動方法がカラーライン２行に渡って１カラー画素表示
することで変形三角形状配列としている場合の表示形態
では、計器表示等のように直線パターンが多いようなも
のに使用用途を限定した場合、第６図の従来の技術の問
題点の説明に供する図に示すように、縦に直線を形成す
る場合には直線部分がギザギザになるという問題があ
る。更に、計器表示の用途からみた場合、現状において
は表示分解能の点からみて不足である。
駆動方法がカラーライン２行に渡って１カラー画素表示
することで変形三角形状配列としている場合の表示形態
では、計器表示等のように直線パターンが多いようなも
のに使用用途を限定した場合、第６図の従来の技術の問
題点の説明に供する図に示すように、縦に直線を形成す
る場合には直線部分がギザギザになるという問題があ
る。更に、計器表示の用途からみた場合、現状において
は表示分解能の点からみて不足である。
本願出願人は、この従来の技術の問題に鑑み、液晶表示
素子の１画素を１ピクセルとして表示品質の向上と高速
描画を可能とする液晶表示情報処理装置を実願昭61−20
0956号（以下「先行技術」という）として提案した。
素子の１画素を１ピクセルとして表示品質の向上と高速
描画を可能とする液晶表示情報処理装置を実願昭61−20
0956号（以下「先行技術」という）として提案した。
第７図は先行技術の液晶表示情報処理装置のブロック線
図である。
図である。
第７図において、40は液晶表示素子1bのR,G,Bのいずれ
か１ピクセルが独立した１つの画素として点滅して、任
意の図形を表示することが可能なドライブ信号Sdaを出
力する、選択回路40b及びシフトレジスタ40aから成る表
示データ処理部である。ここで選択回路40bは、Ｇ・C2a
によって導き出されたフレームメモリ2bからの画素デー
タGd，制御信号であるアドレス信号Ad,水平同期信号Hs
及び垂直同期信号Vsを入力し、液晶表示素子1bの１画素
を構成する１ピクセルのアドレスに対応する４画素分の
画素データGdの各々から、R,G,Bの内の１つを夫々選択
（基本的には液晶表示素子１画素のアドレスに対応する
１画素データの内の１つを選択）する。シフトレジスタ
40aは、選択回路40bで選択された４画素分（４ピクセル
分）の画素データGdに基づくドライブ信号Sdaをロード
ライバ1a1に出力する。
か１ピクセルが独立した１つの画素として点滅して、任
意の図形を表示することが可能なドライブ信号Sdaを出
力する、選択回路40b及びシフトレジスタ40aから成る表
示データ処理部である。ここで選択回路40bは、Ｇ・C2a
によって導き出されたフレームメモリ2bからの画素デー
タGd，制御信号であるアドレス信号Ad,水平同期信号Hs
及び垂直同期信号Vsを入力し、液晶表示素子1bの１画素
を構成する１ピクセルのアドレスに対応する４画素分の
画素データGdの各々から、R,G,Bの内の１つを夫々選択
（基本的には液晶表示素子１画素のアドレスに対応する
１画素データの内の１つを選択）する。シフトレジスタ
40aは、選択回路40bで選択された４画素分（４ピクセル
分）の画素データGdに基づくドライブ信号Sdaをロード
ライバ1a1に出力する。
ここで垂直同期信号Vsは選択回路40b,ロードライバ1
a1，カラムドライバ1a2を初期化する。この結果、カラ
ムドライバ1a2は液晶表示素子1bのＯ番地を指示する信
号を出力する。水平同期信号Hsは、ドライブ信号Sdと同
期して行の切替動作を行なう（最初は第１行目を選択す
る）。従って、カラムドライバ1a2によって選択された
行に、ドライブ信号Sdaによるロードライバ1a1からの信
号で、最初の４画素分の内容が液晶表示素子1bに表示さ
れる事となる。
a1，カラムドライバ1a2を初期化する。この結果、カラ
ムドライバ1a2は液晶表示素子1bのＯ番地を指示する信
号を出力する。水平同期信号Hsは、ドライブ信号Sdと同
期して行の切替動作を行なう（最初は第１行目を選択す
る）。従って、カラムドライバ1a2によって選択された
行に、ドライブ信号Sdaによるロードライバ1a1からの信
号で、最初の４画素分の内容が液晶表示素子1bに表示さ
れる事となる。
選択回路40bは、Ｇ・C2aからのアドレス信号Adにより、
対応する４画素分４ピクセルの色に対応する４画素分の
画素データGdの夫々のRi，Gi，Biの内の１つを選択しシ
フトレジスタ40aに転送する。例えば、第１画素である
液晶表示素子1bの１行目の第１ピクセル（左上Ｒ）につ
いてみる。画素データGdのRi，Gi，Biの内からこれに対
応するRiをアドレス信号Adによって選択し、このRiをシ
フトレジスタ40aを介してローアドレス1a1に導く。ロー
アドレス1a1の例えばメモリはこの信号を記憶した後に
出力する。従って、液晶表示素子1bは左上のデータＲを
Riのデータに従って点灯又は非点灯表示する。この時、
他のデータGi，Biは放置する。以下、同様にして第２画
素，第３画素…が出力する。
対応する４画素分４ピクセルの色に対応する４画素分の
画素データGdの夫々のRi，Gi，Biの内の１つを選択しシ
フトレジスタ40aに転送する。例えば、第１画素である
液晶表示素子1bの１行目の第１ピクセル（左上Ｒ）につ
いてみる。画素データGdのRi，Gi，Biの内からこれに対
応するRiをアドレス信号Adによって選択し、このRiをシ
フトレジスタ40aを介してローアドレス1a1に導く。ロー
アドレス1a1の例えばメモリはこの信号を記憶した後に
出力する。従って、液晶表示素子1bは左上のデータＲを
Riのデータに従って点灯又は非点灯表示する。この時、
他のデータGi，Biは放置する。以下、同様にして第２画
素，第３画素…が出力する。
このようにして１行分が書込まれてこの行の転送が全て
終了すると、水平同期信号Hsによりカラムドライバ1a2
が動作して、次ぎの行にシフトされると共にロードライ
バ1a1が最初の状態となり、図ではB,R,…の４画素分に
ついて同様の動作が行なわれる。このようにして順次以
下の行についての表示動作が行われ、最終的に所定の画
像が液晶表示素子1b上に表示される。
終了すると、水平同期信号Hsによりカラムドライバ1a2
が動作して、次ぎの行にシフトされると共にロードライ
バ1a1が最初の状態となり、図ではB,R,…の４画素分に
ついて同様の動作が行なわれる。このようにして順次以
下の行についての表示動作が行われ、最終的に所定の画
像が液晶表示素子1b上に表示される。
この時の表示の具体的な例を、第８図の第６図に対応す
る先行技術の説明に供する図に示す。
る先行技術の説明に供する図に示す。
第８図において、直線部分がギザイギザとなる表示は改
善され、非常にスッキリとした自然の表示型態となり、
その形状も容易に小形化（大型化も可能）できることが
わかる。即ち、縦横方向の表示分解能が上がり液晶表示
品質の向上がみられる。
善され、非常にスッキリとした自然の表示型態となり、
その形状も容易に小形化（大型化も可能）できることが
わかる。即ち、縦横方向の表示分解能が上がり液晶表示
品質の向上がみられる。
〈考案が解決しようとする問題点〉 ところで先行技術においては、実際に表示に使用するた
めに必要なフレームメモリ容量に対して、３倍のフレー
ムメモリ容量を用いる必要があるため、製品価格が高く
なるという問題点がある。
めに必要なフレームメモリ容量に対して、３倍のフレー
ムメモリ容量を用いる必要があるため、製品価格が高く
なるという問題点がある。
本考案は、この従来の技術の問題点に鑑みてなされたも
のであって、フレームメモリが表示に必要な量の３倍い
るという欠点を解消して必要量だけ実装すればよいよう
に構成して安価な液晶表示情報処理装置を提供すること
を目的とする。
のであって、フレームメモリが表示に必要な量の３倍い
るという欠点を解消して必要量だけ実装すればよいよう
に構成して安価な液晶表示情報処理装置を提供すること
を目的とする。
〈問題点を解決するための手段〉 上述の目的を達成するための本考案の液晶表示情報処理
装置は、R,G,Bの各カラードットが規則的に配列してド
ライバ回路で駆動されて液晶表示する表示部と、CPUに
よって動作を開始して前記液晶表示する為の画素データ
及び制御信号を出力するCRTコントローラ回路と、前記
画素データを表示に適したデータに処理して前記ドライ
バ回路にドライブ信号を出力する表示データ処理部とを
具備する液晶表示情報処理装置において、 前記CRTコントローラ回路を、 前記CPUによって制御される描画機能を有するグラフィ
ック・コントローラと、 前記CPUによって制御されるカラーレジスタ，及び前記
グラフィック・コントローラからのアドレス信号により
実際に表示される色情報を選択して出力する色情報選択
回路，を有し，ある画素に対して描画を行う時に，前記
グラフィック・コントローラから出力される描画信号を
入力して前記色情報選択回路からの色情報と前記カラー
レジスタからの色情報とのANDをとり実際に表示される
色情報を生成する色情報生成回路と、 該色情報生成回路で生成された色情報をストアするフレ
ームメモリと、 を具備して成る構成としたことを特徴とするものであ
る。
装置は、R,G,Bの各カラードットが規則的に配列してド
ライバ回路で駆動されて液晶表示する表示部と、CPUに
よって動作を開始して前記液晶表示する為の画素データ
及び制御信号を出力するCRTコントローラ回路と、前記
画素データを表示に適したデータに処理して前記ドライ
バ回路にドライブ信号を出力する表示データ処理部とを
具備する液晶表示情報処理装置において、 前記CRTコントローラ回路を、 前記CPUによって制御される描画機能を有するグラフィ
ック・コントローラと、 前記CPUによって制御されるカラーレジスタ，及び前記
グラフィック・コントローラからのアドレス信号により
実際に表示される色情報を選択して出力する色情報選択
回路，を有し，ある画素に対して描画を行う時に，前記
グラフィック・コントローラから出力される描画信号を
入力して前記色情報選択回路からの色情報と前記カラー
レジスタからの色情報とのANDをとり実際に表示される
色情報を生成する色情報生成回路と、 該色情報生成回路で生成された色情報をストアするフレ
ームメモリと、 を具備して成る構成としたことを特徴とするものであ
る。
〈実施例〉 以下本考案を図面に基づき説明する。尚、以下の図面に
おいて第５図乃至第８図と重複する部分は同一番号を付
してその説明は省略する。
おいて第５図乃至第８図と重複する部分は同一番号を付
してその説明は省略する。
第１図は本考案の具体的一実施例を示す液晶表示情報処
理装置のブロック線図である。
理装置のブロック線図である。
第１図において、20はCPU3によって動作を開始し、表示
部１に所定の画像を表示する為のR,G,Bから成る画素デ
ータGd10及び制御信号を出力するCRTC回路である。この
CRTC回路20は、Ｇ・C20aと、表示部１の画素と１対１に
対応した画素をストアするフレームメモリ20bと、以下
に詳述する色情報生成回路20cと、特殊な字体や記号等
を記憶するリファレンスメモリ20d（特殊な字体や記号
等がない場合は必要ではない）と、表示出力I/F（イン
ターフェイス）20eと、制御出力I/F20fとを具備する。
ここでＧ・C20aは、CPU3からの描画指令信号α１によっ
て動作して描画を行い、例えば１ビットのオン／オフの
モノクロ情報から成るデータをデータバスDb1に出力す
る描画機能を有する。又、色情報生成回路20cは、CPU3
によって制御（描画色が設定）されレジスタ情報Rc，
Gc，Bcを出力するカラーレジスタ20b1や,G・C20aからの
アドレス情報Adにより表示部１で実際に表示される色情
報（表示色）選択信号（以下「色情報」という）Rp，
Gp，Bpを出力する色情報選択回路20b2を有し、ある画素
に対して描画を行う時に、Ｇ・C20aからのモノクロ情報
と、色情報Rp，Gp，Bpと、レジスタ情報Rc，Gc，Bcとを
AND回路20b3a，20b3b，20b3cをとおしてANDを取り、OR
回路20b4を介してＧ・C20aからのコントロール信号W
D（書込み信号）で制御されるトライステートバッファ2
0b5を介して、実際に表示される色情報を生成してフレ
ームメモリ20bに出力すると共にＧ・C20aからのコント
ロール信号RD（読み出し信号）で制御されるトライステ
ートバッファ20b6を介してフレームメモリ20bに記憶さ
れる色情報を出力する機能を持つ。
部１に所定の画像を表示する為のR,G,Bから成る画素デ
ータGd10及び制御信号を出力するCRTC回路である。この
CRTC回路20は、Ｇ・C20aと、表示部１の画素と１対１に
対応した画素をストアするフレームメモリ20bと、以下
に詳述する色情報生成回路20cと、特殊な字体や記号等
を記憶するリファレンスメモリ20d（特殊な字体や記号
等がない場合は必要ではない）と、表示出力I/F（イン
ターフェイス）20eと、制御出力I/F20fとを具備する。
ここでＧ・C20aは、CPU3からの描画指令信号α１によっ
て動作して描画を行い、例えば１ビットのオン／オフの
モノクロ情報から成るデータをデータバスDb1に出力す
る描画機能を有する。又、色情報生成回路20cは、CPU3
によって制御（描画色が設定）されレジスタ情報Rc，
Gc，Bcを出力するカラーレジスタ20b1や,G・C20aからの
アドレス情報Adにより表示部１で実際に表示される色情
報（表示色）選択信号（以下「色情報」という）Rp，
Gp，Bpを出力する色情報選択回路20b2を有し、ある画素
に対して描画を行う時に、Ｇ・C20aからのモノクロ情報
と、色情報Rp，Gp，Bpと、レジスタ情報Rc，Gc，Bcとを
AND回路20b3a，20b3b，20b3cをとおしてANDを取り、OR
回路20b4を介してＧ・C20aからのコントロール信号W
D（書込み信号）で制御されるトライステートバッファ2
0b5を介して、実際に表示される色情報を生成してフレ
ームメモリ20bに出力すると共にＧ・C20aからのコント
ロール信号RD（読み出し信号）で制御されるトライステ
ートバッファ20b6を介してフレームメモリ20bに記憶さ
れる色情報を出力する機能を持つ。
第２図及び第３図は色情報選択回路20b2の説明に供する
図であり、特に第２図は色情報選択回路を，第３図は演
算器ｆの回路を図示す。又、第４図は本考案の動作を説
明するための図であり、四角の領域を赤（Ｒ）で塗る場
合の動作を表わしてあり、データの配列は表示部１の配
列と等しく示し、この時、（Ａ）はデータバスの出力，
（Ｂ）はカラーレジスタ内容、（Ｃ）は色情報選択回路
の出力、（Ｄ）はフレームメモリ出力、（Ｅ）は表示状
態を夫々図示する。
図であり、特に第２図は色情報選択回路を，第３図は演
算器ｆの回路を図示す。又、第４図は本考案の動作を説
明するための図であり、四角の領域を赤（Ｒ）で塗る場
合の動作を表わしてあり、データの配列は表示部１の配
列と等しく示し、この時、（Ａ）はデータバスの出力，
（Ｂ）はカラーレジスタ内容、（Ｃ）は色情報選択回路
の出力、（Ｄ）はフレームメモリ出力、（Ｅ）は表示状
態を夫々図示する。
これ等第２図乃至第４図を用いて、色情報選択回路20b2
について更に詳細に説明する。
について更に詳細に説明する。
第２図乃至第４図において、色情報選択回路20b2は、第
４図（Ｃ）に示すように、アドレス情報Adから色情報
Rp，Gp，Bpを出力する回路である。表示部１及びフレー
ムメモリ20bの割り付けに対して色情報選択回路20b2の
論理式は、 Rp＝［（Addr MOD 3）＝０］ Gp＝［（Addr MOD 3）＝１］ Bp＝［（Addr MOD 3）＝２］ …（１） のように表現できる。（１）式の意味は、例えば、Rpに
ついてはアドレスAddrを３で割った時の余剰が０になっ
た時にRpを真とし、GpについてはアドレスAddrを３で割
った時の余剰が１になった時にGpを真とし、Bpについて
はアドレスAddrを３で割った時の余剰が２になった時に
Bpを真とするものである。この（１）式は、特殊なデコ
ーダであるから、AND,OR,NOTの組合せによって実現する
ことができる。例えば、アドレス16ビットの場合（A0〜
A15）の具体的手段の一例は次のとおりとなる。
４図（Ｃ）に示すように、アドレス情報Adから色情報
Rp，Gp，Bpを出力する回路である。表示部１及びフレー
ムメモリ20bの割り付けに対して色情報選択回路20b2の
論理式は、 Rp＝［（Addr MOD 3）＝０］ Gp＝［（Addr MOD 3）＝１］ Bp＝［（Addr MOD 3）＝２］ …（１） のように表現できる。（１）式の意味は、例えば、Rpに
ついてはアドレスAddrを３で割った時の余剰が０になっ
た時にRpを真とし、GpについてはアドレスAddrを３で割
った時の余剰が１になった時にGpを真とし、Bpについて
はアドレスAddrを３で割った時の余剰が２になった時に
Bpを真とするものである。この（１）式は、特殊なデコ
ーダであるから、AND,OR,NOTの組合せによって実現する
ことができる。例えば、アドレス16ビットの場合（A0〜
A15）の具体的手段の一例は次のとおりとなる。
Addr＝20・A0＋21・A1＋22・A2＋…＋215・A15…（２） （但しAi＝０又は１）であるから、 Addr MOD 3 ＝（20・A0＋21・A1＋22・A2＋…＋215・A15）MOD 3 ＝｛（20・A0MOD 3）＋（21・A1MOD 3）＋（22・A2MOD
3）＋…（215・A15MOD 3）｝MOD 3 ＝（A0＋２・A1＋A2＋２・A3＋…＋２・A15）MOD 3 …
（３） となる。この演算をハードウェアで行うために、４ビッ
ト入力X0，X1，X2，X3に対し、２ビット出力Ｙ（ここで
はY0，Y1）を得る演算器ｆがあるものとする。即ち、 Ｙ＝Y0＋２・Y1 ≡ｆ（X0，X1，X2，X3） ＝（X0＋２・X1＋４・X2＋８・X3）MOD 3 ＝（X0＋２・X1＋X2＋２・X3）MOD 3 …（４） とるす。そうすると、（３）式は、 Addr MOD 3＝ ｛ｆ（A0，A1，A2，A3）＋ ｆ（A4，A5，A6，A7）＋ ｆ（A8，A9，A10，A11）＋ ｆ（A12，A13，A14，A15）｝MOD 3 …（５） となる。ここで、ｆ（A0，A1，A2，A3）の出力をB0，B1
とし、以下同様に定義すれば、（５）式は、 Addr MOD 3 ＝（B0＋2B1＋B2＋2B3＋B4＋2B5＋B6＋2B7）MOD 3 ＝｛ｆ（B0，B1，B2，B3）＋ｆ（B4，B5，B6，B7）｝MO
D 3 …（６） となる。ここで、ｆ（B0，B1，B2，B3）の出力をC0，C1
とし、以下同様に定義すれば、（６）式は、 Addr MOD 3 ＝（C0＋2C1＋C2＋2C3）MOD 3 ＝｛ｆ（C0，C1，C2，C3）｝ ＝D0＋２・D1 …（７） となり、２ビットの最終結果D0・D1を得る。これを用い
れば、 を得る。従って、演算器ｆを用いれば、色情報選択回路
20b2を第２図のように構成することができる。
3）＋…（215・A15MOD 3）｝MOD 3 ＝（A0＋２・A1＋A2＋２・A3＋…＋２・A15）MOD 3 …
（３） となる。この演算をハードウェアで行うために、４ビッ
ト入力X0，X1，X2，X3に対し、２ビット出力Ｙ（ここで
はY0，Y1）を得る演算器ｆがあるものとする。即ち、 Ｙ＝Y0＋２・Y1 ≡ｆ（X0，X1，X2，X3） ＝（X0＋２・X1＋４・X2＋８・X3）MOD 3 ＝（X0＋２・X1＋X2＋２・X3）MOD 3 …（４） とるす。そうすると、（３）式は、 Addr MOD 3＝ ｛ｆ（A0，A1，A2，A3）＋ ｆ（A4，A5，A6，A7）＋ ｆ（A8，A9，A10，A11）＋ ｆ（A12，A13，A14，A15）｝MOD 3 …（５） となる。ここで、ｆ（A0，A1，A2，A3）の出力をB0，B1
とし、以下同様に定義すれば、（５）式は、 Addr MOD 3 ＝（B0＋2B1＋B2＋2B3＋B4＋2B5＋B6＋2B7）MOD 3 ＝｛ｆ（B0，B1，B2，B3）＋ｆ（B4，B5，B6，B7）｝MO
D 3 …（６） となる。ここで、ｆ（B0，B1，B2，B3）の出力をC0，C1
とし、以下同様に定義すれば、（６）式は、 Addr MOD 3 ＝（C0＋2C1＋C2＋2C3）MOD 3 ＝｛ｆ（C0，C1，C2，C3）｝ ＝D0＋２・D1 …（７） となり、２ビットの最終結果D0・D1を得る。これを用い
れば、 を得る。従って、演算器ｆを用いれば、色情報選択回路
20b2を第２図のように構成することができる。
ところで、演算器ｆは表１のような真理値表となるの
で、第３図のような回路構成とすればよいことがわか
る。第３図の演算器ｆの回路はPLD（
）のような素子を用いて実現でき、大容量の
フレームメモリを有する先行技術に比べて、安価で且つ
小さく実装することができる。
で、第３図のような回路構成とすればよいことがわか
る。第３図の演算器ｆの回路はPLD（
）のような素子を用いて実現でき、大容量の
フレームメモリを有する先行技術に比べて、安価で且つ
小さく実装することができる。
このように構成した第１図の動作は以下のようになる。
:CPU3は、描画色を信号γを用いてカラーレジスタ20b
1に第４図（Ｂ）に示すようなレジスタ情報Rc，Gc，Bc
の内容を設定した後に、Ｇ・C20aに対して描画指令信号
α１を出力する。
1に第４図（Ｂ）に示すようなレジスタ情報Rc，Gc，Bc
の内容を設定した後に、Ｇ・C20aに対して描画指令信号
α１を出力する。
:G・C20aは、描画指令信号α１に基づき第４図（Ａ）
のような描画を行い、モノクロ情報をデータバスDb1に
出力すると共にアドレス情報Adを色情報選択回路20b2に
出力する。
のような描画を行い、モノクロ情報をデータバスDb1に
出力すると共にアドレス情報Adを色情報選択回路20b2に
出力する。
：色情報選択回路20b2からは上述したような色情報選
択がなされて、第４図（Ｃ）（ｉ）〜（iii）のような
色情報Rp，Gp，Bpが出力される。この時、上記したよう
に、フレームメモリ20bと表示部１の画素は１対１に対
応しており、フレームメモリ20bのアドレスが決まれ
ば、その番地の内容は表示部１のある場所、つまり特定
の色が定まるので、色情報選択回路20b2の色情報Rp，
Gp，Bpの内１ビットだけが有効となる。
択がなされて、第４図（Ｃ）（ｉ）〜（iii）のような
色情報Rp，Gp，Bpが出力される。この時、上記したよう
に、フレームメモリ20bと表示部１の画素は１対１に対
応しており、フレームメモリ20bのアドレスが決まれ
ば、その番地の内容は表示部１のある場所、つまり特定
の色が定まるので、色情報選択回路20b2の色情報Rp，
Gp，Bpの内１ビットだけが有効となる。
：レジスタ情報Rc，Gc，Bcと、色情報Rp，Gp，Bpと、
モノクロ情報とがAND回路20b3a，20b3b，20b3cで夫々AN
Dを取られ、更にOR回路20b4で統合され、グラフックコ
ントローラ20aからの出力されるコントロール信号WDで
制御されるトライステートバッファ20b5を介して生成し
た色情報Dout＝Rc・Rp＋Gc・Gp＋Bc・Bpをフレームメモ
リ20bに出力する。
モノクロ情報とがAND回路20b3a，20b3b，20b3cで夫々AN
Dを取られ、更にOR回路20b4で統合され、グラフックコ
ントローラ20aからの出力されるコントロール信号WDで
制御されるトライステートバッファ20b5を介して生成し
た色情報Dout＝Rc・Rp＋Gc・Gp＋Bc・Bpをフレームメモ
リ20bに出力する。
：この結果、フレームメモリ20bには第４図（Ｄ）の
ようなカラー表示内容の情報がストアされる。
ようなカラー表示内容の情報がストアされる。
：ストアされたカラー表示内容は、Ｇ・C20aの読み出
し信号によって読み出され、コントロール信号RDで制御
されるトライステートバッファ20b6を介してＧ・C20aに
出力されると共にデータバスDb2を介して表示出力I/F20
eから表示データ処理部40に出力される。尚、Ｇ・C20a
から制御出力I/F20fを介して出力される出力信号は適宜
制御されて出力される。このようにして第４図（Ｅ）の
ような表示が表示部１において成される。
し信号によって読み出され、コントロール信号RDで制御
されるトライステートバッファ20b6を介してＧ・C20aに
出力されると共にデータバスDb2を介して表示出力I/F20
eから表示データ処理部40に出力される。尚、Ｇ・C20a
から制御出力I/F20fを介して出力される出力信号は適宜
制御されて出力される。このようにして第４図（Ｅ）の
ような表示が表示部１において成される。
〈考案の効果〉 以上、実施例と共に具体的に本考案を説明したように、
液晶表示素子の１画素を１ピクセルで表示する本考案の
液晶表示情報処理装置によれば、Ｇ・Ｃでモノクロ情報
として処理した後に色情報を付加する構成のため、１画
素毎にコントロール可能となり、表示分解能が１ピクセ
ル１画素となるために高分解能の表示が可能となる。
又、先行技術においては、フレームメモリはR,G,B別々
に有し、表示時にその中の１つを画素毎に選択していた
のに対し、本考案では描画時にR,G,Bの中の１つを選択
してフレームメモリにストアするようにしたので、先行
技術に対してメモリ量が1/3で済む事となる、等の効果
がある。
液晶表示素子の１画素を１ピクセルで表示する本考案の
液晶表示情報処理装置によれば、Ｇ・Ｃでモノクロ情報
として処理した後に色情報を付加する構成のため、１画
素毎にコントロール可能となり、表示分解能が１ピクセ
ル１画素となるために高分解能の表示が可能となる。
又、先行技術においては、フレームメモリはR,G,B別々
に有し、表示時にその中の１つを画素毎に選択していた
のに対し、本考案では描画時にR,G,Bの中の１つを選択
してフレームメモリにストアするようにしたので、先行
技術に対してメモリ量が1/3で済む事となる、等の効果
がある。
第１図は本考案の具体的一実施例を示す液晶表示情報処
理装置のブロック線図、第２図及び第３図は第１図の色
情報選択回路の説明に供する図、第４図は本考案の動作
を説明するための図、第５図は従来の液晶表示情報処理
装置のブロック線図、第６図は従来の技術の問題点の説
明に供する図、第７図は先行技術の液晶表示情報処理装
置のブロック線図、第８図は先行技術の問題点の説明に
供する図である。 １…表示部、2,20…CRTコントローラ回路（CRTC回
路）、20c…色情報生成回路、4,40…表示データ処理
部。
理装置のブロック線図、第２図及び第３図は第１図の色
情報選択回路の説明に供する図、第４図は本考案の動作
を説明するための図、第５図は従来の液晶表示情報処理
装置のブロック線図、第６図は従来の技術の問題点の説
明に供する図、第７図は先行技術の液晶表示情報処理装
置のブロック線図、第８図は先行技術の問題点の説明に
供する図である。 １…表示部、2,20…CRTコントローラ回路（CRTC回
路）、20c…色情報生成回路、4,40…表示データ処理
部。
Claims (1)
- 【請求項１】R,G,Bの各カラードットが規則的に配列し
てドライバ回路で駆動されて液晶表示する表示部と、CP
Uによって動作を開始して前記液晶表示する為の画素デ
ータ及び制御信号を出力するCRTコントローラ回路と、
前記画素データを表示に適したデータに処理して前記ド
ライバ回路にドライブ信号を出力する表示データ処理部
とを具備する液晶表示情報処理装置において、 前記CRTコントローラ回路を、 前記CPUによって制御される描画機能を有するグラフィ
ック・コントローラと、 前記CPUによって制御されるカラーレジスタ，及び前記
グラフィック・コントローラからのアドレス信号により
実際に表示される色情報を選択して出力する色情報選択
回路，を有し，ある画素に対して描画を行う時に，前記
グラフィック・コントローラから出力される描画信号を
入力して前記色情報選択回路からの色情報と前記カラー
レジスタからの色情報とのANDをとり実際に表示される
色情報を生成する色情報生成回路と、 該色情報生成回路で生成された色情報をストアするフレ
ームメモリと、 を具備して成る構成としたことを特徴とする液晶表示情
報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14118387U JPH0725828Y2 (ja) | 1987-09-16 | 1987-09-16 | 液晶表示情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14118387U JPH0725828Y2 (ja) | 1987-09-16 | 1987-09-16 | 液晶表示情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6445891U JPS6445891U (ja) | 1989-03-20 |
| JPH0725828Y2 true JPH0725828Y2 (ja) | 1995-06-07 |
Family
ID=31406029
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14118387U Expired - Lifetime JPH0725828Y2 (ja) | 1987-09-16 | 1987-09-16 | 液晶表示情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0725828Y2 (ja) |
-
1987
- 1987-09-16 JP JP14118387U patent/JPH0725828Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6445891U (ja) | 1989-03-20 |
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