JPH07260890A - 半導体試験装置用不良解析装置 - Google Patents
半導体試験装置用不良解析装置Info
- Publication number
- JPH07260890A JPH07260890A JP6079525A JP7952594A JPH07260890A JP H07260890 A JPH07260890 A JP H07260890A JP 6079525 A JP6079525 A JP 6079525A JP 7952594 A JP7952594 A JP 7952594A JP H07260890 A JPH07260890 A JP H07260890A
- Authority
- JP
- Japan
- Prior art keywords
- fail
- signal
- dut
- gate
- under test
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 15
- 238000012360 testing method Methods 0.000 claims description 37
- 230000002401 inhibitory effect Effects 0.000 claims description 2
- 230000002950 deficient Effects 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 238000005259 measurement Methods 0.000 description 4
- 230000007547 defect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
Landscapes
- Testing Electric Properties And Detecting Electric Faults (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【目的】 半導体試験装置の不良解析装置において、複
数の被測定デバイスを同時に測定する場合に、不良解析
装置が被測定デバイス数分用意されていなくても、各被
測定デバイスの初期不良状態を１回のパターン発生で格
納することが可能な、半導体試験装置用不良解析装置を
提供する。 【構成】 各被測定デバイスのフェイル信号ＦＯＲｎの
後段に、フェイル数を計数する計数手段を設ける。そし
て、当該計数手段の出力によりフェイル信号の通過を禁
止するゲート手段を設ける。そして、当該各ゲート手段
の出力を論理和するオアゲート手段を設ける。そして、
このトータルフェイル信号をＤＦＭコント部に与えて、
フェイル・メモリを制御する。このように、半導体試験
装置用不良解析装置を構成する。
数の被測定デバイスを同時に測定する場合に、不良解析
装置が被測定デバイス数分用意されていなくても、各被
測定デバイスの初期不良状態を１回のパターン発生で格
納することが可能な、半導体試験装置用不良解析装置を
提供する。 【構成】 各被測定デバイスのフェイル信号ＦＯＲｎの
後段に、フェイル数を計数する計数手段を設ける。そし
て、当該計数手段の出力によりフェイル信号の通過を禁
止するゲート手段を設ける。そして、当該各ゲート手段
の出力を論理和するオアゲート手段を設ける。そして、
このトータルフェイル信号をＤＦＭコント部に与えて、
フェイル・メモリを制御する。このように、半導体試験
装置用不良解析装置を構成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体試験装置の不良
解析装置において、複数の被測定デバイスを同時に測定
する場合に、不良解析装置が被測定デバイス数分用意さ
れていなくても、各被測定デバイスの初期不良状態を格
納することが可能な、半導体試験装置用不良解析装置に
関する。
解析装置において、複数の被測定デバイスを同時に測定
する場合に、不良解析装置が被測定デバイス数分用意さ
れていなくても、各被測定デバイスの初期不良状態を格
納することが可能な、半導体試験装置用不良解析装置に
関する。
【０００２】
【従来の技術】一般に、半導体試験装置に搭載された不
良解析装置では、不良解析のための制御部を１つしか持
たない場合が多い。このため、複数の被測定デバイスを
測定する場合には、全ての被測定デバイスについての不
良ケ所を一度に検出することが困難である。
良解析装置では、不良解析のための制御部を１つしか持
たない場合が多い。このため、複数の被測定デバイスを
測定する場合には、全ての被測定デバイスについての不
良ケ所を一度に検出することが困難である。
【０００３】図４は、従来から一般的に使用されてい
る、半導体試験装置用不良解析装置の例である。図４で
は、複数個同時測定する例として４ケ同時測定の場合を
示している。
る、半導体試験装置用不良解析装置の例である。図４で
は、複数個同時測定する例として４ケ同時測定の場合を
示している。
【０００４】図４において、おのおののＤＵＴ＃１・１
１ーＤＵＴ＃４・１４は、Ａ、Ｂ、Ｃの３つの出力信号
を持つとする。これらの各出力信号はコンパレータ群２
０において、期待値と比較され、フェイル信号ＦＡＩＬ
を出力する。ＤＵＴ＃１・１１のＦＡＩＬ信号は、オア
ゲート３１で論理和され被測定デバイス毎のフェイル信
号ＦＯＲ１信号として、フェイル・マスク部４０内のア
ンドゲート４１に入力する。同様にＤＵＴ＃２、＃３、
＃４の各フェイル信号についても論理和をとった後にア
ンドゲート４２、４３、４４に与える。各アンドゲート
（４１、４２、４３、４４）の出力は、オアゲート４５
に入力し、全デバイスのトータルフェイル信号ＳＴＯＲ
となる。次に、ＤＦＭコント部５０に於いては、この１
ケ所にあつめられた全デバイスのフェイル信号ＳＴＯＲ
を、フェイル・メモリにストアすべきかどうかを制御し
て、ＳＴＣ信号として、フェイル・メモリ６０に与え
る。
１ーＤＵＴ＃４・１４は、Ａ、Ｂ、Ｃの３つの出力信号
を持つとする。これらの各出力信号はコンパレータ群２
０において、期待値と比較され、フェイル信号ＦＡＩＬ
を出力する。ＤＵＴ＃１・１１のＦＡＩＬ信号は、オア
ゲート３１で論理和され被測定デバイス毎のフェイル信
号ＦＯＲ１信号として、フェイル・マスク部４０内のア
ンドゲート４１に入力する。同様にＤＵＴ＃２、＃３、
＃４の各フェイル信号についても論理和をとった後にア
ンドゲート４２、４３、４４に与える。各アンドゲート
（４１、４２、４３、４４）の出力は、オアゲート４５
に入力し、全デバイスのトータルフェイル信号ＳＴＯＲ
となる。次に、ＤＦＭコント部５０に於いては、この１
ケ所にあつめられた全デバイスのフェイル信号ＳＴＯＲ
を、フェイル・メモリにストアすべきかどうかを制御し
て、ＳＴＣ信号として、フェイル・メモリ６０に与え
る。
【０００５】ところで、被測定デバイスに印加し比較さ
れるテストパターンの数が６４ｋＷー１６ＭＷ以上であ
るのに対して、フェイルメモリの容量は、１ｋＷがせい
ぜいである。これは、１個の被測定デバイスの不良解析
を行う場合において、不良ケ所は最大で比較パターン数
を発生する可能性があるが、不良解析という性格上、１
ｋＷ以内の容量で十分であるためである。
れるテストパターンの数が６４ｋＷー１６ＭＷ以上であ
るのに対して、フェイルメモリの容量は、１ｋＷがせい
ぜいである。これは、１個の被測定デバイスの不良解析
を行う場合において、不良ケ所は最大で比較パターン数
を発生する可能性があるが、不良解析という性格上、１
ｋＷ以内の容量で十分であるためである。
【０００６】ここで、図４におけるＤＦＭコント部５０
は、全被測定デバイスの論理和であるトータルフェイル
をフェイル・マスク部４０より受け取り、また、パター
ンカウント、パターンのアドレス、トータルフェイルを
カウントした値などにより、いつからフェイル・メモリ
６０にストアし、いつ終了するかを制御する部分であ
る。しかしながら、ＤＦＭコント部５０の入力は全被測
定デバイスのフェイル信号の倫理和であるトータルフェ
イルであるため、どのＤＵＴからのフェイル信号である
か区別がつかない。
は、全被測定デバイスの論理和であるトータルフェイル
をフェイル・マスク部４０より受け取り、また、パター
ンカウント、パターンのアドレス、トータルフェイルを
カウントした値などにより、いつからフェイル・メモリ
６０にストアし、いつ終了するかを制御する部分であ
る。しかしながら、ＤＦＭコント部５０の入力は全被測
定デバイスのフェイル信号の倫理和であるトータルフェ
イルであるため、どのＤＵＴからのフェイル信号である
か区別がつかない。
【０００７】このため、一般に、複数個の被測定デバイ
スを同時測定するときには、フェイル・マスク機能を併
用し、各ＤＵＴ毎のフェイル信号を無効にしている。図
４のフェイル・マスク部４０の各アンドゲート（４１、
４２、４３、４４）におのおのマスク信号を与え、対象
とする被測定デバイスのフェイル信号ＦＯＲｎのみを不
良解析の制御部であるＤＦＭコント５０に伝える。つま
り、パス／フェイルの判断は、１回のテストで全デバイ
スを測定することが可能だが、不良解析を行う場合に
は、被測定デバイスの個数回だけテストをしなければな
らなかった。
スを同時測定するときには、フェイル・マスク機能を併
用し、各ＤＵＴ毎のフェイル信号を無効にしている。図
４のフェイル・マスク部４０の各アンドゲート（４１、
４２、４３、４４）におのおのマスク信号を与え、対象
とする被測定デバイスのフェイル信号ＦＯＲｎのみを不
良解析の制御部であるＤＦＭコント５０に伝える。つま
り、パス／フェイルの判断は、１回のテストで全デバイ
スを測定することが可能だが、不良解析を行う場合に
は、被測定デバイスの個数回だけテストをしなければな
らなかった。
【０００８】もしも、従来構成において、複数の被測定
デバイスを同時に不良解析しようとすると、次のような
不都合を生じる。図５は、各ＤＵＴのフェイル信号と、
その信号によってフェイルメモリへストア信号が出され
る様子を示す。図５で、ＤＵＴ＃２はマスクされてお
り、ストア信号ＳＴＯＲが出される要素とはならない。
また、フェイル・メモリへは、最大８ケしかストアでき
ないとする。ＤＦＭコント部５０へのストア信号ＳＴＯ
Ｒとして、ＤＵＴ＃１Ａにより、１番目が発生する。次
に、ＤＵＴ＃４Ｂにより、２番目が発生する、次に、Ｄ
ＵＴ＃１Ｂにより、３番目が発生する。このように、次
々と８番目まで発生フェイルの様子がフェイル・メモリ
にストアされていく。しかし、８番目を越える時点で発
生したＤＵＴ＃３のフェイルは、既にストア最大値を越
えているため、フェイル・メモリにストアすることがで
きない。このように、パターン発生が始まり，ＤＵＴ＃
３のフェイルが初めてでるところにはフェイル・メモリ
が最大になってしまい、どこでＤＵＴ＃３がフェイルし
たか判別できなくなる。
デバイスを同時に不良解析しようとすると、次のような
不都合を生じる。図５は、各ＤＵＴのフェイル信号と、
その信号によってフェイルメモリへストア信号が出され
る様子を示す。図５で、ＤＵＴ＃２はマスクされてお
り、ストア信号ＳＴＯＲが出される要素とはならない。
また、フェイル・メモリへは、最大８ケしかストアでき
ないとする。ＤＦＭコント部５０へのストア信号ＳＴＯ
Ｒとして、ＤＵＴ＃１Ａにより、１番目が発生する。次
に、ＤＵＴ＃４Ｂにより、２番目が発生する、次に、Ｄ
ＵＴ＃１Ｂにより、３番目が発生する。このように、次
々と８番目まで発生フェイルの様子がフェイル・メモリ
にストアされていく。しかし、８番目を越える時点で発
生したＤＵＴ＃３のフェイルは、既にストア最大値を越
えているため、フェイル・メモリにストアすることがで
きない。このように、パターン発生が始まり，ＤＵＴ＃
３のフェイルが初めてでるところにはフェイル・メモリ
が最大になってしまい、どこでＤＵＴ＃３がフェイルし
たか判別できなくなる。
【０００９】このように、従来構成において、複数個の
ＤＵＴの不良ケ所を検出するためには、調査対象以外の
ＤＵＴをすべてマスクして１個づつ毎回パターン発生を
行い不良データを取り込まなければならなかった。
ＤＵＴの不良ケ所を検出するためには、調査対象以外の
ＤＵＴをすべてマスクして１個づつ毎回パターン発生を
行い不良データを取り込まなければならなかった。
【００１０】
【発明が解決しようとする課題】本発明は、上述したよ
うな従来の技術が有する問題点に鑑みてなされるもので
あって、半導体試験装置の不良解析装置において、複数
の被測定デバイスを同時に測定する場合に、不良解析装
置が被測定デバイス数分用意されていなくても、各被測
定デバイスの初期不良状態を１回のパターン発生で格納
することが可能な、半導体試験装置用不良解析装置を提
供するものである。
うな従来の技術が有する問題点に鑑みてなされるもので
あって、半導体試験装置の不良解析装置において、複数
の被測定デバイスを同時に測定する場合に、不良解析装
置が被測定デバイス数分用意されていなくても、各被測
定デバイスの初期不良状態を１回のパターン発生で格納
することが可能な、半導体試験装置用不良解析装置を提
供するものである。
【００１１】
【課題を解決するための手段】複数の被測定デバイスを
同時に測定する、半導体試験装置の不良解析装置におい
て、各被測定デバイスのフェイル信号ＦＯＲｎの後段
に、フェイル数を計数する計数手段を設ける。そして、
当該計数手段の出力によりフェイル信号の通過を禁止す
るゲート手段を設ける。そして、当該各ゲート手段の出
力を論理和するオアゲート手段を設ける。そして、この
トータルフェイル信号をＤＦＭコント部に与えて、フェ
イル・メモリを制御する。このように、半導体試験装置
用不良解析装置を構成する。
同時に測定する、半導体試験装置の不良解析装置におい
て、各被測定デバイスのフェイル信号ＦＯＲｎの後段
に、フェイル数を計数する計数手段を設ける。そして、
当該計数手段の出力によりフェイル信号の通過を禁止す
るゲート手段を設ける。そして、当該各ゲート手段の出
力を論理和するオアゲート手段を設ける。そして、この
トータルフェイル信号をＤＦＭコント部に与えて、フェ
イル・メモリを制御する。このように、半導体試験装置
用不良解析装置を構成する。
【００１２】
【作用】この発明によれば、フェイル信号が入力してく
ると、この初めてのフェイル信号により、１度だけフェ
イル出力を行う。その後は、フリップフロップの出力反
転により、ゲートでフェイル信号の通過が禁止されるの
で、それ以降はフェイル出力を行わない。この機能によ
り、ＤＵＴの個数回だけパターン発生しなければならな
かった各ＤＵＴの最初のフェイルの発見が１回のパター
ン発生で可能となる。また、上記の回数１回は、カウン
タ等の計数手段により、任意の数のフェイル数について
も設定し動作できる。
ると、この初めてのフェイル信号により、１度だけフェ
イル出力を行う。その後は、フリップフロップの出力反
転により、ゲートでフェイル信号の通過が禁止されるの
で、それ以降はフェイル出力を行わない。この機能によ
り、ＤＵＴの個数回だけパターン発生しなければならな
かった各ＤＵＴの最初のフェイルの発見が１回のパター
ン発生で可能となる。また、上記の回数１回は、カウン
タ等の計数手段により、任意の数のフェイル数について
も設定し動作できる。
【００１３】
【実施例】本発明の実施例について図面を参照して説明
する。図１は本発明の１実施例を示すブロック図であ
る。フェイル・マスク部１４０を次の様に構成する。Ｄ
ＵＴ毎のフェイル信号ＦＯＲ１の後段に、フリップフロ
ップ１５１を設ける。フリップフロップ１５１の反転出
力にアンドゲート１６１を設けて接続する。アンドゲー
ト１６１の他の入力端子には、当該フリップフロップ１
５１の入力端子を接続する。当該フリップフロップのト
リガ端子には、外部からクロック信号を与える。また、
当該アンドゲート１６１の出力には、セレクタ１７１を
設けて、接続し、モード切替信号により、従来通りの動
作機能を選択可能としておく。当該セレクタ１７１の出
力は、オアゲート４５の１入力端子に接続する。同様
に、ＤＵＴ＃２に関するフェイル信号ＦＯＲ２について
も、フリップフロップ１５２、アンドゲート１６２、セ
レクタ１７２を設けて接続する。ＤＵＴ＃３とＤＵＴ＃
４に関しても同様に構成する。このように、フェイル・
マスク部１４０を構成する。
する。図１は本発明の１実施例を示すブロック図であ
る。フェイル・マスク部１４０を次の様に構成する。Ｄ
ＵＴ毎のフェイル信号ＦＯＲ１の後段に、フリップフロ
ップ１５１を設ける。フリップフロップ１５１の反転出
力にアンドゲート１６１を設けて接続する。アンドゲー
ト１６１の他の入力端子には、当該フリップフロップ１
５１の入力端子を接続する。当該フリップフロップのト
リガ端子には、外部からクロック信号を与える。また、
当該アンドゲート１６１の出力には、セレクタ１７１を
設けて、接続し、モード切替信号により、従来通りの動
作機能を選択可能としておく。当該セレクタ１７１の出
力は、オアゲート４５の１入力端子に接続する。同様
に、ＤＵＴ＃２に関するフェイル信号ＦＯＲ２について
も、フリップフロップ１５２、アンドゲート１６２、セ
レクタ１７２を設けて接続する。ＤＵＴ＃３とＤＵＴ＃
４に関しても同様に構成する。このように、フェイル・
マスク部１４０を構成する。
【００１４】図２に、本発明によるフェイル出力タイミ
ングチャートを示す。先ず、スタートクリア信号によ
り、フリップフロップ１５１がクリアされる。次に、フ
ェイル信号はゲート４１出力に示す波形で入力してく
る。この初めてのフェイル信号により、１度だけゲート
１６１により、フェイル出力を行う。その後は、フリッ
プフロップ１５１の出力反転により、ゲート１６１でフ
ェイル信号の通過が禁止されるので、それ以降はフェイ
ル出力を行わない。
ングチャートを示す。先ず、スタートクリア信号によ
り、フリップフロップ１５１がクリアされる。次に、フ
ェイル信号はゲート４１出力に示す波形で入力してく
る。この初めてのフェイル信号により、１度だけゲート
１６１により、フェイル出力を行う。その後は、フリッ
プフロップ１５１の出力反転により、ゲート１６１でフ
ェイル信号の通過が禁止されるので、それ以降はフェイ
ル出力を行わない。
【００１５】図３に、本発明による、各ＤＵＴのフェイ
ル信号と、その信号によってフェイルメモリへストア信
号が出される様子を示す。図３で、ＤＵＴ＃２はマスク
されており、ストア信号ＳＴＯＲが出される要素とはな
らない。また、フェイル・メモリへは、最大８ケしかス
トアできないとする。ＤＦＭコント部５０へのストア信
号ＳＴＯＲとして、ＤＵＴ＃１Ａにより、１番目が発生
する。次に、ＤＵＴ＃４Ｂにより、２番目が発生する、
次に、ＤＵＴ＃３Ａにより、３番目が発生する。このよ
うに、次々と発生フェイルの様子がフェイル・メモリに
ストアされていく。このように、ＤＵＴ＃１、＃３、＃
４の各最初のフェイルのサイクルだけがフェイル・メモ
リ６０へ記録されているのがわかる。この機能により、
ＤＵＴの個数回だけパターン発生しなければならなかっ
た各ＤＵＴの最初のフェイルの発見が１回のパターン発
生で可能となる。
ル信号と、その信号によってフェイルメモリへストア信
号が出される様子を示す。図３で、ＤＵＴ＃２はマスク
されており、ストア信号ＳＴＯＲが出される要素とはな
らない。また、フェイル・メモリへは、最大８ケしかス
トアできないとする。ＤＦＭコント部５０へのストア信
号ＳＴＯＲとして、ＤＵＴ＃１Ａにより、１番目が発生
する。次に、ＤＵＴ＃４Ｂにより、２番目が発生する、
次に、ＤＵＴ＃３Ａにより、３番目が発生する。このよ
うに、次々と発生フェイルの様子がフェイル・メモリに
ストアされていく。このように、ＤＵＴ＃１、＃３、＃
４の各最初のフェイルのサイクルだけがフェイル・メモ
リ６０へ記録されているのがわかる。この機能により、
ＤＵＴの個数回だけパターン発生しなければならなかっ
た各ＤＵＴの最初のフェイルの発見が１回のパターン発
生で可能となる。
【００１６】上記構成では、各ＤＵＴの最初のフェイル
のみをストアしている。しかし、最初の１個のフェイル
だけでなく、任意の数のフェイルをストアしたい場合が
ある。この場合は、次のように構成する。フェイル・マ
スク部１４０内の、フリップフロップ（１５１、１５
２、１５３、１５４）に替えて、カウンタ（１５１、１
５２、１５３、１５４）で構成する。そして、各カウン
タに任意の数値を設定し、この数値のフェイル数の後に
ゲート（１６１、１６２、１６３、１６４）を閉じるよ
うに構成すればよい。
のみをストアしている。しかし、最初の１個のフェイル
だけでなく、任意の数のフェイルをストアしたい場合が
ある。この場合は、次のように構成する。フェイル・マ
スク部１４０内の、フリップフロップ（１５１、１５
２、１５３、１５４）に替えて、カウンタ（１５１、１
５２、１５３、１５４）で構成する。そして、各カウン
タに任意の数値を設定し、この数値のフェイル数の後に
ゲート（１６１、１６２、１６３、１６４）を閉じるよ
うに構成すればよい。
【００１７】
【発明の効果】以上説明したように本発明は構成されて
いるので、次に記載する効果を奏する。半導体試験装置
の不良解析装置において、複数の被測定デバイスを同時
に測定する場合に、不良解析装置が被測定デバイス数分
用意されていなくても、各被測定デバイスの初期不良状
態を１回のパターン発生で格納する、半導体試験装置用
不良解析装置が提供できた。
いるので、次に記載する効果を奏する。半導体試験装置
の不良解析装置において、複数の被測定デバイスを同時
に測定する場合に、不良解析装置が被測定デバイス数分
用意されていなくても、各被測定デバイスの初期不良状
態を１回のパターン発生で格納する、半導体試験装置用
不良解析装置が提供できた。
【図１】本発明の１実施例を示すブロック図である。
【図２】本発明によるフェイル出力タイミングチャート
を示す。
を示す。
【図３】本発明による、各ＤＵＴのフェイル信号と、そ
の信号によってフェイルメモリへストア信号が出される
様子を示す。
の信号によってフェイルメモリへストア信号が出される
様子を示す。
【図４】従来から一般的に使用されている、半導体試験
装置用不良解析装置の例である。
装置用不良解析装置の例である。
【図５】従来の、各ＤＵＴのフェイル信号と、その信号
によってフェイルメモリへストア信号が出される様子を
示す。
によってフェイルメモリへストア信号が出される様子を
示す。
１１ ＤＵＴ＃１ １２ ＤＵＴ＃２ １３ ＤＵＴ＃３ １４ ＤＵＴ＃４ ２０ コンパレータ群 ３１、３２、３３、３４ オアゲート ４１、４２、４３、４４ アンドゲート ４５ オアゲート ５０ ＤＦＭコント部 ６０ フェイル・メモリ １５１、１５２、１５３、１５４ フリップ
フロップ １６１、１６２、１６３、１６４ アンドゲ
ート １７１、１７２、１７３、１７４ セレクタ
フロップ １６１、１６２、１６３、１６４ アンドゲ
ート １７１、１７２、１７３、１７４ セレクタ
Claims (1)
- 【請求項１】 複数の被測定デバイスを同時に測定する
半導体試験装置の不良解析装置において、 各被測定デバイスのフェイル信号ＦＯＲｎを入力とす
る、フェイル数を計数する計数手段（１５１、１５２、
１５３、１５４）を設け、 当該計数手段の出力によりフェイル信号の通過を禁止す
るゲート手段（１６１、１６２、１６３、１６４）を設
け、 当該各ゲート手段の出力を論理和するオアゲート手段
（４５）を設け、以上を具備したことを特徴とする、半
導体試験装置用不良解析装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6079525A JPH07260890A (ja) | 1994-03-25 | 1994-03-25 | 半導体試験装置用不良解析装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6079525A JPH07260890A (ja) | 1994-03-25 | 1994-03-25 | 半導体試験装置用不良解析装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07260890A true JPH07260890A (ja) | 1995-10-13 |
Family
ID=13692406
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6079525A Pending JPH07260890A (ja) | 1994-03-25 | 1994-03-25 | 半導体試験装置用不良解析装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07260890A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012004832A1 (ja) * | 2010-07-07 | 2012-01-12 | 株式会社アドバンテスト | フェイルキャプチャモジュールおよびそれを用いた試験装置、フェイルキャプチャ方法 |
-
1994
- 1994-03-25 JP JP6079525A patent/JPH07260890A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012004832A1 (ja) * | 2010-07-07 | 2012-01-12 | 株式会社アドバンテスト | フェイルキャプチャモジュールおよびそれを用いた試験装置、フェイルキャプチャ方法 |
| JPWO2012004832A1 (ja) * | 2010-07-07 | 2013-09-02 | 株式会社アドバンテスト | フェイルキャプチャモジュールおよびそれを用いた試験装置、フェイルキャプチャ方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6971054B2 (en) | Method and system for determining repeatable yield detractors of integrated circuits | |
| KR100506777B1 (ko) | 반도체 테스트 시스템을 위한 글리치 검출 | |
| KR100217535B1 (ko) | 이벤트 한정 검사 아키텍춰 | |
| US6959408B2 (en) | IC with serial scan path, protocol memory, and event circuit | |
| JP3893238B2 (ja) | 半導体記憶装置の不良解析装置 | |
| US5610925A (en) | Failure analyzer for semiconductor tester | |
| US7093174B2 (en) | Tester channel count reduction using observe logic and pattern generator | |
| KR100200481B1 (ko) | 테스트 회로 | |
| Huang et al. | Using fault model relaxation to diagnose real scan chain defects | |
| US6105156A (en) | LSI tester for use in LSI fault analysis | |
| JPH06201801A (ja) | Ｂｉｓｔ回路に用いるための改良されたデータ分析器および分析方法 | |
| US6751765B1 (en) | Method and system for determining repeatable yield detractors of integrated circuits | |
| JPH11174126A (ja) | 論理回路の組込み自己検査パターン発生装置およびパタ ーン選定方法 | |
| JPH07260890A (ja) | 半導体試験装置用不良解析装置 | |
| JP2985056B2 (ja) | Ｉｃ試験装置 | |
| KR100336156B1 (ko) | 카운터검사방법및장치와시리얼억세스메모리 | |
| JP3398755B2 (ja) | Ｉｃテスタの電流測定装置 | |
| KR100217536B1 (ko) | 이벤트 한정 검사 방법 및 회로 | |
| JP2006349548A (ja) | 組み込み自己検査回路 | |
| Whetsel | Event qualification: A gateway to at-speed system testing | |
| US5771267A (en) | Burn-in activity monitor | |
| KR950006214B1 (ko) | 셀프체크회로부착 패턴메모리회로 | |
| JP2937440B2 (ja) | 集積回路検査装置 | |
| JP2773148B2 (ja) | テスト容易化回路設計方法 | |
| JPH01244380A (ja) | Ｉｃ試験装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030708 |