JPH06201801A - Ｂｉｓｔ回路に用いるための改良されたデータ分析器および分析方法 - Google Patents
Ｂｉｓｔ回路に用いるための改良されたデータ分析器および分析方法Info
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- JPH06201801A JPH06201801A JP5246021A JP24602193A JPH06201801A JP H06201801 A JPH06201801 A JP H06201801A JP 5246021 A JP5246021 A JP 5246021A JP 24602193 A JP24602193 A JP 24602193A JP H06201801 A JPH06201801 A JP H06201801A
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- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 比較およびシグネチャ分析の両方の分析を行
うことができ、しかも必要とするゲート・カウントは最
少の、ＢＩＳＴ回路において用いるためのデータ分析器
を提供する。 【構成】 このデータ分析器は、回路の応答データ流に
対して、比較分析およびシグネチャ分析の双方を行うこ
とができるものである。前記データ分析器は、直列結合
された複数のデータレジスタ（３２）を含んでおり、各
データ・レジスタは、前記回路の応答データ流の１デー
タ・ビットについて、比較分析およびシグネチャ分析を
行うことができる。これによって、被検査回路の故障の
有無について、完全かつ全体的に検査することが可能と
なる。
うことができ、しかも必要とするゲート・カウントは最
少の、ＢＩＳＴ回路において用いるためのデータ分析器
を提供する。 【構成】 このデータ分析器は、回路の応答データ流に
対して、比較分析およびシグネチャ分析の双方を行うこ
とができるものである。前記データ分析器は、直列結合
された複数のデータレジスタ（３２）を含んでおり、各
データ・レジスタは、前記回路の応答データ流の１デー
タ・ビットについて、比較分析およびシグネチャ分析を
行うことができる。これによって、被検査回路の故障の
有無について、完全かつ全体的に検査することが可能と
なる。
Description
【０００１】
【産業上の利用分野】本発明は、一般的に、組み込み型
自己検査（ＢＩＳＴ：ｂｕｉｌｔ−ｉｎ ｓｅｌｆ ｔ
ｅｓｔ ）回路に関し、特に、素子の完全な自己検査を
行うデータ分析器に関するものである。
自己検査（ＢＩＳＴ：ｂｕｉｌｔ−ｉｎ ｓｅｌｆ ｔ
ｅｓｔ ）回路に関し、特に、素子の完全な自己検査を
行うデータ分析器に関するものである。
【０００２】
【従来の技術】しばしば用途指定集積回路（ＡＳＩＣ：
ａｐｐｌｉｃａｔｉｏｎ ｓｐｅｃｉｆｉｃ ｉｎｔｅ
ｇｒａｔｅｄ ｃｉｒｃｕｉｔ）または標準セルと呼ば
れる、コンパイラ開発型集積回路を受け入れたことによ
って、それらの方法で製造された多種多様の回路に対す
る検査技術を改良する必要性が、増々高まることとなっ
た。半導体製造過程が改善されたため、半導体素子の複
雑性も高まり、一方コンパイラ設計技術は多くの異なる
半導体素子の設計を迅速に進展させる手段を提供した。
ａｐｐｌｉｃａｔｉｏｎ ｓｐｅｃｉｆｉｃ ｉｎｔｅ
ｇｒａｔｅｄ ｃｉｒｃｕｉｔ）または標準セルと呼ば
れる、コンパイラ開発型集積回路を受け入れたことによ
って、それらの方法で製造された多種多様の回路に対す
る検査技術を改良する必要性が、増々高まることとなっ
た。半導体製造過程が改善されたため、半導体素子の複
雑性も高まり、一方コンパイラ設計技術は多くの異なる
半導体素子の設計を迅速に進展させる手段を提供した。
【０００３】結果的に複雑なＡＳＩＣ半導体素子の急増
によって、柔軟性があり、しかもＡＳＩＣの設計と同時
にコンパイルすることができる検査方法に対する必要性
が高まった。一般的に組み込み型自己検査（ＢＩＳＴ）
と呼ばれる技術は、ＡＳＩＣ素子の検査を行うための回
路を、ＡＳＩＣ素子上に配置したものである。ＢＩＳＴ
は、ＡＳＩＣ素子上に埋め込まれたスタティック・ラン
ダム・アクセス・メモリ（ＳＲＡＭ）のブロックを含む
ＡＳＩＣ素子ととって、増々重要となってきた。
によって、柔軟性があり、しかもＡＳＩＣの設計と同時
にコンパイルすることができる検査方法に対する必要性
が高まった。一般的に組み込み型自己検査（ＢＩＳＴ）
と呼ばれる技術は、ＡＳＩＣ素子の検査を行うための回
路を、ＡＳＩＣ素子上に配置したものである。ＢＩＳＴ
は、ＡＳＩＣ素子上に埋め込まれたスタティック・ラン
ダム・アクセス・メモリ（ＳＲＡＭ）のブロックを含む
ＡＳＩＣ素子ととって、増々重要となってきた。
【０００４】ＢＩＳＴに関連する必須な要素は、１）Ｂ
ＩＳＴ制御器、２）データ発生器、およびデータ分析器
の３つである。
ＩＳＴ制御器、２）データ発生器、およびデータ分析器
の３つである。
【０００５】ＢＩＳＴ制御器は、ＢＩＳＴ動作のための
同期および制御信号を供給するものである。データ発生
器は、被検査回路（ＡＳＩＣ）に刺激を与えるものであ
る。最後に、データ分析器は、被検査回路からの応答を
簡潔にまとめて（ｃｏｍｐａｃｔｉｎｇ）、結果を形成
するものである。
同期および制御信号を供給するものである。データ発生
器は、被検査回路（ＡＳＩＣ）に刺激を与えるものであ
る。最後に、データ分析器は、被検査回路からの応答を
簡潔にまとめて（ｃｏｍｐａｃｔｉｎｇ）、結果を形成
するものである。
【０００６】データ分析器は、典型的に、１）比較分
析、および２）シグネチャ分析の２種類のデータ分析を
行う。比較分析では、被検査回路からの出力流を、期待
されるデータ流と比較する。２つのデータ流間に差が見
いだされた時はいつでも、エラーが検知（ｆｌａｇ）さ
れ、データ分析器内に保持される。検査の終了時に、デ
ータ分析器の内容を試験して、故障の位置を突き止める
ことができる。比較分析の利点は、故障発見が容易に行
えることである。しかしながら、比較分析は、比較分析
回路内に不良があると、故障の検出が妨げられるという
欠点がある。
析、および２）シグネチャ分析の２種類のデータ分析を
行う。比較分析では、被検査回路からの出力流を、期待
されるデータ流と比較する。２つのデータ流間に差が見
いだされた時はいつでも、エラーが検知（ｆｌａｇ）さ
れ、データ分析器内に保持される。検査の終了時に、デ
ータ分析器の内容を試験して、故障の位置を突き止める
ことができる。比較分析の利点は、故障発見が容易に行
えることである。しかしながら、比較分析は、比較分析
回路内に不良があると、故障の検出が妨げられるという
欠点がある。
【０００７】シグネチャ分析では、被検査回路からの出
力を、線型フィードバック・シフト・レジスタ（ＬＦＳ
Ｒ）を用いて、データ分析器の内容と組み合せる。ＬＦ
ＳＲは、応答と時間とがシグネチャの一部を形成するこ
とを保証するものである。検査の終了時に、ＬＦＳＲ内
に結果的に得られたシグネチャを引き出して（ｓｃａｎ
ｎｅｄ ｏｕｔ）、既知の正常なシグネチャと比較す
る。シグネチャ分析には、被検査回路だけでなくＢＩＳ
Ｔの全構成要素も検査することができるという利点があ
る。しかしながら、シグネチャ検査の欠点は、故障の位
置が判断できないこと、およびシグネチャのアリアシン
グ（ａｌｉａｓｉｎｇ）のために故障した回路を認識で
きる確率が小さいことである。
力を、線型フィードバック・シフト・レジスタ（ＬＦＳ
Ｒ）を用いて、データ分析器の内容と組み合せる。ＬＦ
ＳＲは、応答と時間とがシグネチャの一部を形成するこ
とを保証するものである。検査の終了時に、ＬＦＳＲ内
に結果的に得られたシグネチャを引き出して（ｓｃａｎ
ｎｅｄ ｏｕｔ）、既知の正常なシグネチャと比較す
る。シグネチャ分析には、被検査回路だけでなくＢＩＳ
Ｔの全構成要素も検査することができるという利点があ
る。しかしながら、シグネチャ検査の欠点は、故障の位
置が判断できないこと、およびシグネチャのアリアシン
グ（ａｌｉａｓｉｎｇ）のために故障した回路を認識で
きる確率が小さいことである。
【０００８】
【発明が解決しようとする課題】従来技術のＢＩＳＴ回
路は、比較分析またはシグネチャ分析を行うための回路
を含んでいるが、両方を含んだものはない。その主な理
由は、両方のタイプの分析を１つのＡＳＩＣに組み込む
と、余りに多くの回路を消費するからであろう。しかし
ながら、各タイプの分析には、前述のように欠点があ
る。結果として、完全でかつ全体的なＡＣＩＳ検査を行
うためには、比較分析とシグネチャ分析の双方が必要と
なる。
路は、比較分析またはシグネチャ分析を行うための回路
を含んでいるが、両方を含んだものはない。その主な理
由は、両方のタイプの分析を１つのＡＳＩＣに組み込む
と、余りに多くの回路を消費するからであろう。しかし
ながら、各タイプの分析には、前述のように欠点があ
る。結果として、完全でかつ全体的なＡＣＩＳ検査を行
うためには、比較分析とシグネチャ分析の双方が必要と
なる。
【０００９】したがって、比較分析およびシグネチャ分
析の双方を行い、しかも最少の回路のみを用いることに
よって、ＡＳＩＣの完全な自己検査を行うように、デー
タ分析器を改善する必要性が存在するのである。
析の双方を行い、しかも最少の回路のみを用いることに
よって、ＡＳＩＣの完全な自己検査を行うように、デー
タ分析器を改善する必要性が存在するのである。
【００１０】
【課題を解決するための手段】上述の課題を解決するた
めに、本発明は、比較およびシグネチャ分析の両方の分
析を行うことができ、しかも必要とするゲート・カウン
トは最少の、ＢＩＳＴ回路において用いるためのデータ
分析器を提供する。
めに、本発明は、比較およびシグネチャ分析の両方の分
析を行うことができ、しかも必要とするゲート・カウン
トは最少の、ＢＩＳＴ回路において用いるためのデータ
分析器を提供する。
【００１１】本発明によるデータ分析器は、回路の応答
データ流に対して、比較分析およびシグネチャ分析の双
方を行うことができる。前記データ分析器は、直列結合
された複数のデータレジスタ（３２）を含んでおり、各
データレジスタは、前記回路の応答データ流の１データ
ビットについて、比較分析およびシグネチャ分析を行う
ことができる。これによって、被検査回路の故障の有無
について、完全かつ全体的に検査することが可能とな
る。
データ流に対して、比較分析およびシグネチャ分析の双
方を行うことができる。前記データ分析器は、直列結合
された複数のデータレジスタ（３２）を含んでおり、各
データレジスタは、前記回路の応答データ流の１データ
ビットについて、比較分析およびシグネチャ分析を行う
ことができる。これによって、被検査回路の故障の有無
について、完全かつ全体的に検査することが可能とな
る。
【００１２】前記複数のレジスタは、各々１つの入力と
１つの出力とを有する。更に、各レジスタは、（ａ）前
記回路からの前記出力信号の１つを、期待信号と比較
し、１つの出力を有する第１手段、（ｂ）前記回路から
の前記出力信号の前記１つを、前記回路からの前記出力
信号の別の１つと組み合せ、１つの出力を有する第２手
段、（ｃ）前記複数のデータレジスタが比較分析または
シグネチャ分析のどちらを行うかを、交互に選択する制
御信号に応答し、複数の入力を有し、前記複数の入力の
内第１入力は前記第１手段の前記出力に結合されてお
り、前記複数の入力の内第２入力は前記第２手段の前記
出力に結合されており、前記複数の入力の内第３入力
は、その各データレジスタの前記出力に結合され、前記
複数のデータレジスタの前の隣接したデータレジスタか
らの出力を受け取り、更に１つの出力を有する第３手
段、および（ｄ）クロック信号に応答して、前記第３手
段の前記出力に現れる値を記憶し、前記第３手段の前記
出力に結合された１つの入力と、その各データレジスタ
の前記出力に結合された１つの出力とを有する第４手
段、から構成されるものである。
１つの出力とを有する。更に、各レジスタは、（ａ）前
記回路からの前記出力信号の１つを、期待信号と比較
し、１つの出力を有する第１手段、（ｂ）前記回路から
の前記出力信号の前記１つを、前記回路からの前記出力
信号の別の１つと組み合せ、１つの出力を有する第２手
段、（ｃ）前記複数のデータレジスタが比較分析または
シグネチャ分析のどちらを行うかを、交互に選択する制
御信号に応答し、複数の入力を有し、前記複数の入力の
内第１入力は前記第１手段の前記出力に結合されてお
り、前記複数の入力の内第２入力は前記第２手段の前記
出力に結合されており、前記複数の入力の内第３入力
は、その各データレジスタの前記出力に結合され、前記
複数のデータレジスタの前の隣接したデータレジスタか
らの出力を受け取り、更に１つの出力を有する第３手
段、および（ｄ）クロック信号に応答して、前記第３手
段の前記出力に現れる値を記憶し、前記第３手段の前記
出力に結合された１つの入力と、その各データレジスタ
の前記出力に結合された１つの出力とを有する第４手
段、から構成されるものである。
【００１３】
【実施例】図１を参照すると、比較分析を行う従来技術
のデータ分析器を表わす、詳細概略図が示されている。
このデータ分析器は、排他的ＯＲ（ＸＯＲ）ゲート１１
〜１４を含んでおり、これらの出力は各々、ＯＲゲート
１５の各入力に結合されている。排他的ＯＲゲート１１
〜１４の第１入力は、それぞれ回路応答信号（ＣＩＲＣ
ＵＩＴ ＲＥＳＰＯＮＳＥ（Ｘ））を受け取るように結
合されており、一方排他的ＯＲゲート１１〜１４の第２
入力は、それぞれ期待応答信号（ＥＸＰＥＣＴＥＤ Ｒ
ＥＳＰＯＮＳＥ（Ｘ））を受け取るように結合されてい
る。ＯＲゲート１５の出力は端子１６に結合されてい
る。４つの排他的ＯＲゲートのみが示されているが、Ｎ
個の回路応答をＮ個の期待される応答と比較するための
Ｎ個の排他的ＯＲゲートが存在することは、理解されよ
う。
のデータ分析器を表わす、詳細概略図が示されている。
このデータ分析器は、排他的ＯＲ（ＸＯＲ）ゲート１１
〜１４を含んでおり、これらの出力は各々、ＯＲゲート
１５の各入力に結合されている。排他的ＯＲゲート１１
〜１４の第１入力は、それぞれ回路応答信号（ＣＩＲＣ
ＵＩＴ ＲＥＳＰＯＮＳＥ（Ｘ））を受け取るように結
合されており、一方排他的ＯＲゲート１１〜１４の第２
入力は、それぞれ期待応答信号（ＥＸＰＥＣＴＥＤ Ｒ
ＥＳＰＯＮＳＥ（Ｘ））を受け取るように結合されてい
る。ＯＲゲート１５の出力は端子１６に結合されてい
る。４つの排他的ＯＲゲートのみが示されているが、Ｎ
個の回路応答をＮ個の期待される応答と比較するための
Ｎ個の排他的ＯＲゲートが存在することは、理解されよ
う。
【００１４】動作中、回路からの出力データ流（回路応
答）は、排他的ＯＲゲート１１〜１４によって、期待デ
ータ流と比較され、これら２つのデータ流間に差が見い
だされた時はいつでも、それぞれの排他的ＯＲゲートの
出力に論理１が現れるようにしてある。更に、この論理
１は、ＯＲゲート１５を通過して伝搬し、端子１６に現
れる。結果的に、検査の終了時に、端子１６に現れるデ
ータ流を、論理１の発生について試験することができ、
これによって故障が生じたことを指示することができ
る。
答）は、排他的ＯＲゲート１１〜１４によって、期待デ
ータ流と比較され、これら２つのデータ流間に差が見い
だされた時はいつでも、それぞれの排他的ＯＲゲートの
出力に論理１が現れるようにしてある。更に、この論理
１は、ＯＲゲート１５を通過して伝搬し、端子１６に現
れる。結果的に、検査の終了時に、端子１６に現れるデ
ータ流を、論理１の発生について試験することができ、
これによって故障が生じたことを指示することができ
る。
【００１５】比較分析は、端子１６に順番に現れる連続
した出力によって、故障の位置を判別する能力を有す
る。しかしながら、比較分析回路内で不良（ＦＡＵＬ
Ｔ）が発生した場合、このような不良は、故障の検出を
妨げることになりかねない。例えば、排他的ＯＲゲート
１１が論理０に固定されてしまうと（ｓｔｉｃｋ）、Ｃ
ＩＲＣＵＩＴ ＲＥＳＰＯＮＳＥ（０）がＥＸＰＥＣＴ
ＥＤ ＲＥＳＰＯＮＳＥ（０）と異なっていても、論理
０が排他的ＯＲゲート１１の出力に現れ続けよう。この
ように、エラーが検出されなくなってしまう。
した出力によって、故障の位置を判別する能力を有す
る。しかしながら、比較分析回路内で不良（ＦＡＵＬ
Ｔ）が発生した場合、このような不良は、故障の検出を
妨げることになりかねない。例えば、排他的ＯＲゲート
１１が論理０に固定されてしまうと（ｓｔｉｃｋ）、Ｃ
ＩＲＣＵＩＴ ＲＥＳＰＯＮＳＥ（０）がＥＸＰＥＣＴ
ＥＤ ＲＥＳＰＯＮＳＥ（０）と異なっていても、論理
０が排他的ＯＲゲート１１の出力に現れ続けよう。この
ように、エラーが検出されなくなってしまう。
【００１６】図２を参照すると、シグネチャ分析を行う
ための従来技術のデータ分析器を表わす部分的概略／ブ
ロック図が示されている。シフトレジスタ２１〜２４
が、線型フィードバック・シフト・レジスタ（ＬＦＳ
Ｒ：ｌｉｎｅｒ ｆｅｅｄｂａｃｋ ｓｈｉｆｔ ｒｅ
ｇｉｓｔｅｒ）を形成するように結合されており、最高
次のシフト・レジスタ段（２４）の出力が、１つ以上の
他のシフト・レジスタ段（２１〜２３）の入力にフィー
ドバックされている。各段は、信号ＣＬＫを受けるよう
に結合されたクロック入力を有する。シフト・レジスタ
２１のデータ入力は、ＣＩＲＣＵＩＴ ＲＥＳＰＯＮＳ
Ｅ（０）とシフト・レジスタ２４の出力との排他的ＯＲ
を受け取るように結合される。シフト・レジスタ２２の
データ入力は、シフト・レジスタ２１の出力とＣＩＲＣ
ＵＩＴ ＲＥＳＰＯＮＳＥ（１）とを受け取るように結
合される。シフト・レジスタ２３のデータ入力は、シフ
ト・レジスタ２２の出力、ＣＩＲＣＵＩＴ ＲＥＳＰＯ
ＮＳＥ（２）、およびシフト・レジスタ２４の出力の排
他的ＯＲを受け取るように結合される。最後に、シフト
・レジスタ２４のデータ入力は、ＣＩＲＣＵＩＴ ＲＥ
ＳＰＯＮＳＥ （Ｎ−１）と、前のシフト・レジスタの
出力とを受け取るように結合される。４つのシフト・レ
ジスタのみが示されているが、Ｎ個の回路応答を担当す
るＮ個のシフトレジスタがあることは、理解されよう。
更に、最高次のフィード・バック段にあるシフト・レジ
スタ２４の出力のフィードバックが選択され、端子２６
に現れる出力の連続が所定のシグネチャの連続を発生す
るようになっていることも理解されよう。更にまた、デ
ータを蓄積し、フィードバックによってデータをシフト
し、そして更にデータを蓄積するなどの、この手順は並
列シグネチャ分析と呼ばれ、一方シフトレジスタ２１〜
２４は並列シグネチャ分析レジスタと呼ばれていること
も理解されよう。
ための従来技術のデータ分析器を表わす部分的概略／ブ
ロック図が示されている。シフトレジスタ２１〜２４
が、線型フィードバック・シフト・レジスタ（ＬＦＳ
Ｒ：ｌｉｎｅｒ ｆｅｅｄｂａｃｋ ｓｈｉｆｔ ｒｅ
ｇｉｓｔｅｒ）を形成するように結合されており、最高
次のシフト・レジスタ段（２４）の出力が、１つ以上の
他のシフト・レジスタ段（２１〜２３）の入力にフィー
ドバックされている。各段は、信号ＣＬＫを受けるよう
に結合されたクロック入力を有する。シフト・レジスタ
２１のデータ入力は、ＣＩＲＣＵＩＴ ＲＥＳＰＯＮＳ
Ｅ（０）とシフト・レジスタ２４の出力との排他的ＯＲ
を受け取るように結合される。シフト・レジスタ２２の
データ入力は、シフト・レジスタ２１の出力とＣＩＲＣ
ＵＩＴ ＲＥＳＰＯＮＳＥ（１）とを受け取るように結
合される。シフト・レジスタ２３のデータ入力は、シフ
ト・レジスタ２２の出力、ＣＩＲＣＵＩＴ ＲＥＳＰＯ
ＮＳＥ（２）、およびシフト・レジスタ２４の出力の排
他的ＯＲを受け取るように結合される。最後に、シフト
・レジスタ２４のデータ入力は、ＣＩＲＣＵＩＴ ＲＥ
ＳＰＯＮＳＥ （Ｎ−１）と、前のシフト・レジスタの
出力とを受け取るように結合される。４つのシフト・レ
ジスタのみが示されているが、Ｎ個の回路応答を担当す
るＮ個のシフトレジスタがあることは、理解されよう。
更に、最高次のフィード・バック段にあるシフト・レジ
スタ２４の出力のフィードバックが選択され、端子２６
に現れる出力の連続が所定のシグネチャの連続を発生す
るようになっていることも理解されよう。更にまた、デ
ータを蓄積し、フィードバックによってデータをシフト
し、そして更にデータを蓄積するなどの、この手順は並
列シグネチャ分析と呼ばれ、一方シフトレジスタ２１〜
２４は並列シグネチャ分析レジスタと呼ばれていること
も理解されよう。
【００１７】自己検査の終了時に、ＳＲＡＭに記憶され
ている全ての情報のシグネチャを表わすワードが、シフ
トレジスタに含まれている。このシグネチャを既知の正
常なＳＲＡＭのシグネチャと比較して、被検査ＳＲＡＭ
が不良を有するか判定することができる。このシグネチ
ャ分析は、被検査回路だけでなくＢＩＳＴの全ての構成
要素も検査するという利点がある。しかしながら、故障
の位置を、シグネチャ分析で判定することはできない。
更に、異なる回路応答が所定の所望のシグネチャを与え
る現象である、シグネチャのアリアシングのために、故
障した回路を認識できない確率も少しある。
ている全ての情報のシグネチャを表わすワードが、シフ
トレジスタに含まれている。このシグネチャを既知の正
常なＳＲＡＭのシグネチャと比較して、被検査ＳＲＡＭ
が不良を有するか判定することができる。このシグネチ
ャ分析は、被検査回路だけでなくＢＩＳＴの全ての構成
要素も検査するという利点がある。しかしながら、故障
の位置を、シグネチャ分析で判定することはできない。
更に、異なる回路応答が所定の所望のシグネチャを与え
る現象である、シグネチャのアリアシングのために、故
障した回路を認識できない確率も少しある。
【００１８】本発明は、比較およびシグネチャ分析の両
方の欠点を認め、双方のタイプの分析を行い、しかも必
要とするゲート・カウントは最少の改良されたデータ分
析器を提供するものである。こうするために、本発明
は、データ分析器をある数のデータレジスタで構成し、
１つのレジスタが分析される各データビットに対応する
ようにした、ビット・スライス（ｂｉｔ ｓｌｉｃｅ）
法を取り入れている。
方の欠点を認め、双方のタイプの分析を行い、しかも必
要とするゲート・カウントは最少の改良されたデータ分
析器を提供するものである。こうするために、本発明
は、データ分析器をある数のデータレジスタで構成し、
１つのレジスタが分析される各データビットに対応する
ようにした、ビット・スライス（ｂｉｔ ｓｌｉｃｅ）
法を取り入れている。
【００１９】図３を参照すると、４ビット幅の回路応答
データ流を分析するためのＢＩＳＴデータ分析器３０が
示されている。ＢＩＳＴデータ分析器３０は、参照番号
３２で示されている４個のデータレジスタを含んでお
り、各データレジスタが４ビットの回路応答データ流の
１ビットを分析するようにしてある。（典型的に４ビッ
ト幅のＲＡＭからの）４ビットデータ流を分析するため
の４つのデータレジスタのみを示しているが、データレ
ジスタの数は、検査対称のＲＡＭの具体的なサイズにし
たがって変更できることは理解されよう。例えば、８−
ビットＲＡＭを検査するのであれば、データ分析器３０
は、少なくとも８個の連鎖状データレジスタを含むこと
になろう。図３から判るように、データレジスタ（３
２）は直列に結合されており、前のデータ・レジスタの
出力は次のデータ・レジスタの入力に結合されているの
で、これらデータ・レジスタからＳＣＡＮ ＣＨＡＩＮ
信号を読み出すことができるようになっている。更に、
最後で最高次のでデータ・レジスタのデータレジスタの
出力は、端子３６に結合されている。
データ流を分析するためのＢＩＳＴデータ分析器３０が
示されている。ＢＩＳＴデータ分析器３０は、参照番号
３２で示されている４個のデータレジスタを含んでお
り、各データレジスタが４ビットの回路応答データ流の
１ビットを分析するようにしてある。（典型的に４ビッ
ト幅のＲＡＭからの）４ビットデータ流を分析するため
の４つのデータレジスタのみを示しているが、データレ
ジスタの数は、検査対称のＲＡＭの具体的なサイズにし
たがって変更できることは理解されよう。例えば、８−
ビットＲＡＭを検査するのであれば、データ分析器３０
は、少なくとも８個の連鎖状データレジスタを含むこと
になろう。図３から判るように、データレジスタ（３
２）は直列に結合されており、前のデータ・レジスタの
出力は次のデータ・レジスタの入力に結合されているの
で、これらデータ・レジスタからＳＣＡＮ ＣＨＡＩＮ
信号を読み出すことができるようになっている。更に、
最後で最高次のでデータ・レジスタのデータレジスタの
出力は、端子３６に結合されている。
【００２０】本発明は、比較およびシグネチャ分析の両
方を、各４−ビット回路応答データ流上で行うことがで
きるように、データレジスタ（３２）内で用いられる回
路を含んでいる。図４を参照すると、比較分析を行う回
路を含む、データ・レジスタ３２の第１実施例が示され
ている。図４に示されているデータ・レジスタ３２は、
回路応答データの１ビットを分析するために利用され
る。特に、データ・レジスタ３２は、排他的ＯＲゲート
４２を含んでおり、この第１入力はＣＩＲＣＵＩＴ Ｒ
ＥＳＰＯＮＳＥ（Ｘ）を受け取るように結合されてい
る。ＣＩＲＣＵＩＴＲＥＳＰＯＮＳＥ（Ｘ）は、４ビッ
トの回路応答データ流からのビットのいずれか１つとす
ることができる。排他的ＯＲゲート４２の第２入力は、
ＣＩＲＣＵＩＴ ＲＥＳＰＯＮＳＥ（Ｘ）に対する期待
データビット値である、ＥＸＰＥＣＴＥＤ ＲＥＳＰＯ
ＮＳＥ（Ｘ）を受け取るように結合されている。排他的
ＯＲゲート４２の出力は、ＯＲゲート４４の第１入力に
結合されており、一方ＯＲゲート４４の第２入力は、シ
フト・レジスタ４６の出力に結合されている。ＯＲゲー
ト４４の出力は、マルチプレクサ４８の第１入力（Ａ）
に結合されている。マルチプレクサ４８の第２入力
（Ｂ）は、シフト・レジスタ４６の出力に結合されてお
り、一方マルチプレクサ４８の第３入力（Ｃ）は、信号
ＳＣＡＮ ＩＮを受け取るように結合されている。マル
チプレクサ４８の選択入力は、２ビット幅の制御信号Ｍ
ＯＤＥを受け取るように結合されている。マルチプレク
サ４８の出力は、シフトレジスタ４６のデータ入力に結
合されている。シフト・レジスタ４６のクロック入力は
信号ＣＬＫを受け取るように結合されており、一方出力
は信号ＳＣＡＮ ＯＵＴを供給する。
方を、各４−ビット回路応答データ流上で行うことがで
きるように、データレジスタ（３２）内で用いられる回
路を含んでいる。図４を参照すると、比較分析を行う回
路を含む、データ・レジスタ３２の第１実施例が示され
ている。図４に示されているデータ・レジスタ３２は、
回路応答データの１ビットを分析するために利用され
る。特に、データ・レジスタ３２は、排他的ＯＲゲート
４２を含んでおり、この第１入力はＣＩＲＣＵＩＴ Ｒ
ＥＳＰＯＮＳＥ（Ｘ）を受け取るように結合されてい
る。ＣＩＲＣＵＩＴＲＥＳＰＯＮＳＥ（Ｘ）は、４ビッ
トの回路応答データ流からのビットのいずれか１つとす
ることができる。排他的ＯＲゲート４２の第２入力は、
ＣＩＲＣＵＩＴ ＲＥＳＰＯＮＳＥ（Ｘ）に対する期待
データビット値である、ＥＸＰＥＣＴＥＤ ＲＥＳＰＯ
ＮＳＥ（Ｘ）を受け取るように結合されている。排他的
ＯＲゲート４２の出力は、ＯＲゲート４４の第１入力に
結合されており、一方ＯＲゲート４４の第２入力は、シ
フト・レジスタ４６の出力に結合されている。ＯＲゲー
ト４４の出力は、マルチプレクサ４８の第１入力（Ａ）
に結合されている。マルチプレクサ４８の第２入力
（Ｂ）は、シフト・レジスタ４６の出力に結合されてお
り、一方マルチプレクサ４８の第３入力（Ｃ）は、信号
ＳＣＡＮ ＩＮを受け取るように結合されている。マル
チプレクサ４８の選択入力は、２ビット幅の制御信号Ｍ
ＯＤＥを受け取るように結合されている。マルチプレク
サ４８の出力は、シフトレジスタ４６のデータ入力に結
合されている。シフト・レジスタ４６のクロック入力は
信号ＣＬＫを受け取るように結合されており、一方出力
は信号ＳＣＡＮ ＯＵＴを供給する。
【００２１】動作中、データ・レジスタ３２は、信号Ｍ
ＯＤＥの論理値に応じて、１）比較分析モード、２）ホ
ールドモード、および３）スキャンモードの３つの異な
るモードの１つで動作することができる。比較分析モー
ドでは、マルチプレクサ４８が、その第１入力に現れる
信号をその出力に通過させるように設定される。そし
て、データ・レジスタ４０はＣＩＲＣＵＩＴ ＲＥＳＰ
ＯＮＳＥ（Ｘ）について比較分析を行い、ＣＩＲＣＵＩ
Ｔ ＲＥＳＰＯＮＳＥ（Ｘ）がＥＸＰＥＣＴＥＤＲＥＳ
ＰＯＮＳＥ（Ｘ）と異なる時、排他的ＯＲゲート４２の
出力が論理１となるようにしてある。この論理１は、Ｏ
Ｒゲート４４およびマルチプレクサ４８を介して伝搬
し、シフト・レジスタ４６のデータ入力に現れる。した
がって、シフト・レジスタ４６の次のクロッキング時
に、論理１がシフト・レジスタ４６の出力に現れる。一
旦エラーが検出されてシフト・レジスタ４６の出力に伝
搬したなら、マルチプレクサの第１入力に現れた論理１
はセットされたままとなることを保証するために、ＯＲ
ゲート４４が設けられていることは、理解されよう。
ＯＤＥの論理値に応じて、１）比較分析モード、２）ホ
ールドモード、および３）スキャンモードの３つの異な
るモードの１つで動作することができる。比較分析モー
ドでは、マルチプレクサ４８が、その第１入力に現れる
信号をその出力に通過させるように設定される。そし
て、データ・レジスタ４０はＣＩＲＣＵＩＴ ＲＥＳＰ
ＯＮＳＥ（Ｘ）について比較分析を行い、ＣＩＲＣＵＩ
Ｔ ＲＥＳＰＯＮＳＥ（Ｘ）がＥＸＰＥＣＴＥＤＲＥＳ
ＰＯＮＳＥ（Ｘ）と異なる時、排他的ＯＲゲート４２の
出力が論理１となるようにしてある。この論理１は、Ｏ
Ｒゲート４４およびマルチプレクサ４８を介して伝搬
し、シフト・レジスタ４６のデータ入力に現れる。した
がって、シフト・レジスタ４６の次のクロッキング時
に、論理１がシフト・レジスタ４６の出力に現れる。一
旦エラーが検出されてシフト・レジスタ４６の出力に伝
搬したなら、マルチプレクサの第１入力に現れた論理１
はセットされたままとなることを保証するために、ＯＲ
ゲート４４が設けられていることは、理解されよう。
【００２２】ホールド・モードでは、マルチプレクサ４
８は、その第２入力に現れた信号をその出力に通過さ
せ、これによって一旦ＢＩＳＴモードが完了したなら結
果を保持するように設定される。したがって、ホールド
・モードの間、シフト・レジスタ４６の出力は、単にマ
ルチプレクサ４８を介して、シフト・レジスタ４６のデ
ータ入力にフィードバックされるだけである。これは、
検査すべき多数のＲＡＭがあり、第１ＲＡＭの検査結果
を保持しつつ、第２ＲＡＭの検査を行うような時に、特
に有用である。
８は、その第２入力に現れた信号をその出力に通過さ
せ、これによって一旦ＢＩＳＴモードが完了したなら結
果を保持するように設定される。したがって、ホールド
・モードの間、シフト・レジスタ４６の出力は、単にマ
ルチプレクサ４８を介して、シフト・レジスタ４６のデ
ータ入力にフィードバックされるだけである。これは、
検査すべき多数のＲＡＭがあり、第１ＲＡＭの検査結果
を保持しつつ、第２ＲＡＭの検査を行うような時に、特
に有用である。
【００２３】スキャン・モードでは、マルチプレクサ４
８は、その第３入力に現れた信号をその出力に通過させ
るように、設定される。スキャン・モードでは、信号Ｓ
ＣＡＮ ＩＮが、マルチプレクサ４８を介して、シフト
・レジスタ４６のデータ入力に渡され、シフト・レジス
タ４６をクロックする時に、信号ＳＣＡＮ ＩＮがシフ
ト・レジスタ４６の出力に現れ、これがＳＣＡＮ ＯＵ
Ｔとして与えられる。データ・レジスタ３２にＳＣＡＮ
ＩＮおよびＳＣＡＮ ＯＵＴ信号を供給することによ
って、スキャン連鎖が形成され、各ビットに対する結果
を読み出すことができるようになる。信号ＳＣＡＮ Ｉ
ＮおよびＳＣＡＮ ＯＵＴが、図３に示すＳＣＡＮ Ｃ
ＨＡＩＮ信号の存在をもたらしている、即ち、あるデー
タ・レジスタの信号ＳＣＡＮ ＩＮは、前のデータ・レ
ジスタのＳＣＡＮ ＯＵＴ信号となっていることは理解
されよう。例えば、図４のデータ・レジスタ３２が、図
３に示す第２データ・レジスタの位置にある場合、図４
のデータ・レジスタ３２のＳＣＡＮ ＩＮ信号は、図３
に示す第１データ・レジスタのＳＣＡＮ ＯＵＴ信号で
あり、一方図４のデータ・レジスタ３２のＳＣＡＮ Ｏ
ＵＴ信号は、図３の第３データ・レジスタのためのＳＣ
ＡＮ ＩＮ信号となる。
８は、その第３入力に現れた信号をその出力に通過させ
るように、設定される。スキャン・モードでは、信号Ｓ
ＣＡＮ ＩＮが、マルチプレクサ４８を介して、シフト
・レジスタ４６のデータ入力に渡され、シフト・レジス
タ４６をクロックする時に、信号ＳＣＡＮ ＩＮがシフ
ト・レジスタ４６の出力に現れ、これがＳＣＡＮ ＯＵ
Ｔとして与えられる。データ・レジスタ３２にＳＣＡＮ
ＩＮおよびＳＣＡＮ ＯＵＴ信号を供給することによ
って、スキャン連鎖が形成され、各ビットに対する結果
を読み出すことができるようになる。信号ＳＣＡＮ Ｉ
ＮおよびＳＣＡＮ ＯＵＴが、図３に示すＳＣＡＮ Ｃ
ＨＡＩＮ信号の存在をもたらしている、即ち、あるデー
タ・レジスタの信号ＳＣＡＮ ＩＮは、前のデータ・レ
ジスタのＳＣＡＮ ＯＵＴ信号となっていることは理解
されよう。例えば、図４のデータ・レジスタ３２が、図
３に示す第２データ・レジスタの位置にある場合、図４
のデータ・レジスタ３２のＳＣＡＮ ＩＮ信号は、図３
に示す第１データ・レジスタのＳＣＡＮ ＯＵＴ信号で
あり、一方図４のデータ・レジスタ３２のＳＣＡＮ Ｏ
ＵＴ信号は、図３の第３データ・レジスタのためのＳＣ
ＡＮ ＩＮ信号となる。
【００２４】図５を参照すると、シグネチャ分析を行う
回路を含むデータ・レジスタ３２の第２実施例が示され
る。特に、図５のデータ・レジスタ３２は、排他的ＯＲ
ゲート５２を含んでおり、その第１入力はＣＩＲＣＵＩ
Ｔ ＲＥＳＰＯＮＳＥ（Ｘ）を受け取るように結合さ
れ、第２入力は信号ＦＥＥＤＢＡＣＫを受け取るように
結合されており、そして第３入力は信号ＳＣＡＮ ＩＮ
を受け取るように結合される。排他的ＯＲゲート５２の
出力は、マルチプレクサ５４の第１入力（Ａ）に結合さ
れる。更に、マルチプレクサ５４の第２入力（Ｂ）はシ
フト・レジスタ５６の出力に結合されており、一方マル
チプレクサ５４の第３入力（Ｃ）は信号ＳＣＡＮ ＩＮ
を受け取るように結合される。マルチプレクサ５４の出
力は、シフト・レジスタ５６のデータ入力に結合されて
おり、後者のクロック入力は、信号ＣＬＫを受け取るよ
うに結合される。更に、シフト・レジスタ５６の出力は
信号ＳＣＡＮ ＯＵＴを供給する。
回路を含むデータ・レジスタ３２の第２実施例が示され
る。特に、図５のデータ・レジスタ３２は、排他的ＯＲ
ゲート５２を含んでおり、その第１入力はＣＩＲＣＵＩ
Ｔ ＲＥＳＰＯＮＳＥ（Ｘ）を受け取るように結合さ
れ、第２入力は信号ＦＥＥＤＢＡＣＫを受け取るように
結合されており、そして第３入力は信号ＳＣＡＮ ＩＮ
を受け取るように結合される。排他的ＯＲゲート５２の
出力は、マルチプレクサ５４の第１入力（Ａ）に結合さ
れる。更に、マルチプレクサ５４の第２入力（Ｂ）はシ
フト・レジスタ５６の出力に結合されており、一方マル
チプレクサ５４の第３入力（Ｃ）は信号ＳＣＡＮ ＩＮ
を受け取るように結合される。マルチプレクサ５４の出
力は、シフト・レジスタ５６のデータ入力に結合されて
おり、後者のクロック入力は、信号ＣＬＫを受け取るよ
うに結合される。更に、シフト・レジスタ５６の出力は
信号ＳＣＡＮ ＯＵＴを供給する。
【００２５】図５のデータ・レジスタ３２は、ＣＩＲＣ
ＵＩＴ ＲＥＳＰＯＮＳＥ（Ｘ）を、信号ＳＣＡＮ Ｉ
Ｎによる前のデータ・レジスタの内容と、信号ＦＥＥＤ
ＢＡＣＫによる線型フィードバック・シフト・レジスタ
項の内容とを組み合せる。すなわち、フィードバックさ
れる信号は、スキャン連鎖内の最高次のシフト・レジス
タの出力に現れる信号である。したがって、図３を参照
すると、最後の最も右側のデータ・レジスタが、スキャ
ン連鎖中の最高次データ・レジスタである。図６のデー
タ・レジスタ３２は常に３入力排他的ＯＲゲート５２を
含んでいるが、フィードバック信号は、どの最終結果シ
グネチャ多項式を所望するかに応じて、スキャン連鎖内
の選択されたデータ・レジスタにのみ印加されること
は、理解されよう。ここで、フィードバック信号が排他
的ＯＲゲート５２の入力に印加されなければ、その各入
力は低に結合される。図５のデータ・レジスタ３２は、
信号ＭＯＤＥの論理状態に応じて、１）シグネチャ分析
モード、２）ホールド・モード、および３）スキャン・
モードの３つの異なるモードの１つで動作することがで
きる。シグネチャ分析モードでは、マルチプレクサ５４
は、その第１入力に現れる信号をその出力に通過させる
ように、設定される。データ・レジスタ３２は、排他的
ＯＲゲート５２によって、信号ＦＥＥＤＢＡＣＫ、信号
ＳＣＡＮ ＩＮおよびＣＩＲＣＵＩＴ ＲＥＳＰＯＮＳ
Ｅ（Ｘ）を組み合せ、これによって、ＣＩＲＣＵＩＴ
ＲＥＳＰＯＮＳＥ（Ｘ）上に現れたデータに対して、シ
グネチャ分析が行えるようにする。したがって、適当な
論理値がＸＯＲゲート５２の出力に結果的に得られない
場合、この故障に起因するシグネチャが、マルチプレク
サ５４およびシフト・レジスタ５６を通じて伝搬し、最
終的に検査の終了時に検出され、アリアシングは起こら
なかったと見なされる。
ＵＩＴ ＲＥＳＰＯＮＳＥ（Ｘ）を、信号ＳＣＡＮ Ｉ
Ｎによる前のデータ・レジスタの内容と、信号ＦＥＥＤ
ＢＡＣＫによる線型フィードバック・シフト・レジスタ
項の内容とを組み合せる。すなわち、フィードバックさ
れる信号は、スキャン連鎖内の最高次のシフト・レジス
タの出力に現れる信号である。したがって、図３を参照
すると、最後の最も右側のデータ・レジスタが、スキャ
ン連鎖中の最高次データ・レジスタである。図６のデー
タ・レジスタ３２は常に３入力排他的ＯＲゲート５２を
含んでいるが、フィードバック信号は、どの最終結果シ
グネチャ多項式を所望するかに応じて、スキャン連鎖内
の選択されたデータ・レジスタにのみ印加されること
は、理解されよう。ここで、フィードバック信号が排他
的ＯＲゲート５２の入力に印加されなければ、その各入
力は低に結合される。図５のデータ・レジスタ３２は、
信号ＭＯＤＥの論理状態に応じて、１）シグネチャ分析
モード、２）ホールド・モード、および３）スキャン・
モードの３つの異なるモードの１つで動作することがで
きる。シグネチャ分析モードでは、マルチプレクサ５４
は、その第１入力に現れる信号をその出力に通過させる
ように、設定される。データ・レジスタ３２は、排他的
ＯＲゲート５２によって、信号ＦＥＥＤＢＡＣＫ、信号
ＳＣＡＮ ＩＮおよびＣＩＲＣＵＩＴ ＲＥＳＰＯＮＳ
Ｅ（Ｘ）を組み合せ、これによって、ＣＩＲＣＵＩＴ
ＲＥＳＰＯＮＳＥ（Ｘ）上に現れたデータに対して、シ
グネチャ分析が行えるようにする。したがって、適当な
論理値がＸＯＲゲート５２の出力に結果的に得られない
場合、この故障に起因するシグネチャが、マルチプレク
サ５４およびシフト・レジスタ５６を通じて伝搬し、最
終的に検査の終了時に検出され、アリアシングは起こら
なかったと見なされる。
【００２６】図５の回路についてのホールドおよびスキ
ャン・モードは、図４について先に説明したホールドお
よびスキャン・モードと同一なので、その追加説明は不
要であろう。
ャン・モードは、図４について先に説明したホールドお
よびスキャン・モードと同一なので、その追加説明は不
要であろう。
【００２７】図６を参照すると、比較およびシグネチャ
分析の双方を行う回路を含む、データ・レジスタ３２の
第３実施例が示されている。図４および図５に示された
構成要素と同一の図６に示された構成要素は、同一参照
番号で識別されていることは、理解されよう。図６のデ
ータ・レジスタ３２は更に、４−入力マルチプレクサ６
２を含んでおり、その第１入力（Ａ）はＯＲゲート４４
の出力に結合されており、第２入力（Ｂ）は排他的ＯＲ
ゲート５２の出力に結合されており、第３入力（Ｃ）は
シフト・レジスタ４６の出力に結合されており、そして
第４入力（Ｄ）はＳＣＡＮ ＩＮを受け取るように結合
されている。本質的には、マルチプレクサ６２は、マル
チプレクサ４８および５４の双方の機能を組み込んでお
り、図６のレジスタ３２が、１）比較分析モード、２）
シグネチャ分析モード、３）ホール・ドモード、および
４）スキャン・モードの４つのモードのいずれかで動作
することができるようにしたものである。図６のデータ
・レジスタ３２の回路が図３のデータ分析器３０のデー
タレジスタに組み込まれると、データ分析器３０は、４
ビットのデータ回路の応答データ流に対して、比較分析
とシグネチャ分析との両方を行うことができるようにな
ることが、理解されよう。特に、第１モード中、図６の
データ・レジスタ３２は比較分析を行い、第２モード
中、図６のデータ・レジスタ３２はシグネチャ分析を行
い、各分析の結果は別個に読み取ったり、或は最終的に
組み合せることができる。結果として、本発明は、最少
の回路を利用しつつ、比較およびシグネチャ分析の双方
を行うことができるように、改良されたデータ分析器
（３０）を提供するものである。例として、図４に示す
回路は、２０の全ゲート・カウントを必要とするが、一
方図５に示す回路は２１の全ゲート・カウントを必要と
する。しかしながら、図４および図５のデータレジスタ
の機能を組み合せて図６のデータ・レジスタを形成する
と、必要とされるゲート・カウントは僅か２９ですむ。
分析の双方を行う回路を含む、データ・レジスタ３２の
第３実施例が示されている。図４および図５に示された
構成要素と同一の図６に示された構成要素は、同一参照
番号で識別されていることは、理解されよう。図６のデ
ータ・レジスタ３２は更に、４−入力マルチプレクサ６
２を含んでおり、その第１入力（Ａ）はＯＲゲート４４
の出力に結合されており、第２入力（Ｂ）は排他的ＯＲ
ゲート５２の出力に結合されており、第３入力（Ｃ）は
シフト・レジスタ４６の出力に結合されており、そして
第４入力（Ｄ）はＳＣＡＮ ＩＮを受け取るように結合
されている。本質的には、マルチプレクサ６２は、マル
チプレクサ４８および５４の双方の機能を組み込んでお
り、図６のレジスタ３２が、１）比較分析モード、２）
シグネチャ分析モード、３）ホール・ドモード、および
４）スキャン・モードの４つのモードのいずれかで動作
することができるようにしたものである。図６のデータ
・レジスタ３２の回路が図３のデータ分析器３０のデー
タレジスタに組み込まれると、データ分析器３０は、４
ビットのデータ回路の応答データ流に対して、比較分析
とシグネチャ分析との両方を行うことができるようにな
ることが、理解されよう。特に、第１モード中、図６の
データ・レジスタ３２は比較分析を行い、第２モード
中、図６のデータ・レジスタ３２はシグネチャ分析を行
い、各分析の結果は別個に読み取ったり、或は最終的に
組み合せることができる。結果として、本発明は、最少
の回路を利用しつつ、比較およびシグネチャ分析の双方
を行うことができるように、改良されたデータ分析器
（３０）を提供するものである。例として、図４に示す
回路は、２０の全ゲート・カウントを必要とするが、一
方図５に示す回路は２１の全ゲート・カウントを必要と
する。しかしながら、図４および図５のデータレジスタ
の機能を組み合せて図６のデータ・レジスタを形成する
と、必要とされるゲート・カウントは僅か２９ですむ。
【００２８】先の説明から、ＢＩＳＴ回路に用いるため
の新規なデータ分析器が提供されたことが、ここで明白
となった。このデータ分析器は、回路の応答データ流に
対して、比較分析およびシグネチャ分析の双方を行うこ
とができるものである。このデータ分析器は、直列結合
された複数のデータレジスタを含んでおり、各データ・
レジスタが、回路の応答データ流の１データ・ビットに
対して、比較分析およびシグネチャ分析を行うことがで
きるようになっている。このため、被検査回路の故障の
有無を完全にかつ全体的に検査することができる。
の新規なデータ分析器が提供されたことが、ここで明白
となった。このデータ分析器は、回路の応答データ流に
対して、比較分析およびシグネチャ分析の双方を行うこ
とができるものである。このデータ分析器は、直列結合
された複数のデータレジスタを含んでおり、各データ・
レジスタが、回路の応答データ流の１データ・ビットに
対して、比較分析およびシグネチャ分析を行うことがで
きるようになっている。このため、被検査回路の故障の
有無を完全にかつ全体的に検査することができる。
【００２９】以上本発明をその具体的実施例に関して説
明したが、先の記載に基づいた多くの変更、改造および
変容が、当業者には明白であることは、明らかである。
例えば、本発明はＲＡＭの試験について説明したが、本
発明はいかなるタイプの論理ブロックにも利用すること
ができることは理解されよう。したがって、そのような
変更、改造および変容は、添付の特許請求の範囲内に、
含まれることを意図している。
明したが、先の記載に基づいた多くの変更、改造および
変容が、当業者には明白であることは、明らかである。
例えば、本発明はＲＡＭの試験について説明したが、本
発明はいかなるタイプの論理ブロックにも利用すること
ができることは理解されよう。したがって、そのような
変更、改造および変容は、添付の特許請求の範囲内に、
含まれることを意図している。
【図１】比較分析を実施する従来技術のデータ分析器を
示す、詳細概略図。
示す、詳細概略図。
【図２】シグネチャ分析を実施する従来技術のデータ分
析器を示す、部分的概略ブロック図。
析器を示す、部分的概略ブロック図。
【図３】本発明による、比較分析とシグネチャ分析との
両方を実施する回路を示すブロック図。
両方を実施する回路を示すブロック図。
【図４】比較分析を行うための、図３に示したデータレ
ジスタの第１実施例を示す、部分的概略／ブロック図。
ジスタの第１実施例を示す、部分的概略／ブロック図。
【図５】シグネチャ分析を行うための、図３に示したデ
ータレジスタの第２実施例を示す、部分的概略／ブロッ
ク図。
ータレジスタの第２実施例を示す、部分的概略／ブロッ
ク図。
【図６】比較分析とシグネチャ分析との両方を行うため
の、図３に示したデータレジスタの第３実施例を示す、
部分的概略／ブロック図。
の、図３に示したデータレジスタの第３実施例を示す、
部分的概略／ブロック図。
３０ ＢＩＳＴデータ分析器 ３２ データ・レジスタ ３６ 端子 ４０ データ・レジスタ ４２ 排他的ＯＲゲート ４４ ＯＲゲート ４６ シフト・レジスタ ４８ マルチプレクサ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 グレン・ディー・キャビィ アメリカ合衆国アリゾナ州ギルバート、ウ エスト・サン・ペドロ325
Claims (2)
- 【請求項１】組み込み型自己検査（ＢＩＳＴ）回路にお
いて、比較分析およびシグネチャ分析の双方を、ある回
路に行うためのデータ分析器であって：直列に結合さ
れ、前記回路からの複数の出力信号に応答する、複数の
データレジスタ（３２）であって、前記複数のデータレ
ジスタの各々は、１つの入力と１つの出力とを有し、更
に： （ａ）前記回路からの前記出力信号の１つを、期待信号
と比較する第１手段（４２、４４）であって、１つの出
力を有する前記第１手段； （ｂ）前記回路からの前記出力信号の前記１つを、前記
回路からの前記出力信号の別の１つと組み合せる第２手
段（５２）であって、１つの出力を有する前記第２手
段； （ｃ）前記複数のデータレジスタが比較分析またはシグ
ネチャ分析のどちらを行うかを、交互に選択する制御信
号に応答する第３手段（６２）であって、複数の入力を
有し、前記複数の入力の内第１入力は前記第１手段の前
記出力に結合されており、前記複数の入力の内第２入力
は前記第２手段の前記出力に結合されており、前記複数
の入力の内第３入力は、その各データレジスタの前記出
力に結合され、前記複数のデータレジスタの前の隣接し
たデータレジスタからの出力を受け取り、更に１つの出
力を有する前記第３手段；および （ｄ）クロック信号に応答して、前記第３手段の前記出
力に現れる値を記憶する第４手段（３６）であって、前
記第３手段の前記出力に結合された１つの入力と、その
各データレジスタの前記出力に結合された１つの出力と
を有する前記第４手段；から成る、前記複数のレジス
タ、から成ることを特徴とするデータ分析器。 - 【請求項２】あるデータ・ビットに比較分析およびシグ
ネチャ分析を行う方法であって： （ａ）前記データ・ビットを期待データ・ビットと比較
し、第１出力信号を発生し、前記第１出力信号は、前記
データ・ビットと前記期待データ・ビットが論理的に異
なる時、一方の論理状態となるようにするステップ； （ｂ）前記データ・ビットを少なくとも１つの他のデー
タ・ビットと組み合せて、第２出力信号を供給するステ
ップ； （ｃ）前記第１または第２出力信号の一方を選択するス
テップ；および （ｄ）前記ステップ（ｃ）で選択された信号を出力にラ
ッチするステップ；から成ることを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/943,623 US5425035A (en) | 1992-09-11 | 1992-09-11 | Enhanced data analyzer for use in bist circuitry |
| US943623 | 1997-10-03 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06201801A true JPH06201801A (ja) | 1994-07-22 |
Family
ID=25479960
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5246021A Pending JPH06201801A (ja) | 1992-09-11 | 1993-09-08 | Ｂｉｓｔ回路に用いるための改良されたデータ分析器および分析方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5425035A (ja) |
| EP (1) | EP0586834A3 (ja) |
| JP (1) | JPH06201801A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6920590B2 (en) | 2000-09-29 | 2005-07-19 | Nec Electronics Corporation | Semiconductor apparatus for providing reliable data analysis of signals |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5663965A (en) * | 1995-10-06 | 1997-09-02 | International Business Machines Corp. | Apparatus and method for testing a memory array |
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