JPH07262032A

JPH07262032A - 情報処理装置

Info

Publication number: JPH07262032A
Application number: JP6047547A
Authority: JP
Inventors: Kenichi Nabeya; 研一鍋谷; Tatsuki Nakada; 達己中田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1994-03-17
Filing date: 1994-03-17
Publication date: 1995-10-13
Also published as: US5781433A

Abstract

(57)【要約】【目的】専用の演算等を行うコプロセッサを有するコ
ンパレータシステムの状態を管理する情報処理装置に関
し、コプロセッサが出力すべきデータの量が不明な場合
や、コプロセッサとコプロセッサ間の情報の不一致が生
じても、ハングアップせず適確に異常を検出する情報処
理装置を目的とする。【構成】第１には、異常を検出した際に、処理中のフ
ラグをオフとし、主処理装置は前記副処理装置命令に対
応して書き込まれるレジスタが残っているにもかかわら
ず、前記処理中のフラグはオフとなるので、それをもっ
て異常と判断する。第２には、処理中のフラグがオフで
バッファがＦＵＬＬであることを表わすフラグがオンで
ある状態は存在せず、この状態を主処理装置で異常と判
断する。第３には、主処理装置は副処理装置に対し使用
するレジスタの数を転送し、副処理装置でその転送され
たレジスタの数と副処理装置命令によって書き込まれる
時使用装置のレジスタの数とを比較し、不一致のときに
副処理装置が異常と判断する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、コンピュータシステム
に係り、さらに詳しくは専用の演算等を行うコプロセッ
サを有するコンピュータシステムの状態を管理する情報
処理装置に関する。

【０００２】

【従来の技術】コンピュータシステムの処理能力の向上
のために、前後の命令をオーバーラップさせて実行する
いわゆるパイプライン処理と呼ばれる技術がプロセッサ
にも使用されている。このプロセッサのパイプライン処
理においては、命令のオペランドである汎用レジスタの
依存関係などの命令間の相互依存関係を検査する必要が
ある。

【０００３】汎用レジスタの依存関係の例として、例え
ば先行命令が書き込む汎用レジスタを後続命令が読み出
す場合、先行命令の書き込み終了を待ってから後続命令
は読み出しを行う必要がある。

【０００４】図１５はプログラムとその実行の説明図で
ある。図１５の２行目では１行目のレジスタＧＲ３の結
果を用いて演算を行っている。すなわち、１行目の実行
ではその実行の終了時にレジスタＧＲ３に書き込み、２
行目の実行ではその書き込んだ結果を読み出してレジス
タＧＲ４とレジスタＧＲ３の内容を加算しＧＲ５に格納
している。よってこの２つのプログラムの中にはＧＲ３
を一方では書き込み、他方では読み出して実行する依存
関係が存在する。

【０００５】前述した汎用レジスタの依存関係を守る方
法として、汎用レジスタそれぞれの使用中／未使用を示
すスコアボードと呼ばれるフラグレジスタを用いる方法
がある。

【０００６】例えば先行する命令が汎用レジスタへの書
き込みを行う場合には、以下のような操作をスコアボー
ドに対して行う。先ず命令を開始する際に、書き込む汎
用レジスタに対応するスコアボードのビットをセットし
使用中であることを示す。そして、汎用レジスタの書き
込みが終了したらスコアボードのビットをリセットし未
使用であることを示す。

【０００７】後続命令が汎用レジスタの読み書きを行う
場合、その汎用レジスタに対応するスコアボードのビッ
トを使用して、汎用レジスタの依存関係を満足するよう
にしている。すなわち、レジスタを使用する際には、ス
コアボードのビットがセットされていなければ、そのレ
ジスタは未使用であり先行命令がレジスタに書き込むこ
とはないので、後続命令はレジスタを読み書きする。ま
た、ビットがセットされているならば、そのレジスタは
使用中であり、先行命令が今後レジスタに書き込む可能
性があるので、先行命令のレジスタの書き込みが終了し
たことをスコアボードのビットがリセットされたことに
より確認した後、後続命令が読み書きを行う。

【０００８】図１６はプログラム実行の説明図である。
先行命令、例えばｍｌｔを実行する際、先ずそのｍｌｔ
をデコードした後、実行する。しかしながらその実行に
先立ち、スコアボード操作（Ｓｅｔ）を行い、スコアボ
ード内の対応するレジスタのフラグを１にセットする。
続く後続命令をデコードした際、レジスタを使用するも
のであるならば、そのレジスタに対応するスコアボード
を参照する。その時、スコアボードは１であるので待ち
状態になる。そして、先行命令が終了しそのレジスタに
データが格納されると、スコアボードのフラグはリセッ
トすなわち０となる。この０により後続命令はウェイト
状態から解除され、次の命令をデコードした後、実行、
ライト等がなされる。

【０００９】以上のような動作により依存関係を有する
レジスタのアクセスに対し、パイプライン処理を正常に
行うことができる構成としている。前述したスコアボー
ドはコプロセッサを有する処理システムについても同様
に使用されている。例えば、ＣＰＵがコプロセッサ命令
を実行し、ＣＰＵからコプロセッサにデータ、コマンド
等を転送しコプロセッサがその処理を行い、命令によっ
てはその結果をコプロセッサがＣＰＵのレジスタに書き
込む、所謂スカラライトする場合がある。このような場
合、ＣＰＵは以下のような動作を行う。 (1) コプロセッサに出力するデータが格納されている汎
用レジスタが読み出し可能になり、かつ、コプロセッサ
が書き込む予定のＣＰＵ内部のレジスタが書き込み可能
になるまで、つまりコプロセッサ命令を発行出来るよう
になるまで、スコアボードを監視して待つ。 (2) 発行出来るようになるとコプロセッサが出力するデ
ータを書き込む予定のＣＰＵ内部のレジスタに対応する
スコアボードのビットをセットする。 (3) コプロセッサ命令を実行し、ＣＰＵからコプロセッ
サにデータ、コマンドを転送する。 (4) コプロセッサが出力したデータをＣＰＵ内部のレジ
スタに書き込む。 (5) ＣＰＵ内部のスコアボードのビットをリセットす
る。

【００１０】尚、コプロセッサ命令を実行し、データ、
コマンドをコプロセッサの命令バッファに転送する際
に、コプロセッサの出力をＣＰＵのどのレジスタに書き
込むのかというレジスタ番号情報をＣＰＵ内部のバッフ
ァ（ライト・アドレス・バッファ）に保存しておく。ま
た、コプロセッサの出力データをレジスタに書き込む場
合に、コプロセッサからＣＰＵにデータだけを出力すれ
ばよく、レジスタ番号情報は出力する必要がない。

【００１１】以下では、コプロセッサを有するＣＰＵシ
ステムの動作について更に詳細に説明する。図１７は従
来のＣＰＵ１８の構成図である。このＣＰＵ１８は後述
するコプロセッサ１９と接続される。図１７のＣＰＵ１
８はデコーダ（Ｄｅｃｏｄｅｒ）１、レジスタファイル
（ＧＲ）２、スコアボード（Ｓｃｏｒｅｂｏａｒｄ）
３、演算回路（ＡＬＵ）４、コントローラ（Ｃｏｎｔｒ
ｏｌ）５、ライトアドレスバッファ（Ｗｒｉｔｅ−Ａｄ
ｄｒｅｓｓ−Ｂｕｆｆｅｒ）６、コプロインタフェース
（ＣｏｐｒｏＩｎｔｅｒｆａｃｅ）７より構成され
る。

【００１２】尚、信号名と各回路の信号端子とは異なる
ものであるが、文章をわかりやすくするため、例えば、
「ＡＬＵＷＥ端子より出力されるＡＬＵＷＥ信号」
を略して「ＡＬＵＷＥ」と表現する。また他の信号も
同様である。

【００１３】デコーダ１は命令すなわちオペコードをデ
コードし、どのような命令であるかを判断する回路であ
る。命令を実行する際、デコーダ１はデコードしている
命令が (1) 演算回路４に対する命令やコプロセッサに対する命
令か (2) どのような操作をする命令か (3) どのソース・レジスタを読み込む命令か (4) どのディスティネーション・レジスタに書き込む命
令か等を判定する。

【００１４】演算回路４に対する命令の場合は、ＡＬＵ
用のオペコードＡＬＵＯＰＣＯＤＥを演算回路４に出
力する。演算結果をレジスタに書き込む命令の場合には
ＡＬＵＷＥフラグを立てる。尚、演算回路４に対する
命令ではない場合、ＡＬＵＷＥフラグを下げておけば結
果がレジスタに書かれないので、演算回路４がどのよう
な動作をしても問題なく、デコードしている命令が演算
回路４に対する命令であることを示すフラグは必要な
い。

【００１５】デコードしている命令がコプロセッサ命令
の場合は、ＣＯＰＲＯＶＡＬＩＤフラグを立て、コプ
ロ用オペコードＣＯＰＲＯＯＰＣＯＤＥを出力する。
そのコプロセッサ命令が、処理の結果をＣＰＵのレジス
タに書き込みする場合（スカラ・ライト）には、ＣＯＰ
ＲＯＷＥフラグを立てる。デコードしている命令がコ
プロセッサ命令でない場合は、ＣＯＰＲＯＶＡＬＩＤ
フラグ、ＣＯＰＲＯＷＥフラグを下げる。

【００１６】命令によって、何個のソース・レジスタを
読み出すか、ディスティネーション・レジスタに書き込
みを行うか否かは異なるため、レジスタ番号フィールド
が有効な場合と無効な場合がある。この為にソース・レ
ジスタ番号フィールドの値をＳＲＣＲＥＧＡＤＲ
０、ＳＲＣＲＥＧＡＤＲ１に出力し、それらが有効
な（読み出す）時はＳＲＣ０ＵＳＥＤ，ＳＲＣ１Ｕ
ＳＥＤフラグを立てる。ディスティネーション・レジス
タ番号フィールドの値をＤＩＳＴＲＥＧＡＤＲに出
力し、それが有効な（書き込む）時はＤＩＳＴＲＥＧ
ＵＳＥＤフラグを立てる。

【００１７】図１８はデコーダ１の構成図である。デコ
ーダ１１は、オペコードを受け取り、それをデコードす
るユニットである。デコーダ１１はデコードを終了した
ら、オペコードを供給するユニット（図示せず）に対し
て、ＤＬＡＳＴＦＬＯＷ信号を１することによっ
て、新たなオペコードを要求する。尚、図１８において
はデコードした結果を詳細に説明するものであり、要部
を除き回路を略している。デコーダがコプロセッサ命令
をデコードする場合について説明する。

【００１８】主命令はメインデコーダ（ｍａｉｎｄｅ
ｃｏｄｅｒ）１１で、ＤＩＳＴＲＥＧＡＤＲ１とＣ
ＯＰＲＯＷＡＤＲ２とＳＣＷＬＣＰＵとにデ
コードされる。

【００１９】ＳＣＷＬＣＰＵが２のときは、１サ
イクル目でＤＩＳＴＲＥＧＡＤＲ１を、２サイクル
目ではＣＯＰＲＯＷＡＤＲ２を、ＤＩＳＴＲＥＧ
ＡＤＲに出力する。ＤＬＡＳＴＦＬＯＷに、１サ
イクル目では０、２サイクル目では１を出力し、コプロ
セッサ命令を２サイクルで実行する。

【００２０】ＳＣＷＣＰＵが１のときは、ＤＩＳＴ
ＲＥＧＡＤＲ１を出力する。ＤＬＡＳＴＦＬＯＷに
１を出力し、コプロセッサ命令を１サイクルで終了す
る。ＳＣＷＣＰＵが０のときは、ＣＯＰＲＯＷＥ
（図１７参照）に０が出力されているので、ＤＩＳＴ
ＲＥＧＡＤＲ１に何を出力しても良い。ＤＬＡＳＴ
ＦＬＯＷに１を出力し、コプロセッサ命令を１サイク
ルで終了する。

【００２１】さらに詳しく説明する。ＳＣＷＬＣ
ＰＵが２以外の時はコンパレータ（ｃｏｍｐ）１２の出
力端子（ＯＵＴ）に０が出力されアンドゲート（ａｎｄ
１）１３の出力も０になる。そのためＤＳＴＡＧＥ
ＲＥＬＥＡＳＥが１のときには、ＤＬＡＳＴＦＬＯ
Ｗも１になる。また、フリップフロップ１４（ＦＦ）に
０が入力されるため、ＤＩＳＴＲＥＧＡＤＲの出力
として、ＤＩＳＴＲＥＧＡＤＲ１が出力される。

【００２２】ＳＣＷＬＣＰＵが２の時は、コンパ
レータ１２の出力に１が出力される。また、フリップフ
ロップ１４の出力Ｑは０のためアンドゲート１３の出力
が１になり、ＤＳＴＡＧＥＲＥＬＥＡＳＥが１であ
ってもアンドゲート（ａｎｄ２）１５はオフとなるので
ＤＬＡＳＴＦＬＯＷが０になる。そのためコプロセ
ッサ命令を１サイクルだけで終了せずに、２サイクル目
を開始する。１サイクル目のフリップフロップ（ＦＦ）
１４の入力が１のため、２サイクル目のフリップフロッ
プの出力が１になり、セレクタ１６はＤＩＳＴＲＥＧ
ＡＤＲとしてＣＯＰＲＯＷＡＤＲ２を選択する。
また、アンドゲート１３の反転入力も１になるため、ア
ンドゲート１３の出力は０になり、それが加わっている
アンドゲート１５の出力すなわちＤＬＡＳＴＦＬＯ
Ｗが１になる。そして、次のサイクルでのフリップフロ
ップ１４の出力は０になる。

【００２３】演算の引数、結果等を保存するためにレジ
スタ・ファイル２は使用される。前述した如く、演算回
路４とコプロセッサ１９とが、レジスタ・ファイル２に
同時に書き込む可能性があるので、レジスタ・ファイル
２は書き込みポートを２個持っている。ＡＬＵ命令、コ
プロセッサ命令どちらも、最大２つのレジスタを読み出
すが、両方の命令が同時に読み出すことはないので、読
み出しポートは２個で十分である。

【００２４】レジスタ・ファイル２はＲＤＡＤＲ０が
指定するレジスタの内容をＲＤＤＡＴＡ０に出力す
る。同様にＲＤＡＤＲ１レジスタの内容をＲＤＤＡ
ＴＡ１に出力する。また、書き込み許可ＷＥ０が立った
ら、レジスタ・ファイル２はＷＲＡＤＲ０が指定する
レジスタにＷＲＤＡＴＡ０の値を書き込む。同様にＷ
Ｅ１が立ったらＷＲＡＤＲ１レジスタに値ＷＲＤＡ
ＴＡ１を書き込む。

【００２５】スコアボード３はレジスタの依存関係を守
るための回路である。図１４における演算回路４は、演
算を開始してから結果をレジスタに書き込むまでを１ク
ロックで行うことができるが、コプロセッサ１９は複数
クロック必要である。よって、コプロセッサ１９が書き
込むレジスタファイルＧＲ中のレジスタを、後続の命令
が読み出す場合、コプロセッサ１９が実際に書き込む以
前に後続の命令が読み出してしまうことが起こり得る。
そのため、コプロセッサ１９が実際に書き込んだことを
確認した後に、後続の命令はレジスタを読み出さなけれ
ばならない。このような依存関係を守るために、スコア
ボード３が設けられている。

【００２６】スコアボード３は以下のように利用する。
レジスタに書き込む命令を開始する時にスコアボード３
をセットし、そのレジスタは使用中であることを示す。
そして、レジスタに書き込んだ後にスコアボード３をリ
セットし、レジスタが未使用であることを示す。後続の
命令はレジスタを読み出す際にスコアボード３をチェッ
クし、使用中でないことを確認する。レジスタが使用中
だった場合は、デコード・ステージを繰り返し、レジス
タが未使用になるまで待つ。

【００２７】スコアボード３は、レジスタが使用中／未
使用をチェックするためのポートを３個、使用中にする
ためのポートを１個、未使用にするためのポートを１個
持っている。また、命令は、レジスタを最大２つ引数に
とるので、チェックのためのポートが２個用意されてい
る。尚ＡＬＵ命令は、１クロックでレジスタに書き込み
を行うので、スコアボードのセット／リセットを行う必
要がない。そこで、コプロセッサ命令用に、使用中／未
使用にするためのポートが１個づつ用意されている。

【００２８】スコアボード３は具体的には以下のように
動作する。レジスタ番号ＲＤ０ＣＨＫが指定するスコ
アボードのビットが立っている場合は、ＲＤ０ＣＨＫ
レジスタは使用中であるため、ＳＲＣ０ＢＵＳＹフラ
グを立てる。同様にレジスタ番号ＲＤ１ＣＨＫ、ＷＲ
ＣＨＫについても、使用中の場合は、ＳＲＣ１ＢＵ
ＳＹ，ＷＲＢＵＳＹフラグを立てる。

【００２９】ＤＳＴＡＧＥＲＥＬＥＡＳＥ，ＤＷ
Ｅが立っている場合は、レジスタに書き込みを行う命令
のデコードが終了し、演算を開始する場合なので、ＷＲ
ＳＥＴが指定するスコアボードのビットを立て、ＷＲ
ＳＥＴレジスタを使用中にする。（ＡＬＵによる演算
は１クロックで終了するので、スコアボードをセットす
る必要はない）。

【００３０】一方、書き込み許可ＷＷＥが立っている
ことは、ＷＲＲＥＳレジスタへの書き込みが行われる
ことを意味しているので、レジスタ番号ＷＲＲＥＳが
指定するスコアボードのビットをリセットし、未使用と
する。

【００３１】コントローラ（Ｃｏｎｔｒｏｌ）５はスコ
アボード３のチェックの結果等から、デコード・ステー
ジを終了して演算を開始できるか否かを判定する。演算
を開始できる場合は、ＤＳＴＡＧＥＲＥＬＥＡＳＥ
フラグを立てる。

【００３２】ＡＬＵに対する命令をデコードしている時
はレジスタの依存関係を満足していれば、演算を開始で
きる。つまり、使用する有効なレジスタ番号のスコアボ
ードのビットが立っていなければよい。具体的には、
（ＳＲＣ０ＢＵＳＹａｎｄＳＲＣ０ＵＳＥＤ）、
（ＳＲＣ１ＢＵＳＹａｎｄＳＲＣ１ＵＳＥ
Ｄ）、（ＷＲＢＵＳＹａｎｄＤＩＳＴＲＥＧ
ＵＳＥＤ）の全てが立っていなかったら、ＤＳＴＡＧ
ＥＲＥＬＥＡＳＥフラグを立てる。

【００３３】ＣＯＰＲＯＶＡＬフラグが立っている時
は、コプロセッサ１９に対する命令をデコードしてお
り、上の条件に加え、(1) ＣｏｐｒｏＩｎｔｅｒｆａ
ｃｅが動作中ではない、(2) ＷｒｉｔｅＡｄｄｒｅｓ
ｓＢｕｆｆｅｒが使用されていない（スカラ・ライト
が行う命令の場合）、が満たされれば、デコード・ステ
ージを終了できる。すなわち制御回路５は（ＳＲＣ０
ＢＵＳＹａｎｄＳＲＣ０ＵＳＥＤ）、（ＳＲＣ１
ＢＵＳＹａｎｄＳＲＣ１ＵＳＥＤ）、（ＷＲ
ＢＵＳＹａｎｄＤＩＳＴＲＥＧＵＳＥＤ）、ＣＯ
ＰＲＯＩＦＢＵＳＹ，ＣＯＭＦＵＬＬ，（ＣＯＰ
ＲＯＷＥａｎｄＷＡＢＵＳＥＤ）の全てが立って
いなかったら、ＤＳＴＡＧＥＲＥＬＥＡＳＥフラグ
を立てる。換言するならば、どれか１つか立っていたら
フラグは立てない。

【００３４】よって、図１９に示すごとく、制御回路５
はアンドゲート５１〜５６とノアゲート５７より成り、
アンドゲート５１〜５６で（ＳＲＣ０ＢＵＳＹａｎ
ｄＳＲＣ０ＵＳＥＤ），（ＳＲＣ１ＢＵＳＹａｎ
ｄＳＲＣ１ＵＳＥＤ），（ＷＲＢＵＳＹａｎｄ
ＤＩＳＴＲＥＧＵＳＥＤ），（ＣＯＰＲＯＷＥ
ａｎｄＷＡＢＵＳＥＤ），（ＣＯＰＲＯＭＡＬＩ
ＤａｎｄＣＯＭＦＵＬＬ），（ＣＯＰＲＯＶＡ
ＬＩＤａｎｄＣＯＰＲＯＩＦＢＵＳＹ）のアン
ド論理を求め、それらの全てが立っていなかったら、デ
コード・ステージを終了し、ノアゲート５７によってＤ
ＳＴＡＧＥＲＥＬＥＡＳＥフラグを立てる。

【００３５】演算回路４はＣＰＵ１８内において求める
四則演算並びに論理演算を行う回路である。デコードス
テージでデコーダ１によって、どのような演算をするか
（ＯＰＣＯＤＥ）、どの値を引数に演算するか（ＲＤ
ＤＡＴＡ０，ＲＤＤＡＴ１）、演算結果をレジスタに
書き込むか（ＷＥ）、どのレジスタに演算結果を書き込
むか（ＤＩＳＴＲＥＧＡＤＲ）、がデコードされ
て、演算回路４に加わる。そしてこのデコード・ステー
ジが終了すると演算回路４は演算を開始する。尚、演算
結果をレジスタに書き込まなければ、演算回路４に対す
る命令を実行するとき以外に無駄な演算を行っても問題
はないため、演算を行うか否かのフラグが入力される必
要はない。

【００３６】演算回路４は、具体的には以下のように動
作する。ＤＳＴＡＧＥＲＥＬＥＡＳＥが立っていた
ら、ＯＰＣＯＤＥ，ＤＩＳＴＲＥＧＡＤＲ，ＷＥ，
ＲＤＤＡＴＡ０，ＲＤＤＡＴＡ１をクロックに同期し
て演算回路４内のレジスタに取り込み、ＲＤＤＡＴＡ
０，ＲＤＤＡＴＡ１を引数に（使用しない場合もあ
る）、ＯＰＣＯＤＥで指定された演算を行い、結果をＷ
ＲＤＡＴＡに出力する。

【００３７】ＷＥが立っているのは演算結果をレジスタ
に書き込む命令であることを示しており、ＤＡＴＡＷ
Ｅには演算回路４内部で保持したＷＥを、ＷＲＡＤＲ
にはＡＬＵ内部で保持したレジスタ番号ＤＩＳＴＲＥ
ＧＡＤＲを出力する。ライトアドレスバッファ６は後
述するコプロセッサ１９が書き込むＣＰＵ１８のレジス
タの番号を保存する。すなわち、コプロセッサ命令のう
ち、ＣＰＵ１８のレジスタへの書き込み（スカラ・ライ
ト）を行う命令について、どのレジスタへの書き込みを
行うのかという情報をＣＰＵ１８側で保存しておくため
に使用される。デコードステージが終了した時にレジス
タ番号がこのバッファに蓄えられ、コプロセッサがスカ
ラ・ライトを行う時に取り出される。

【００３８】スカラ・ライトを行うコプロセッサ命令の
デコードが終了した時に、ＤＳＴＡＧＥＲＥＬＥＡ
ＳＥ，ＢＵＦＦＥＲＷＥが立つ。その場合は、レジス
タ番号ＷＲＡＤＲＩＮを内部のバッファに格納し、
そのバッファのそのエントリが有効なことを示すエント
リのビットを立てる。

【００３９】コプロセッサ１９がスカラ・ライトを行う
時に、ＳＣＷＤＡＴＡＶＡＬが立つ。その場合
は、バッファの有効なエントリからレジスタ番号を取り
出しＷＲＡＤＲＯＵＴに出力し、書き込み許可であ
るＳＣＷＥを立てる。

【００４０】前述のバッファは、ある１個のコプロセッ
サ命令が書き込むレジスタの番号だけを保存する。１個
でもレジスタ番号を保存している時にはＷＡＢＵＳＥ
Ｄフラグを立て、以降のスカラ・ライトを行うコプロセ
ッサ命令のデコードが終了しないようにしている。

【００４１】ライトアドレスバッファ６はファイルレジ
スタにコプロセッサより格納するためのレジスタアドレ
スすなわちスカラ・ライトするアドレスを記憶する回路
である。

【００４２】図２０は従来のライトアドレスバッファの
構成図である。ライトアドレスバッファ６内には５つの
フリップフロップが設けられている。フリップフロップ
６１（ＡＤＲ１）はスカラライト先のレジスタ番号を記
憶する。フリップフロップ６２（ＡＤＲ２）はスカララ
イトを２回行う場合の２回目のスカラライト先のレジス
タ番号を記憶する。フリップフロップ６４（ＦＦＤ）は
コプロセッサ命令デコード時にＷＲＡＤＲＩＮ信号
をフリップフロップ６１，６２のどちらかに格納するか
を記憶する。尚、フリップフロップ６１に格納する場合
には０を記憶する。フリップフロップ６３（ＦＦＳＣ）
は、スカラライト時にアドレスＡＤＲ１，ＡＤＲ２のど
ちらかをＷＲＡＤＲＯＵＴに出力するかを決定す
る。ＡＤＲ１に出力する場合は０である。フリップフロ
ップ６５（ＦＦＵ）はＷＲＩＴＥＡＤＤＲＥＳＳＢＵ
ＦＦＥＲが使用されている場合に１を記憶する。

【００４３】以下では更にコプロセッサ命令をデコード
した際のライトアドレスバッファ６の動作について説明
する。スカラ・ライトを行うコプロセッサ命令をデコー
ドしている時は、フリップフロップ６１，６２にアドレ
スＡＤＲ１，ＡＤＲ２を格納する。

【００４４】フリップフロップ６４の初期値は０であ
り、スカラ・ライトを行うコプロセッサ命令の場合はア
ンドゲート６０の出力が１になる。またアンドゲート６
６の出力が１になるため、ＷＲＡＤＲＩＮがフリッ
プフロップ６１に格納される。ＳＣＷＤＡＴＡＶ
ＡＬは０のため、アンドゲート６７の出力は１である。
よってフリップフロップ６５に１が格納される。

【００４５】フリップフロップ６４の値は０のため、イ
ンバート６８の出力は１である。よって、アンドゲート
６０が１となると、フリップフロップ６４はイネーブル
となってインバータ６８の出力である１が格納される。
スカラ・ライトを２個のレジスタに対して行うコプロセ
ッサ命令の場合は、次のサイクルで再びアンドゲート６
０の出力が１になる。フリップフロップ６４は１を記憶
しているため、アンドゲート６９の出力が１になる。よ
って、ＷＲＡＤＲＩＮはフリップフロップ６２に格
納される。ＳＣＷＤＡＴＡＶＡＬは０のため、ア
ンドゲート６７の出力は１であり、またフリップフロッ
プ６５は１のままであり、さらにフリップフロップ６４
の値は１のためインバータ６０の出力は０である。よっ
てフリップフロップ６４に０が格納される。

【００４６】スカラ・ライトが行われ時は、フリップフ
ロップ６１，６２の値がＷＲＡＤＲＯＵＴに出力さ
れる。先ず、ＳＣＷＤＡＴＡＶＡＬが１になる。
フリップフロップ６３，６４，６５はそれぞれ０，０，
１である。セレクト信号は０であるのでフリップフロッ
プ６１の出力が選択される。この時、ナンドゲート６７
の出力は１である。フリップフロップ６４，６３の一方
が１で他方が０である時ＥＸ−ＯＲゲート７１の出力は
１となり、さらにアンドゲート６０の出力が１であるの
で共に入力に１が加わるからアンドゲート６７の出力は
０となる。アンドゲート６７の出力は０であるので、フ
リップフロップ６５に０が格納される。尚、この時オア
ゲート７３の出力は１であり、フリップフロップ６５が
イネーブルとなって前述の０が格納される。また、フリ
ップフロップ６３の値は１のため、インバータ７０の出
力は０である。フリップフロップ６３に０が格納され
る。

【００４７】また、ライトアドレスバッファ６は、ＳＣ
ＷＤＡＴＡＶＡＬ信号を受け取り、そのままＳＣ
ＷＥ信号として出力する。ＳＣＷＥ信号の意味は、
ＳＣＷＤＡＴＡＶＡＬ信号と同じで、コプロセッサ
がスカラ・ライトを行う時に１とする。

【００４８】コプロインタフェース（ＣｏｐｒｏＩｎ
ｔｅｒｆａｃｅ）７は以下の如く動作する。コプロセッ
サ１９とＣＰＵ１８の間の信号線は数が限られているの
で、コプロインタフェース回路７は送信するコマンド、
データをマルチプレクスする。ＤＳＴＡＧＥＲＥＬ
ＥＡＳＥ，ＶＡＬＩＤが立っていることは、デコード・
ステージが終了し、コプロセッサに送るべきコマンド、
データがコプロインタフェース７に出力されているすな
わちＤＡＴＡ０，ＤＡＴＡ１，ＯＰＣＯＤＥが入力され
ていることを示している。よって、コプロインタフェー
ス７は、ＯＰＣＯＤＥ（コプロセッサが実行する命令）
とＲＤＤＡＴＡ０，ＲＤＤＡＴＡ１（命令のパラメ
ータ）とをマルチプレクスし、ＣＯＰＲＯＣＯＭに出
力する。そのときＣＯＰＲＯＣＯＭが有効なことをコ
プロセッサに通知するために、ＣＯＰＲＯＣＯＭＶ
ＡＬフラグを立てる。尚、何個のレジスタにスカラ・ラ
イトするかという情報（ＳＣＷＬＬＥＮＧＴＨ）
はＯＰＣＯＤＥの中に含まれている。

【００４９】前述したデータをマルチプレクスして送信
するには、複数クロック必要である。その間、ＢＵＳＹ
フラグを立てて、新たなコプロセッサ命令がデコード・
ステージを終了しコプロインタフェース７に送られてく
るのを防ぐ。

【００５０】さらに詳細に説明する。図２１はコプロイ
ンタフェース７の構成図である。ＶＡＬＩＤが１でＤ
ＳＴＡＧＥＲＥＬＥＡＳＥが１の時、アンドゲート７
４は１を出力する。そのアンドゲート７４の出力はフリ
ップフロップ７５，７６，７７とカウンタ７８のリセッ
ト端子に入力する。

【００５１】イネーブル端子ＣＥに１が加わると、フリ
ップフロップ７５，７６，７７は入力するＲＤＡＴＡ
０，ＲＤＡＴＡ１，ＯＰＣＯＤＥをそれぞれ取り込
む。そして、３ビットアップカウンタ７８がアップ動作
を開始し、先ずフリップフロップ７５をセレクタ７９は
選択しＣＯＰＲＯＣＯＭとして出力する。続いてフリ
ップフロップ７６の出力を、さらに続いてフリップフロ
ップ７７の出力をセレクタ７９で選択し出力する。一
方、インバータ８０には３ビットアップカウンタのＭＳ
Ｂが加わっており、ＭＳＢが０である間、その０を反転
してＣＯＰＲＯＣＯＭＶＡＬを１とすると共に、Ｂ
ＵＳＹを１とする。これによりコプロセッサに対して限
られている信号線でコプロセッサに対するコマンドが送
られる。

【００５２】図２２は前述したＣＰＵ１８で制御される
従来のコプロセッサ１９の構成図である。コプロセッサ
１９はＣＰＵ１８から送られたコマンドやデータを記憶
するバッファ８１、コプロセッサ命令のデコード等を行
うコントローラ８２、例外発生時の処理を行うエクセプ
ション８３、ダミー等のスカラライトを行うスカラライ
トユニット８４、コプロセッサとしての演算を行うファ
ンクションユニット８５とよりなる。

【００５３】従来のコプロセッサ１９にはコプロセッサ
１９が動作している時でも、ＣＰＵ１８から送られてく
るデータ（コマンド）等が受け取れるようにバッファ８
１が設けられている。このバッファを設けたことによっ
て、データの依存関係が無いにもかかわらずＣＰＵ１８
からコプロセッサにデータ（コマンド）が行えないため
ＣＰＵが停止してしまう回数を減少させている。

【００５４】ＣＯＰＲＯＣＯＭＶＡＬがたってい
る、すなわち１である時は、ＣＯＰＲＯＣＯＭが有効
であるのでそれをバッファに取り込む。ＲＥＡＤがたっ
ている時はバッファのデータが要求されている時なので
出力する。バッファが一杯な時にはＦＵＬＬを、空でな
い時にはＢＵＳＹをたてる、すなわち１とする。コプロ
セッサからＣＰＵ１８にＦＵＬＬを通知することによっ
て、バッファが一杯の時にＣＰＵ１８がコンプレッサ１
９にデータ、コマンドを送らないようにする。またコン
トローラ８２はＢＵＳＹを読むことによって未処理のデ
ータ（コマンド）がバッファに残っているかどうかを知
る。

【００５５】図２３は従来のバッファの構成図である。
ＣＯＰＲＯＣＯＭＶＡＬがアップカウンタ９０に加
わるとカウント動作を開始し、カウントアップする。そ
れに対応して、その出力が加わるデコーダ９１はそのカ
ウント値をデコードし、デコード結果をアンドゲート９
２〜９７に出力する。

【００５６】ＣＯＰＲＯＣＯＭＶＡＬが１の時デコ
ーダ９１でデコードされた１個の出力のアンドゲートの
みオンとなってフリップフロップ９８〜１０３のイネー
ブル端子ＣＥに入力する。すなわち、カウントアップす
るたびにデコーダからデコード値が出力され、順次アン
ドゲート９２〜９７が１を出力し、その出力が加わるフ
リップフロップがイネーブルとなり、ＣＯＰＲＯＣＯ
Ｍのコマンドやデータをフリップフロップ９８〜１０３
が取り込む。なお、アンドゲート９７にはデコーダ９１
の最終デコード値が加わっておりアンドゲート９７を介
してフリップフロップ１０３にイネーブルが加わると、
それに対応してフリップフロップ１０５にもイネーブル
が加わる。また、フリップフロップ１０５の入力も１と
なるので、この時フリップフロップ１０５は１を取り込
んで出力する。すなわち、最終デコード値をデコードし
た時にはフリップフロップ１０５がセットされ、１を出
力する。

【００５７】同様にフリップフロップ１０６の入力には
デコーダ９１が特定値をデコードした時に１が、さらに
オアゲート１０７を介してイネーブル端子に１が加わり
セットされる。

【００５８】すなわちアップカウンタ９０がカウントを
開始し特定値になった際にアンドゲート９４を介して入
力Ｄに１が加わり、さらにオアゲート１０７を介してイ
ネーブル端子に１が加わるので、一連のコマンドを記憶
した際に１を記憶する。さらに最大バッファまで格納し
た時にはフリップフロップ１０５が１に設定される。そ
のフリップフロップ１０６，１０５の出力が加わるアン
ドゲート１０８はＦＵＬＬを出力する。また、フリップ
フロップ１０６あるいはフリップフロップ１０５の一方
が１に設定された際はオアゲート１０９を介してＢＵＳ
Ｙが１として出力される。

【００５９】前述した動作と同様に、アップカウンタ１
１０はＲＥＡＤが加わると順次カウントをアップする。
そのカウント値を対応したフリップフロップの出力をセ
レクタ１１２が選択しコマンドとして出力する。このと
きデコーダ１１１はカウント値が最大値であった時には
フリップフロップ１０５をイネーブルとする。この時、
そのフリップフロップ１０５の入力Ｄには０が加わるの
でフリップフロップ１０５は０を記憶する。すなわちフ
リップフロップ１０５をリセットする。また、コマンド
を出力した時フリップフロップ１０６をリセットし、Ｂ
ＵＳＹで無くする。なお、前述したフリップフロップ１
０５，１０６等には図示しないがシステムクロックが入
力しており各データはそのシステムクロックに同期して
動作する。以上のような動作により、バッファが動作
し、ＣＰＵ１８から非同期に送られてもデータやコマン
ドが受け取れる構成となっている。

【００６０】コントローラ８２はインバータ（Ｂｕｆｆ
ｅｒ）８１からデータ、コマンドを受け取り、それに従
ってファンクションユニット（Ｆｕｎｃｔｉｏｎａｌ−
Ｕｎｉｔ）８５を制御する。コントローラ８２はファン
クションユニット８５が処理中でなく、バッファ８１が
空でない場合、すなわちバッファ８１がビジーである場
合すなわちＢＵＦＦＥＲ−ＢＵＳＹが立っている場合は
ＲＥＡＤフラグを立て、バッファ８１からマルチプレク
スされたデータ、コマンド（ＣＯＭＭＡＮＤ）を受け取
る。

【００６１】一方、ＣＯＭＭＡＮＤのパリティを調べる
ことによって、ファンクションユニット８５で処理する
以前でのエラーの有無を知ることができる。何個のレジ
スタにスカラ・ライトするか示している部分（ＯＰＣＯ
ＤＥのＳＣＷＬＥＮＧＴＨの部分）がパリティエラ
ーを起こしている場合は、スカラ・ライトを行うことが
できないので、ＳＣＷＬＥＮＧＴＨＥＲＲＯＲを
立てる。

【００６２】また、ＣＯＭＭＡＮＤのその他の部分がパ
リティ・エラー等を起こしている場合は、正しい値でス
カラ・ライトを行うことができないので、ＰＥＲＲＯ
Ｒフラグを立てる。パリティ・エラーが起きていない
が、ＣＯＭＭＡＮＤのオペコード部分が未定義命令の場
合はＵＮＤＥＦフラグを立てる。

【００６３】ファンクションユニット８５へコントロー
ラ８２から命令を送る場合は、ＣＮＴＬに命令を出力
し、それが有効であるというＣＮＴＬＶＡＬフラグを
立てる。

【００６４】ファンクションユニット８５が処理中の
時、もしくはＢＵＦＦＥＲが空でなく、ＢＵＳＹが立っ
ている時はＣＯＰＲＯＢＵＳＹフラグを立て、ＣＰＵ
にコプロセッサが動作中であることを通知する。これに
よって、ＣＰＵ１８は割り込みのタイミングを調整でき
る。

【００６５】一方、コントローラ８２はファンクション
ユニットが正常にスカラ・ライトできず、Ｓｃａｌａｒ
ＷｒｉｔｅＵｎｉｔにダミーの値でのスカラ・ライ
トを依頼する時があるため、何個のレジスタにスカラ・
ライトをするかを示すＳＣＷＬＥＮＧＴＨをＯＰＣＯ
ＤＥからデコードして出力する。

【００６６】ファンクションユニット（Ｆｕｎｃｔｉｏ
ｎａｌ−Ｕｎｉｔ）８５は演算器、レジスタを含み、コ
ントローラ８２に従って動作する。ＣＮＴＬＶＡＬが
立っている時にコントロール（ＣＮＴＬ）が有効なの
で、それに従って動作する。ＣＰＵ１８のレジスタへの
書き込み（スカラ・ライト）を行うときは、書き込む値
をＲＥＳＵＬＴに出力し、ＲＥＳＵＬＴが有効であるこ
とを示すＲＥＳＵＬＴＶＡＬフラグを立てる。

【００６７】例外が発生したときは、ＥＸＣＰを立てエ
クセプション（Ｅｘｃｅｐｔｉｏｎ）８３に出力する。
エクセプション８３はＣＰＵから受け取ったデータ、コ
マンドのパリティ・エラー、ＦｕｎｃｔｉｏｎａｌＵ
ｎｉｔの例外等を処理する。

【００６８】ＵＮＤＥＦ，ＰＥＲＲＯＲ，ＦＵＮＩ
ＴＥＸＣＰが立っているのは、未定義命令が転送され
た、パリティ・エラーが起こり、ファンクションユニッ
ト８５で例外を検出したことを、それぞれ示している。
このような場合は正常な値でのスカラ・ライトができな
いため、ダミーの値でのスカラ・ライトを行う。すなわ
ち、ＤＵＭＭＹＷＲＩＴＥフラグを立て、Ｓｃａｌａ
ｒＷｒｉｔｅＵｎｉｔにダミーの値でのスカラ・ラ
イトを依頼する。また、ＥＸＣＰを立てて、ＣＰＵに例
外が検出されたことを通知する。

【００６９】ＳＣＷＬＥＮＧＴＨＥＲＲＯＲが立
っているのは、何個のレジスタにスカラ・ライトを行う
か示している部分に、パリティ・エラーがあった場合で
ある。この場合は、スカラ・ライトが完全に不可能であ
るため、ＳＶＰフラグを立てて、サービスプロセッサに
処理を依頼する。

【００７０】図２４は従来のエクセプションの構成図で
ある。ＵＮＤＥＦ，ＰＥＲＲＯＲ，ＦＵＮＩＴＥ
ＸＣＰがオアゲート１１５に加わりオアゲートの出力を
ＥＸＣＰ並びにＤＵＭＭＹＷＲＩＴＥとして出力す
る。また、ＳＣＷＬＥＮＧＴＨＥＲＲＯＲをＳＶ
Ｐとして出力する。

【００７１】一方、コプロセッサ命令には、ＣＰＵ１８
のレジスタへの書き込み（スカラ・ライト）を行う命令
がある。正常にスカラ・ライトが行われた時にはファン
クションユニット８５の出力をそのままＣＰＵに送れば
よいが、そうでない場合はスカラ・ライトユニットでス
カラ・ライトを行わなければならない。

【００７２】図２５は従来のスカラ・ライトユニットの
構成図である。固定値出力回路（ＣＯＮＳＴＡＮＴＶ
ＡＬＵＥ）１１６はファンクションユニット８５より出
力されたＲＥＳＵＬＴの代わりとなるダミーデータ（Ｄ
ＵＭＭＹＤＡＴＡ）を出力する。

【００７３】前述したＲＥＳＵＬＴとＤＵＭＭＹＤＡ
ＴＡはセレクタ１１７に加わる。セレクタ１１７はＲＥ
ＳＵＬＴＶＡＬによってその一方を選択する。正常で
あるときには、ＲＥＳＵＬＴを選択し、異常であった場
合、すなわちＲＥＳＵＬＴＶＡＬが０であるとき固定値
出力回路１１６のＤＵＭＭＹＤＡＴＡを選択し、ＳＣ
ＷＤＡＴＡとして出力する。

【００７４】一方、ＲＥＳＵＬＴＶＡＬはオアゲート
１１８に加わっており、正常である時にはＲＥＳＵＬＴ
ＶＡＬがオアゲート１１８を介しＳＣＷＤＡＴＡ
ＶＡＬとして出力される。また、正常でなかった際に
は目的の回数分ＳＣＷＤＡＴＡＶＡＬが出力され
ない。これを出力するため、ダウンカウンタ１１９を設
けてある。

【００７５】ダウンカウンタ１１９はプリセッタブルで
あり、ＤＵＭＭＹＷＲＩＴＥが立ったとき、ＳＣＷ
ＬＥＮＧＴＨをプリセットする。その回数だけ、ＳＣ
ＷＤＡＴＡＶＡＬを１にし、ダウンカウントする。

【００７６】ＤＵＭＭＹＷＲＩＴＥがたっておらず、
ＲＥＳＵＬＴＶＡＬがたったときにはファンクション
ユニットの出力ＲＥＳＵＬＴは有効である。この場合は
ＲＥＳＵＬＴＶＡＬ、ＲＥＳＵＬＴをそのままＳＣ
ＷＤＡＴＡＶＡＬ，ＳＣＷＤＡＴＡに出力し、Ｃ
ＰＵ１８にスカラ・ライトを行うことを通知する。ま
た、ＤＵＭＭＹＷＲＩＴＥがたっているすなわち１の
場合はダミーの値でスカラ・ライトを行える場合であ
る。よって、コントローラ８２からの何個のレジスタに
スカラ・ライトを行うかという情報ＳＣＷＬＥＮＧ
ＴＨの回数だけＳＣＷＤＡＴＶＡＬをたててスカ
ラ・ライトを行う。なお、その際、ＳＣＷＤＡＴＡに
はステイタス、ダミーの値等を設定する。

【００７７】以上のような構成によりプロセッサがコプ
ロセッサを制御することができ、例えば専用の演算等を
高速に行えることができる。

【００７８】

【発明が解決しようとする課題】前述したコプロセッサ
は、コプロセッサ１９内部の命令バッファからデータ、
コマンドを取り出し実行をするが、以下のような場合に
はＣＰＵ１８が本来要求している値のデータを出力、す
なわちスカラ・ライトすることは不可能である。(1) コ
プロセッサ１９内部で割り込みが発生し、コプロセッサ
１９の実行を中止してＣＰＵ１８の割り込み処理で制御
をする必要が出た場合、(2) ＣＰＵ１８のハードエラー
等で不正なコマンドやデータをコプロセッサが受けた時
や未定義のコマンドを受けた場合、(3) コプロセッサ１
９が行うべき処理が不明確な場合やコプロセッサ１９が
出力すべきデータの量が不明な場合、等である。

【００７９】前述したような場合、コプロセッサ１９が
データを出力せずコプロセッサが書き込むはずだったＣ
ＰＵ１８のレジスタへの書き込みが行われないとする
と、レジスタに対応するスコアボードのビットのリセッ
トが行われなくなる。

【００８０】図２６はプログラム実行の説明図である。
例えばコプロセッサ１９に対応する先行命令があって、
デコードしてさらに実行した場合、スコアボード操作で
はセット（Ｓｅｔ）され、次の命令に関してはスコアボ
ードからリセットされるまで後続命令を待たせなければ
ならない。すなわちスコアボードには１がたっているの
でスコアボード参照結果ではＷａｉｔとなり、常にウェ
イトすることとなる。実際に先行命令に対応する実行を
終了（ＳＴＯＰ）したとすると、Ｘ点においてスコアボ
ードを０にリセットしなくてはならない。しかしなが
ら、前述したような状態においてセットされなかった場
合、このウェイト状態が連続して続くこととなる。

【００８１】このような時、前述した(1) や(2) の場合
には、ＣＰＵ１８が本来求めてる値の出力は不可能であ
るが、ＣＰＵ１８が要求しているデータの量はわかって
いる。よってステイタス、ダミーのデータ等を本来の値
の代わりにコプロセッサがＣＰＵ１８に出力すれば、Ｃ
ＰＵ１８はデータを受け取りレジスタへの書き込みを行
う。これによってレジスタに対応するスコアボードのビ
ットがリセットされ、割り込み処理等の実行の継続が可
能になる。

【００８２】これに対し(2) ，(3) のコプロセッサ１９
の出力データの量が不明な場合には、ダミーライトを行
うことができず実行を中止した後に、サービスプロセッ
サの介入によって処理の再開をしなくてはならなかっ
た。このサービスプロセッサの介入は例えばハングアッ
プしてからの時間を管理して行うものであり、これに要
する時間が多大であった。

【００８３】一方、コプロセッサ命令はＣＰＵ１８がデ
コードし、コプロセッサ１９へのコマンド／データを転
送する命令である。このコプロセッサ命令は、ＣＰＵ１
８だけが認識すれば十分な情報（その命令がコプロセッ
サ命令であるか否か、スカラ・ライトするレジスタ番
号、読み出しをするＣＰＵ１８内部のレジスタ番号等の
情報）と、コプロセッサ１９だけが認識すれば十分な情
報（コプロセッサ１９が行う演算の処理、コプロセッサ
１９が読み出す読み書きするＣＰＵ１８内のレジスタ番
号等）、さらには両方が認識しなければならない情報、
（ＣＰＵ１８からコプロセッサ１９へのコマンド／デー
タの転送数、ＣＰＵ１８のレジスタを読み書きする命令
か否か、さらにはＣＰＵ１８のレジスタを何個読み書き
するか等）より成っている。

【００８４】ＣＰＵ１８に接続可能な前述したコプロセ
ッサ１９は複数種類あり、コプロセッサの命令フォーマ
ットはコプロセッサ１９の種類により異なっている。こ
のため、前述した３種類の情報をＣＰＵ１８とコプロセ
ッサ１９とが命令の同一のフィールドから得ることは困
難である。そのため、両方が認識されなければならない
情報はＣＰＵ１８向けとコプロセッサ１９向けの２つの
フィールドにエンコードされている。

【００８５】このために、何からの原因によって認識さ
れなければならない情報がＣＰＵ１８向けのフィールド
とコプロセッサ１９向けのフィールドの間に不一致が生
じ、コプロセッサ１９がスカラ・ライトするレジスタの
個数がＣＰＵ１８が期待している個数よりも小さくなっ
た時にはハングアップしてしまう。

【００８６】例えば、ＣＰＵ１８、コプロセッサ１９と
もエラーを検出できなかった場合、プログラムの実行は
続けられる。そして、スカラ・ライトされるはずだった
レジスタを読み書きする命令を実行する段階になってス
コアボードがセットされているにもかかわらずいくら待
ってもそのレジスタに対して書き込みがなされず、スコ
アボードがリセットされないために、この命令を実行で
きずその状態で待ってしまってハングアップしてしま
う。この様な状態も前述したサービスプロセッサの介入
によって処理の再開がなされるが、この介入までに多く
の時間を要してしまっていた。

【００８７】本発明は前述した問題を解決するものであ
り、本発明はコプロセッサが出力すべきデータの量が不
明な場合や、コプロセッサとコプロセッサ間の情報の不
一致が生じても、ハングアップせず適確に異常を検出す
る情報処理装置を目的とする。

【００８８】

【課題を解決するための手段】図１〜３は本発明の原理
ブロック図である。本発明は副処理装置２１の処理内容
を副処理装置命令として発行する主処理装置２０と、前
記主処理装置２０からの前記副処理装置命令に対応した
処理を実行し、該処理の結果を前記主処理装置２０のレ
ジスタに書き込む副処理装置２１とよりなる装置におけ
るものである。例えば、主処理装置はＣＰＵであり、副
処理装置はコプロセッサである。

【００８９】図１は本発明の第１の原理ブロック図であ
る。本発明は第１には、前記副処理装置２１に前記副処
理装置命令が未定義である時、あるいは実行にかかるエ
ラーを検出した時の少なくとも一方を検出する異常検出
手段２３と、該異常を検出した際に処理中のフラグをオ
フとするフラグオフ手段２２とを設けている。

【００９０】図２は本発明の第２の原理ブロック図であ
る。本発明は第２には前述の異常検出手段２３と、前述
のフラグオフ検出手段２２、さらに異常検出した際に副
処理装置が有するバッファがＦＵＬＬであることを表わ
すフラグをオンとするフラグオン手段２４とを設けてい
る。

【００９１】図３は本発明の第３の原理ブロック図であ
る。本発明は第３には、主処理装置２０が発行する副処
理装置命令と共に、当該命令によって書き込まれる主処
理装置２０のレジスタの数を前記副処理装置２１に転送
する転送手段２５を主処理装置２０に設け、さらに副処
理装置２１は前記副処理装置命令によって書き込まれる
主処理装置２０のレジスタの数と前記転送手段２５によ
り転送されたレジスタの数とを比較する比較手段２６と
比較した結果が不一致の時異常と判断する異常判断手段
２７とを設ける。

【００９２】

【作用】本発明は第１には、異常を異常検出手段２３で
検出した際に、フラグオフ手段２２で処理中のフラグを
オフとし、主処理装置２０は前記副処理装置命令に対応
して書き込まれるレジスタが残っているにもかかわら
ず、前記処理中のフラグはオフとなるので、それをもっ
て異常と判断する。

【００９３】第２には、処理中のフラグがオフでバッフ
ァがＦＵＬＬであることを表わすフラグがオンである状
態は存在せず、この状態を主処理装置２０で異常と判断
する。

【００９４】第３には、主処理装置２０は副処理装置２
１に対し使用するレジスタの数を転送し、副処理装置２
１でその転送されたレジスタの数と副処理装置命令によ
って書き込まれる時使用装置のレジスタの数とを比較手
段２６で比較し、不一致のときに副処理装置内の異常判
断手段２７が異常と判断する。この異常を送信すること
により主処理装置も異常と判断できる。

【００９５】主処理装置２０と副処理装置２１とで命令
が食い違った場合等においても常にそれらの異常を適確
に判断できるのでハングアップ等を防止し、不必要なＣ
ＰＵのダウン時間を防止することができる。

【００９６】本発明の第１、第２においてはコプロセッ
サの命令バッファが空になるまで、コプロセッサ、ＣＰ
Ｕともエラーを検出できず、プログラムの実行は続けら
れる。コプロセッサの命令バッファが空になったとき
に、ＣＯＰＲＯＢＵＳＹが下がってもライト・アドレ
ス・バッファが空にならないという状態になるため、ス
カラ・ライトが行われなかったことをＣＰＵが検出し、
スコアボードのリセットを行っている。しかし、ＣＯＰ
ＲＯＢＵＳＹが下がるときまで待たないと、スカラ・
ライトが行われなかったことが検出できないため、エラ
ーからの復帰が遅くなるという問題が残る。

【００９７】この問題は、本発明の第３でＣＰＵが期待
しているスカラ・ライトされるレジスタの個数と、実際
にコプロセッサがスカラ・ライトするレジスタの個数の
比較を行うことによって解決できる。

【００９８】

【実施例】以下、図面を用いて本発明を詳細に説明す
る。図４は本発明の第１の実施例のＣＰＵ２８の構成図
である。従来と同一回路は同一符号を付し説明を省略す
る。

【００９９】本発明の第１の実施例においては、ＣＰＵ
２８はＣＯＰＲＯＢＵＳＹ信号によってコプロセッサ
が動作中か否かを知ることができる。コプロセッサが動
作中であれば今後スカラ・ライトが行われる可能性があ
るが、動作中でなければその可能性はない。よってＣＰ
Ｕ２８内ではライトアドレスバッファ１２０のＷＡＢＵ
ＳＥＤフラグによってスカラ・ライトを待っているレジ
スタがあるかどうかを知ることができる。この状態を求
めるため、コプロセッサより加わるＣＯＰＲＯＢＵＳ
Ｙをライトアドレスバッファ１２０に入力している。

【０１００】（ＷＡＢＵＳＥＤａｎｄ（ｎｏｔＣ
ＯＰＲＯＢＵＳＹ））が真すなわち１であったときに
はスカラ・ライトをもっているレジスタがあるが、コプ
ロセッサによってスカラ・ライトを行われる可能性がな
い場合である。よって、この状態を検出することによ
り、ＣＰＵ２８はその異常を判断することができる。

【０１０１】図５は前述した本発明の第１の実施例のラ
イトアドレスバッファ１２０の構成図である。従来にお
いてはＳＣＷＤＡＴＡＶＡＬが直接オアゲート７
３に加わっているが、本発明の第１の実施例においては
オアゲート１２１でアンドゲート１２２の出力とＳＣ
ＷＤＡＴＡＶＡＬとをオア加算している。尚、アン
ドゲート１２２の反転入力にＣＯＰＲＯＢＵＳＹが入
力し、非反転入力にＷＡＢＵＳＥＤが加わる。そし
て、このアンドゲート１２２の出力ＥＸＸが異常信号と
してＣＰＵ２８内で使用される。

【０１０２】図６は本発明の第１の実施例のコプロセッ
サ２９の構成図である。従来と異なる点はＵＮＤＥＦ，
ＰＥＲＲＯＲ，ＳＣＷＬＥＮＧＴＨＥＲＲＯＲ
が加わるオアゲート１２３とその出力が反転入力に加わ
り、コントローラ８２のＢＵＳＹが非反転入力に加わる
アンドゲート１２４を設けた点である。

【０１０３】従来においてはＢＵＳＹをＣＯＰＲＯＢ
ＵＳＹとして出力していた。本発明の第１の実施例によ
れば、ＵＮＤＥＦとＰＥＲＲＯＲとＳＣＷＬＥＮ
ＧＴＨＥＲＲＯＲが０でかつコントローラ８２のＢＵ
ＳＹが１であるときにＣＯＰＲＯＢＵＳＹとしてい
る。そして、例えばＵＮＤＥＦ，ＰＥＲＲＯＲ，ＳＣ
ＷＬＥＮＧＴＨＥＲＲＯＲの少なくとも１個が１と
なるとオアゲート１２３の出力は１となり、アンドゲー
ト１２４はオフとなる。すなわち、ＣＯＰＲＯＢＵＳＹ
を０とする。

【０１０４】コントローラ８２からはＢＵＳＹを出して
いるにもかかわらずエラー等が発生た時にＣＯＰＲＯ
ＢＵＳＹを０としている。尚、他の動作については従来
と同様である。このＣＯＰＲＯＢＵＳＹが０となるの
で、その信号が加わるプロセッサ側、すなわち主処理装
置側のアンドゲート１２２は１となり、アンドゲート１
２２の出力ＥＸＸは１となって異常であることになる。

【０１０５】以上のように本発明の第１の実施例によれ
ば、簡単な回路をＣＰＵ２８例えばＣＰＵ２８のライト
アドレスバッファに簡単な論理を加えるだけでハングア
ップせずに適確に異常を判断することができ、従来サー
ビスプロセッサに処理を依頼してきた回路を削除するこ
とができる。いわゆるスカラ・ライト不可能をサービス
プロセッサに通知する必要がなくなる。

【０１０６】図７は本発明の第２の実施例のＣＰＵ２８
の構成図である。前述した第１の実施例においては、Ｃ
ＯＰＲＯＢＵＳＹを０として通知していたが、本発明
の第２の実施例においてはＣＯＰＲＯＢＵＳＹが０レ
ベルでかつＣＯＭＦＵＬＬが１である時に異常として
いる。このため、ＣＯＰＲＯＢＵＳＹとＣＯＭＦＵ
ＬＬをＣＰＵ２８内のライトアドレスバッファ１３０に
加えている。

【０１０７】前述した第１の実施例と同様に第２の実施
例においても、何個のレジスタにスカラ・ライトを行う
かという情報、すなわちＳＣＷＬＥＮＧＴＨが転送
エラー等によってコプロセッサ２９側で失われる。しか
しながら、ＳＣＷＬＥＮＧＴＨが失われるのはＣＰ
Ｕからコプロセッサへの通信でありＣＰＵのＷＲＩＴＥ
ＡＤＤＲＥＳＳＢＵＦＦＥＲにはＳＣＷＬＥＮ
ＧＴＨに相当する情報が残っている。そこで、前述した
第１の実施例と同様に第２の実施例においてもコプロセ
ッサからＣＰＵ２８にスカラ・ライトが行われないこと
を通知し、ＣＰＵ２８がライトアドレスバッファを利用
するようにしている。

【０１０８】第２の実施例においては、コプロセッサ２
９で例外が発生した時等、正常なデータをコプロセッサ
２９でスカラ・ライトできない場合には、ＣＰＵ２８側
でスコアボードをリセットできるようにコプロセッサ２
９からＣＰＵ２８側にスカラ・ライトできないことを通
知する。この通知はコプロセッサ２９からＣＰＵ２８へ
の信号線ＣＯＰＲＯＢＵＳＹとＢＵＦＦＥＲＦＵＬ
Ｌを利用している。ＣＯＰＲＯＢＵＳＹが０でＢＵＦ
ＦＥＲＦＵＬＬが１という状態は本来コプロセッサが
活動していなくバッファがコンプレッサ命令で一杯であ
ることを意味するものであり、通常ありえない状態であ
る。よって、この状態を受信した際、ＣＰＵ２８はスカ
ラ・ライトが行われないことを判断する。

【０１０９】本発明の第２の実施例のＣＰＵ１８の構成
図においては、ライトアドレスバッファ１３０を設けて
いる。このライトアドレスバッファ１３０内にはコプロ
セッサ２９からスカラ・ライトができないという通知す
なわちＣＯＰＲＯＢＵＳＹが０でＣＯＭＦＵＬＬが
１であった時ライトアドレスバッファ内のバッファの有
効なエントリが示す全てのスコアボードをビットリセッ
トする。また、ＷＡＢＵＳＥＤを０とする。これによっ
て次の命令の実行が行える。

【０１１０】図８は本発明の第２の実施例のライトアド
レスバッファ１３０の構成図である。ＷＡＢＵＳＥＤ
とＣＯＭＦＵＬＬが非反転入力に加わり、ＣＯＰＲＯ
ＢＵＳＹが反転入力に加わるアンドゲート１３２とそ
の出力とＳＣＷＤＡＴＡＶＡＬが加わるオアゲート
１３１を設けている。オアゲート１３１はオア加算する
ためのものであり、ＣＯＰＲＯＢＵＳＹが０でＣＯＭ
ＦＵＬＬが１でＷＡＢＵＳＥＤが１の時アンドゲー
ト１３２は１を出力する。これがスカラライト不可の信
号ＥＹＹとなりライトアドレスバッファ内のバッファを
クリアする。また、ＣＰＵ２８内でのエラー処理の指示
信号となる。尚、他の部分は従来と同様の回路である。

【０１１１】図９は本発明の第２の実施例のコプロセッ
サ２９の構成図である。前述した第１の実施例に更に異
常状態とするときにＢＵＦＦＥＲＦＵＬＬを出力すべ
きオアゲート１２３の出力をオアゲート１３３に加えて
いる。なお、バッファ８１がＦＵＬＬである時もＢＵＦ
ＦＥＲＦＵＬＬを出力するためオアゲート１３３の一
方にはバッファ８１のＦＵＬＬを加えている。これによ
りＵＮＤＦＦとＰＥＲＲＯＲとＳＣＷＬＥＮＧＴ
ＨＥＲＲＯＲとが０であるならば即ち正常であるなら
ば従来と同様である。しかしながら、その内の少なくと
も１個が１となるとＣＯＰＲＯＢＵＳＹすなわちアン
ドゲート１２４の出力は０となり、またＢＵＦＦＥＲ
ＦＵＬＬは１すなわちオアゲート１３３の出力は１とな
る。この状態を前述した本発明の第２の実施例のライト
アドレスバッファが検出し、ＥＹＹを出力する。

【０１１２】前述した本発明の実施例において、スコア
ボード３はライトアドレスバッファ１２０によってリセ
ットされるものであり、このリセットは従来と同様の方
法によってリセットされる。本発明の第２の実施例にお
いても、サービスプロセッサに処理を依頼した回路を削
除することができる。なお、前述した結果ＢＵＦＦＥＲ
ＦＵＬＬはＦＵＬＬａｎｄ（ｎｏｔ（ＵＮＤＥＦ
ｏｒＰＥＲＲＯＲｏｒＳＣＷＬＥＮＧＴＨ
ＥＲＲＯＲ））となる。

【０１１３】図１０は本発明の第３の実施例の構成図で
ある。本発明の第３の実施例においては、第１にはライ
トアドレスバッファで異常を検出するため、また第２に
はＣＰＵ２８よりコプロセッサ２９へスカラ・ライトの
数を通知するため、従来と異なるライトアドレスバッフ
ァ１４０とＣＯＰＲＯインタフェース１５０とを設けて
いる。なお図中従来と同一のものは同一記号を付して説
明を略す。

【０１１４】従来と異なる点は、ＣＰＵが確認している
スカラ・ライトされるレジスタの個数（ＳＣＷＬ
ＣＰＵ）をデコーダ１からコプロインタフェース１５０
に送信する回路を付加している。そして、コプロインタ
フェース１５０はそのデコーダ１から受けたＳＣＷ
ＬＣＰＵを受信するとともにＣＯＰＲＯＣＯＭとし
てコプロセッサへ出力する回路を設けている。

【０１１５】図１１は本発明の第３の実施例のコプロイ
ンタフェースの構成図である。従来においては３個のフ
リップフロップ７５〜７７を設けていたが、本発明の第
３の実施例においては、さらにフリップフロップ１５１
を設けている。そして、デコーダ１６０より出力するＳ
ＣＷＬＣＰＵをフリップフロップ１５１に加えて
いる。

【０１１６】ＶＡＬＩＤとＤＳＴＡＧＥＲＥＬＥＡ
ＳＥが共に１のときにアンドゲート７４は１を出力し、
フリップフロップ７５〜７７並びにフリップフロップ１
５１をイネーブルとする。これによってＯＰＣＯＤＥ，
ＲＤＤＡＴＡ１，ＲＤＤＡＴＡ０，ＳＣＷＬ
ＣＰＵをフリップフロップ７５，７６，７７，１５１に
取り込むことができる。さらに３ビットのアップカウン
タ７８をリセットする。カウンタ７８はリセット端子を
有するアップカウンタであり、カウント値を順次繰り上
げるたびにセレクタ１５２がそれらの４つのフリップフ
ロップ７５，７６，７７、１５１内の１個を選択しＣＯ
ＰＲＯＣＯＭとして出力する。

【０１１７】上位ビットＭＳＢはインバータ８０を介し
てＣＯＰＲＯＣＯＭＶＡＬ並びにＢＵＳＹとして出
力されるが、更にカウンタ７８のアップカウント端子に
も加わる。ＭＳＢが０のときカウントアップ端子にＭＳ
Ｂがインバータ８０で反転して１となって加わり、カウ
ンタ７８は順次カウントアップし、前述した如くそれぞ
れフリップフロップ７５〜７７とフリップフロップ１５
１の出力をセレクタ１５２で選択させる。そして、ＭＳ
Ｂが１となったときにカウントを停止する。これは１回
の転送の動作であり、再度ＶＡＬＩＤとＤＳＴＡＧＥ
ＲＥＬＥＡＳＥが１となったときには再度カウンタ７
８がリセットされ同様の処理動作とする。

【０１１８】以上のような動作により主処理装置である
ＣＰＵ２８はコプロセッサに対しＳＣＷＬＣＰＵ
によってスカラ・ライトされた時のレジスタの個数を送
出することができる。

【０１１９】図１２は本発明の第３の実施例のコプロセ
ッサ２９の構成図である。コプロセッサ２９内のコント
ローラ１８０は従来のコントローラにさらにスカラ・ラ
イトされるレジスタの個数とコプロセッサがスカラ・ラ
イトする個数との比較を行うコンパレータを有し、不一
致のときにＳＣＷＣＯＭＰＡＲＥＥＲＲＯＲを出
力する。

【０１２０】ＵＮＤＥＦ，ＰＥＲＲＯＲ，ＳＣＷ
ＬＥＮＧＴＨＥＲＲＯＲとＳＣＷＣＯＭＲＡＲＥ
ＥＲＲＯＲはオアゲート１３４に加わり、これらの信号
の１つが１となった際にオアゲート１３３を介してＢＵ
ＦＦＥＲＦＵＬＬとして通知し、またさらにアンドゲ
ート１２４を介してＣＯＰＲＯＢＵＳＹを０とする。
なお、エクセプション１８１もＳＣＷＣＯＭＰＡＲ
ＥＥＲＲＯＲの信号をも用いて従来と同様の処理を行
う。また、コントローラに加わるべきコマンド等を一時
的に記憶するバッファ１７０も従来と動作は同様である
が、そのコマンドに対するバッファの数が異なってい
る。尚、図１２においては、エラーが発生した時にＢＵ
ＦＦＥＲＦＵＬＬを１としているが、オアゲート１３
３は使用せず、バッファ１７０のＦＵＬＬをそのままＢ
ＵＦＦＥＲＦＵＬＬとして出力し、ＣＰＵ２８でエラ
ーを検出してもよい。

【０１２１】図１３は本発明の第３の実施例のバッファ
の構成図である。従来のバッファに更にアンドゲート１
７１とフリップフロップ１７２とアンドゲート１７３と
アンドゲート１７４とを付加している。従来においては
３段のＣＲデータすなわち順次３つのオペコードデータ
をフリップフロップ９８，９９，１００に格納している
が、本発明の第３の実施例においてはその他にＳＣＷ
ＬＣＰＵが加わるのでそれを格納するフリップフロ
ップ１７２を設けている。例えばＲＤＤＡＴＡ０，Ｒ
ＤＤＡＴＡ１，ＯＰＣＯＤＥＳＷＷＬＣＰＵ
の順に出力されるものであるならば、フリップフロップ
９３にＲＤＤＡＴＡ０がフリップフロップ９９にＲＤ
ＤＡＴＡ１がフリップフロップ１００にＯＰＣＯＤＥ
がフリップフロップ１７２にＳＣＷＬＣＰＵが記
憶される。なお、この変更に対応し、アンドゲート１７
３やフリップフロップ１７４を付加している。

【０１２２】コプロセッサ２９内のバッファ１７０で受
信した情報はリード時に順次読み出されセレクタ１７５
で選択されてコマンドとしてコントローラ１８０に加わ
る。コントローラ１８０はバッファより呼び出すオペラ
ンドやデータを順次格納する。なお、デコーダ１７６も
従来と同様であるが、そのデコードの数はバッファが増
加した分増えている。他の部分においては従来と同様で
ある。

【０１２３】コントローラ（Ｃｏｎｔｒｏｌｅｒ）１８
０はＣＰＵ２８からコプロセッサ２９に、従来から送ら
れているＳＣＷＬ（スカラ・ライト数）と、本発明
によって送られるようになったＳＣＷＬＣＰＵ
（ＣＰＵ２８が期待しているスカラ・ライト数）の比較
を行い、異なっていた場合に、ＳＣＷＣＯＭＰＡ
ＲＥＥＲＲＯＲを出力する。

【０１２４】コントローラ１８０はバッファ１７１に対
して，、ＲＥＡＤ信号を用いて命令の転送を要求する。
命令はＣＯＭＭＡＮＤ信号によって転送される。ＣＯＭ
ＭＡＮＤ信号はマルチプレクサされているため、１つの
命令を転送するのに複数クロックを要する。コントロー
ラ１８０は複数クロック掛けて送られるＲＥＡＤをカウ
ントし、カウントした結果をデコードすることによっ
て、別個のフリップフロップに格納する。ＯＰＣＯＤＥ
をデコーダでデコードしＳＣＷＬとＳＣＷＬＣ
ＰＵ（ＣＰＵが期待しているスカラ・ライト数）をコン
パレータで比較し、異なっていて、かつＢＵＦＦＥＲ
ＶＡＬＩＤが１すなわちバッファの内容が有効の場合
は、ＳＣＷＣＯＭＰＡＲＥＥＲＲＯＲを１にして
出力する。

【０１２５】さらに詳細に図を用いて説明する。図１４
は本発明の第３の実施例のコントローラの構成図であ
る。図１４においては本発明の要部について記してあ
る。バッファ１７０より出力される情報はシリアルとな
って順次コマンドとしてバッファ１８２〜１８５に入力
する。一方、リード信号はアップカウンタ１８６に加わ
っておりリードのたびにアップカウンタ１８６はアップ
カウントする。そしてそれをデコーダ１８７はそのカウ
ント値をデコードしアンドゲート１８７，１８８，１８
９，１９０に入力する。デコーダ１８７でデコードされ
た信号はそれぞれデコード値として１８８〜１９１に入
力するが、アンドゲートの一方の端子にはリード信号が
それぞれ入力しているのでデコードされて対応する信号
であった場合、リード信号がフリップフロップ１８２〜
１８５のイネーブル端子ＣＥに順次入力する。すなわ
ち、順次シリアルに入力するコマンドをフリップフロッ
プ１８２〜１８５が取り込む。

【０１２６】その結果ＯＰＣＯＤＥがフリップフロップ
１８４に、ＳＣＷＬＣＰＵがフリップフロップ１
８５に取り込まれる。尚、他のフリップフロップ１８
２，１８３は従来と同様である。

【０１２７】ＯＰＣＯＤＥを記憶したフリップフロップ
１８４はその記憶したＯＰＣＯＤＥをデコーダ（ＳＣ
ＷＩＤＥＣＯＤＥＲ）１９２に入力する。この回路
はＣＰＵ２８内でのＯＰＣＯＤＥに対応するスカラ・ラ
イトされるべきレジスタの個数を求める回路であり、入
力したＯＰＣＯＤＥをデコードして、使用するレジスタ
の数を求める（ＳＣＷＬＣＰＵ）。すなわちデコ
ーダ１９２はＳＣＷＬを出力する。一方、フリップフ
ロップ１８５にはＣＰＵ２８でデコードしたＳＣＷ
ＬＣＰＵの情報が加わっておりコンパレータ１９３は
これらが一致しているか否かを判別する。一致している
ときには０を出力するのでその０レベルはアンドゲート
１２４を介してＳＣＷＣＯＭＰＡＲＥＥＲＲＯＲ
として出力される。すなわちエラーが発生しないとして
０が出力される。

【０１２８】一方、これらの値が異なっていた場合、コ
ンパレータ１９３は１を出力する。その１はＢＵＦＦＥ
ＲＶＡＬＩＤが１の時アンドゲート１９４より１を出
力する。この１の出力によってＳＣＷＣＯＭＰＡＲ
ＥＥＲＲＯＲが１となる。このＳＣＷＣＯＭＰＡ
ＲＥＥＲＲＯＲの１はオアゲート１３４に入力し、ア
ンドゲート１２４の出力であるＣＯＰＲＯＢＵＳＹを０
とするとともに、ＢＵＦＦＥＲＦＵＬＬを１とする。

【０１２９】この状態をＣＰＵ内のライトアドレスバッ
ファが判断し、指示された他のエラーと同様にエラーの
処理を行う。なお、前述したライトアドレスバッファ１
４０は図７におけるライトアドレスバッファ１３０と同
様である。

【０１３０】以上、本発明をＣＰＵ２８とコプロセッサ
２９を別々に構成して説明したが、本発明はこれに限ら
ずＣＰＵとコプロセッサが同一基板や同一チップ上にの
っているものでもよく、更にはそれぞれの回路が別々の
基板上に設けられていてもよい。

【０１３１】

【発明の効果】以上本発明によれば、例外事象によって
コプロセッサが何個のレジスタにスカラ・ライトを行う
か不明な場合でも、コプロセッサとＣＰＵを結ぶ信号線
を増加させることなく、またサービス・プロセッサ無し
でスコアボードのリセットを行い、実行を継続すること
が可能となった。これによりハングアップ等の異常状態
を適確に検出するとともに、ＣＰＵの処理の停止を短時
間にすることができる。

【図面の簡単な説明】

【図１】本発明の第１の原理ブロック図である。

【図２】本発明の第２の原理ブロック図である。

【図３】本発明の第３の原理ブロック図である。

【図４】本発明の第１の実施例のＣＰＵの構成図であ
る。

【図５】本発明の第１の実施例のライトアドレスバッフ
ァ（Ｗｒｉｔｅ−Ａｄｄｒｅｓｓ−Ｂｕｆｆｅｒ）の構
成図である。

【図６】本発明の第１の実施例のコプロセッサの構成図
である。

【図７】本発明の第２の実施例のＣＰＵの構成図であ
る。

【図８】本発明の第２の実施例のライトアドレスバッフ
ァ（Ｗｒｉｔｅ−Ａｄｄｒｅｓｓ−Ｂｕｆｆｅｒ）の構
成図である。

【図９】本発明の第２の実施例のコプロセッサの構成図
である。

【図１０】本発明の第３の実施例のＣＰＵの構成図であ
る。

【図１１】本発明の第３の実施例のコプロインタフェー
ス（ＣｏｐｒｏＩｎｔｅｒｆａｃｅ）の構成図であ
る。

【図１２】本発明の第３の実施例のコプロセッサの構成
図である。

【図１３】本発明の第３の実施例のバッファ（Ｂｕｆｆ
ｅｒ）の構成図である。

【図１４】本発明の第３の実施例のコントローラ（Ｃｏ
ｎｔｒｏｌｅｒ）の構成図である。

【図１５】プログラムとその実行の説明図である。

【図１６】プログラムの実行の説明図（正常時）であ
る。

【図１７】従来のＣＰＵの構成図である。

【図１８】デコーダ（Ｄｅｃｏｄｅｒ）の構成図であ
る。

【図１９】コントローラ（Ｃｏｎｔｒｏｌｅｒ）の構成
図である。

【図２０】従来のライトアドレスバッファ（Ｗｒｉｔｅ
−Ａｄｄｒｅｓｓ−Ｂｕｆｆｅｒ）の構成図である。

【図２１】従来のコプロインタフェース（Ｃｏｐｒｏ
Ｉｎｔｅｒｆａｃｅ）の構成図である。

【図２２】従来のコプロセッサの構成図である。

【図２３】従来のバッファ（Ｂｕｆｆｅｒ）の構成図で
ある。

【図２４】従来のエクセプションの構成図である。

【図２５】従来のスカラ・ライトユニットの構成図であ
る。

【図２６】プログラム実行の説明図（異常時）である。

【符号の説明】

１デコーダ２ファイルレジスタ３スコアボード４演算回路５制御回路７コプロインタフェース１２０ライトアドレスバッファ１３０ライトアドレスバッファ１４０ライトアドレスバッファ１５０コプロインタフェース

Claims

【特許請求の範囲】

【請求項１】副処理装置の処理内容を副処理装置命令
として発行する主処理装置（２０）と、前記主処理装置
（２０）からの前記副処理装置命令に対応した処理を実
行し、該処理の結果を前記主処理装置（２０）のレジス
タに書き込む副処理装置（２１）とより成る装置におい
て、前記副処理装置命令の未定義あるいは実行に係るエラー
の少なくとも一方の異常を検出する異常検出手段（２
３）と、該異常を検出した際に処理中のフラグをオフとするフラ
グオフ手段（２２）とを前記副処理装置に設け、前記主処理装置は、前記副処理装置命令に対応して書き
込まれるレジスタが残っていて、前記処理中のフラグが
オフとなった時異常と判断することを特徴とする情報処
理装置。
【請求項２】前記主処理装置（２０）は、異常と判断
した際、前記副処理装置命令に対応して書き込まれるべ
き残っているレジスタのスコアボードのビットをリセッ
トすることを特徴とする請求項１記載の情報処理装置。
【請求項３】前記実行に係るエラーはパリティエラー
あるいはスカラ・ライトレングスエラーの少なくとも一
方であることを特徴とする請求項１記載の情報処理装
置。
【請求項４】前記異常検出手段（２３）はオアゲート
であり、前記フラグオフ手段は該オアゲートの出力が反
転して一方の入力に加わり、他方に処理中の情報が加わ
るアンドゲートであることを特徴とする請求項１記載の
情報処理装置。
【請求項５】副処理装置の処理内容を副処理装置命令
として発行する主処理装置（２０）と、前記主処理装置
（２０）からの前記副処理装置命令に対応した処理を実
行し、該処理の結果を前記主処理装置（２０）のレジス
タに書き込む副処理装置（２１）とより成る装置におい
て、前記副処理装置命令の未定義あるいは実行に係るエラー
の少なくとも一方を検出する異常検出手段（２３）と、該異常を検出した際に処理中のフラグをオフとするフラ
グオフ手段（２２）と、該異常を検出した際に前記副処理装置が有するバッファ
がフルであることを表わすフラグをオンとするフラグオ
ン手段（２４）とを前記副処理装置（２１）に設け、前記主処理装置は処理中のフラグがオフでバッファがフ
ルであることを表わすフラグがオンである状態から異常
と判断することを特徴とする情報処理装置。
【請求項６】前記主処理装置（２０）は、異常と判断
した際前記副処理装置命令に対応して書き込まれるべき
残っているレジスタのスコアボードのビットをリセット
することを特徴とする請求項５記載の情報処理装置。
【請求項７】前記実行に係るエラーはパリティエラー
あるいはスカラ・ライトレングスエラーの少なくとも一
方であることを特徴とする請求項５記載の情報処理装
置。
【請求項８】前記異常検出手段（２３）はオアゲート
であり、前記フラグオフ手段（２２）は該オアゲートの
出力が反転して一方の入力に加わり、他方に処理中の情
報が加わるアンドゲートであり、前記フラグオン手段（２４）は前記バッファがフルであ
るか或いは前記オアゲートの出力がオンの時出力をオン
とするオアゲートであることを特徴とする請求項５記載
の情報処理装置。
【請求項９】副処理装置の処理内容を副処理装置命
令として発行する主処理装置（２０）と、前記主処理装
置（２０）からの前記副処理装置命令に対応した処理を
実行し、該処理の結果を前記主処理装置（２０）のレジ
スタに書き込む副処理装置（２１）とより成る装置にお
いて、前記主処理装置（２０）は、該主処理装置が発行する副
処理装置命令とともに、当該命令によって書き込まれる
主処理装置のレジスタの数を、前記副処理装置に転送す
る転送手段（２５）を有し、前記副処理装置は、前記副処理装置命令によって書き込
むべき主処理装置のレジスタの数と、前記転送手段によ
って送られたレジスタの数とを比較する比較手段（２
６）と、該比較手段（２６）の結果が不一致の時異常と
判断する異常判断手段（２７）とを有することを特徴と
する情報処理装置。
【請求項１０】前記異常判断手段（２７）は、さらに
副処理装置命令の未定義あるいはパリティエラーあるい
はスカラ・ライトレングスエラーの少なくとも一方の異
常をも判断することを特徴とする請求項９記載の情報処
理装置。
【請求項１１】前記副処理装置（２１）はさらに前記
異常判断手段（２７）で異常と判断した時に前記主処理
装置に異常を通知するフラグオフ手段を有し、前記主処理装置は、前記副処理装置命令に対応して書き
込まれるレジスタが残っていて、前記処理中のフラグが
オフとなった時異常と判断することを特徴とする請求項
９記載の情報処理装置。
【請求項１２】前記副処理装置は、さらに、前記異常
判断手段で異常と判断した時に前記主処理装置に異常を
通知するフラグオフ手段と、バッファがフルであることを表わすフラグをオンとする
フラグオン手段とを有し、前記主処理装置は、処理中のフラグがオフでバッファが
フルであることを表わすフラグがオンである状態から異
常と判断することを特徴とする請求項９記載の情報処理
装置。
【請求項１３】前記異常検出手段はオアゲートであ
り、前記フラグオフ手段は該オアゲートの出力が反転し
て一方の入力に加わり、他方に処理中の情報が加わるア
ンドゲートであり、前記フラグオン手段は前記バッファがフルであるか或い
は前記オアゲートの出力がオンの時出力をオンとするオ
アゲートであることを特徴とする請求項１２記載の情報
処理装置。
【請求項１４】命令をデコードして該命令に対応する
処理を制御する命令デコーダと、データを記憶する複数のレジスタより成るレジスタファ
イルと、該レジスタファイルへのデータの格納の要否を記憶する
レジスタ干渉検出手段と、副処理装置命令を発信する副処理装置命令発信手段と、データを受信して前記レジスタファイルに書き込みを行
うデータ受信手段と、書き込みが行われるレジスタファイル中のレジスタのレ
ジスタ番号を含む書き込み指示情報を保持するレジスタ
書き込み指示子保持手段とを有する主処理装置と、前記主処理装置から発信される前記副処理装置命令に係
る情報を保持する副処理装置命令保持手段と、該副処理装置命令保持手段に格納された情報をデコード
して当該情報に係る命令を実行する副処理装置制御手段
と、該副処理装置制御手段によって制御されて演算処理を行
う副処理装置演算手段と、該副処理装置演算手段の結果を前記主処理装置に転送す
る結果転送手段と、前記主処理装置との間で転送あるいは内部での転送の少
なくとも一方が正しくなされなかったことを検出する例
外事象検出手段とを有する副処理装置とより成り、命令実行時に前記主処理装置においては、前記命令デコ
ーダが副処理装置命令であることをデコードした場合
は、前記副処理装置命令発信手段によって副処理装置に
前記副処理装置命令を発信すると同時に、前記命令デコ
ーダが、副処理装置命令が副処理装置での処理結果を主
処理装置内の前記レジスタファイルに書き込むか否かを
デコードし、副処理装置命令が副処理装置での処理結果
を主処理装置内のレジスタに書き込む命令である場合に
は、前記レジスタ書き込み指示子を前記レジスタ書き込
み指示子保持手段に保持すると共に、書き込み指示子に
よって示されるレジスタに対応するレジスタ干渉待ちを
有効化するように前記レジスタ干渉検出手段を制御し、副処理装置命令を前記副処理装置命令保持手段に受信し
た副処理装置においては、前記副処理装置命令に従って
前記副処理装置制御手段が副処理装置演算器を制御して
演算処理を行い、前記副処理装置制御手段が前記副処理
装置命令が前記副処理装置演算器で処理を行った結果の
データを主処理装置に転送する命令であることをデコー
ドした場合は、前記副処理装置演算器で処理を行った結
果のデータを前記結果転送手段を制御して前記主処理装
置に転送し、データを転送された前記主処理装置においては、前記デ
ータ受信手段でデータを受信するとともに、前記レジス
タ書き込み指示子保持手段に保持された書き込みレジス
タ番号にしたがって前記レジスタファイルにデータを書
き込み、さらに書き込み指示子によって示されるレジス
タに対応するレジスタ干渉待ちを無効化するように前記
レジスタ干渉検出手段を制御する情報処理装置であっ
て、副処理装置が処理を行っていることを示す、副処理実行
中信号を主処理装置に転送する転送手段を副処理装置は
有し、副処理装置が副処理装置命令の実行において例外事象な
どを検出した為に、副処理装置が正しく主処理装置にデ
ータの書き込みができなかった場合には、前記主処理装
置は、前記副処理実行中信号により副処理装置が停止し
ていて、さらに前記レジスタ書き込み指示子保持手段に
まだ書き込み完了していないレジスタ書き込み指示子が
保持されていると判断した場合は、レジスタ書き込み指示子保持手段によって保持されてい
た書き込みレジスタ番号に従って、対応するレジスタ干
渉待ちを無効化することを特徴とする情報処理装置。
【請求項１５】命令をデコードして該命令に対応する
処理を制御する命令デコーダと、データを記憶する複数のレジスタより成るレジスタファ
イルと、該レジスタファイルへのデータの格納の要否を記憶する
レジスタ干渉検出手段と、副処理装置命令を発信する副処理装置命令発信手段と、データを受信して前記レジスタファイルに書き込みを行
うデータ受信手段と、書き込みが行われるレジスタファイル中のレジスタのレ
ジスタ番号を含む書き込み指示情報を保持するレジスタ
書き込み指示子保持手段とを有する主処理装置と、前記主処理装置から発信される前記副処理装置命令に係
る情報を保持する副処理装置命令保持手段と、該副処理装置命令保持手段に格納された情報をデコード
して当該情報に係る命令を実行する副処理装置制御手段
と、該副処理装置制御手段によって制御されて演算処理を行
う副処理装置演算手段と、該副処理装置演算手段の結果を前記主処理装置に転送す
る結果転送手段と、前記主処理装置との間で転送あるいは内部での転送の少
なくとも一方が正しくなされなかったことを検出する例
外事象検出手段とを有する副処理装置とより成り、命令実行時に前記主処理装置においては、前記命令デコ
ーダが副処理装置命令であることをデコードした場合
は、前記副処理装置命令発信手段によって副処理装置に
前記副処理装置命令を発信すると同時に、前記命令デコ
ーダが、副処理装置命令が副処理装置での処理結果を主
処理装置内の前記レジスタファイルに書き込むか否かを
デコードし、副処理装置命令が副処理装置での処理結果
を主処理装置内のレジスタに書き込む命令である場合に
は、前記レジスタ書き込み指示子を前記レジスタ書き込
み指示子保持手段に保持すると共に、書き込み指示子に
よって示されるレジスタに対応するレジスタ干渉待ちを
有効化するように前記レジスタ干渉検出手段を制御し、副処理装置命令を前記副処理装置命令保持手段に受信し
た副処理装置においては、前記副処理装置命令に従って
前記副処理装置制御手段が副処理装置演算器を制御して
演算処理を行い、前記副処理装置制御手段が前記副処理
装置命令が前記副処理装置演算器で処理を行った結果の
データを前記主処理装置に転送する命令であることをデ
コードした場合は、前記副処理装置演算器で処理を行っ
た結果のデータを前記結果転送手段を制御して前記主処
理装置に転送し、データを転送された前記主処理装置においては、前記デ
ータ受信手段でデータを受信するとともに、前記レジス
タ書き込み指示子保持手段に保持された書き込みレジス
タ番号にしたがって前記レジスタファイルにデータを書
き込み、さらに書き込み指示子によって示されるレジス
タに対応するレジスタ干渉待ちを無効化するように前記
レジスタ干渉検出手段を制御する情報処理装置であっ
て、前記副処理装置が副処理装置命令の実行において例外事
象を検出した場合に、前記副処理装置は前記主処理装置
に例外事象を検出したことを報告し、前記副処理装置から例外事象を検出したことを報告され
た前記主処理装置は前記レジスタ書き込み指示子保持手
段が、前記副処理装置がレジスタファイルを書き換える
ことを示していた場合には、レジスタ書き込み指示子保
持手段によって保持されていた書き込みレジスタ番号に
従って、対応するレジスタ干渉待ちを無効化することを
特徴とする前記記載の情報処理装置。
【請求項１６】命令をデコードして該命令に対応する
処理を制御する命令デコーダと、データを記憶する複数のレジスタより成るレジスタファ
イルと、該レジスタファイルへのデータの格納の要否を記憶する
レジスタ干渉検出手段と、副処理装置命令を発信する副処理装置命令発信手段と、データを受信して前記レジスタファイルに書き込みを行
うデータ受信手段と、書き込みが行われるレジスタファイル中のレジスタのレ
ジスタ番号を含む書き込み指示情報を保持するレジスタ
書き込み指示子保持手段とを有する主処理装置と、前記主処理装置から発信される前記副処理装置命令に係
る情報を保持する副処理装置命令保持手段と、該副処理装置命令保持手段に格納された情報をデコード
して当該情報に係る命令を実行する副処理装置制御手段
と、該副処理装置制御手段によって制御されて演算処理を行
う副処理装置演算手段と、該副処理装置演算手段の結果を前記主処理装置に転送す
る結果転送手段と、前記主処理装置との間で転送あるいは内部での転送の少
なくとも一方が正しくなされなかったことを検出する例
外事象検出手段とを有する副処理装置とより成り、命令実行時に前記主処理装置においては、前記命令デコ
ーダが副処理装置命令であることをデコードした場合
は、前記副処理装置命令発信手段によって副処理装置に
前記副処理装置命令を発信すると同時に、前記命令デコ
ーダが、副処理装置命令が副処理装置での処理結果を主
処理装置内の前記レジスタファイルに書き込むか否かを
デコードし、副処理装置命令が副処理装置での処理結果
を主処理装置内のレジスタに書き込む命令である場合に
は、前記レジスタ書き込み指示子を前記レジスタ書き込
み指示子保持手段に保持すると共に、書き込み指示子に
よって示されるレジスタに対応するレジスタ干渉待ちを
有効化するように前記レジスタ干渉検出手段を制御し、副処理装置命令を前記副処理装置命令保持手段に受信し
た副処理装置においては、前記副処理装置命令に従って
前記副処理装置制御手段が副処理装置演算器を制御して
演算処理を行い、前記副処理装置制御手段が前記副処理
装置命令が前記副処理装置演算器で処理を行った結果の
データを主処理装置に転送する命令であることをデコー
ドした場合は、前記副処理装置演算器で処理を行った結
果のデータを前記結果転送手段を制御して主処理装置に
転送し、データを転送された前記主処理装置においては、前記デ
ータ受信手段でデータを受信するとともに、前記レジス
タ書き込み指示子保持手段に保持された書き込みレジス
タ番号にしたがって前記レジスタファイルにデータを書
き込み、さらに書き込み指示子によって示されるレジス
タに対応するレジスタ干渉待ちを無効化するように前記
レジスタ干渉検出手段を制御する情報処理装置であっ
て、主処理装置に、前記命令デコーダでデコードして副処理
装置が書き込むレジスタの数を示す副処理装置レジスタ
書き込み数信号を副処理装置に転送する書き込みレジス
タ数転送手段を設け、前記例外事象検出手段に、前記副処理装置が副処理装置
制御手段によってデコードした前記副処理装置が書き込
むレジスタの数を示す副処理装置レジスタ書き込み数情
報と、前記書き込みレジスタ数転送手段で示されたレジ
スタ書き込み数情報とを比較する書き込みレジスタ数比
較手段を設け、少なくとも前記例外検出手段が書き込みレジスタ数の数
の不一致を検出した場合は、前記副処理装置は前記主処
理装置に例外事象を検出したことを報告し、前記副処理装置から例外事象を検出したことを報告され
た前記主処理装置は前記レジスタ書き込み指示子保持手
段が、前記副処理装置がレジスタファイルを書き換える
ことを示していた場合には、レジスタ書き込み指示子保
持手段によって保持されていた書き込みレジスタ番号に
従って、対応するレジスタ干渉待ちを無効化することを
特徴とする情報処理装置。