JPH07263269A

JPH07263269A - 積層セラミックコンデンサ

Info

Publication number: JPH07263269A
Application number: JP6050242A
Authority: JP
Inventors: Shigeyoshi Sudo; 重義須藤; Yoshikazu Fujishiro; 義和藤城
Original assignee: TDK Corp
Current assignee: TDK Corp
Priority date: 1994-03-22
Filing date: 1994-03-22
Publication date: 1995-10-13

Abstract

(57)【要約】【目的】フローティング電極を有する積層セラミック
コンデンサのＱを増大させる。【構成】フローティング電極を有する積層セラミック
コンデンサの内部電極及びフローティング電極あるいは
フローティング電極のみを２重構造にする。また、この
電極が２重化されたセラミック積層コンデンサを多層積
層構造、直列接続構造あるいは直列接続構造されたもの
を多層積層構造とする。なお、全てのフローティング電
極を２重化することなく１部のフローティング電極のみ
を２重化することを大きくすることも可能である。ま
た、２重化されるフローティング電極の形状あるいは面
積を変化させ、あるは２重化以外に３重化あるいは４重
化することも可能である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、積層セラミックコンデ
ンサに係るものである。

【０００２】

【従来の技術】各種電子装置の普及が進む中で、これら
の装置の小型軽量化が急速に進んでいる。特に、カメラ
一体型ＶＴＲ、携帯電話器、ノート型パーソナルコンピ
ュータ、パームトップ型コンピュータ等携帯することを
目的とする電子装置においては小型軽量化の速度が著し
い。このような電子装置の小型軽量化が進められる中で
使用される各種電子部品の小型軽量化が進められるとと
もに、電子部品を実装する手段も従来のプリント基板に
設けられたスルーホールに使用される電子部品のピンを
挿入し半田付けするものから、プリント基板上に設けら
れた導電パターンのランドに電子部品を載置・半田付け
する表面実装技術（Surface Mounting Technology＝Ｓ
ＭＴ）へと変化している。

【０００３】このＳＭＴにおいて用いられる電子部品は
表面実装部品（Surface Mounting Device＝ＳＭＤ）と
総称され、半導体部品はもちろんのことコンデンサ、抵
抗器、インダクタ、フィルタ等があり中でも特に小型の
部品であるコンデンサ及び抵抗器はチップ部品と呼ばれ
ている。

【０００４】代表的なチップ部品である従来の積層セラ
ミックコンデンサの構造を説明するために最も単純な構
成として２枚の電極とその間に挟まれた１枚の誘電体層
から構成された積層セラミックコンデンサの断面構造を
図１（ａ）に示す。この積層セラミックコンデンサは長
方形状を有する第１の誘電体シート１，第２の誘電体シ
ート２及び第３の誘電体シート３がこの順に積層されて
いる。第１の誘電体シート１上には長方形の短辺の一方
のみに接し長辺方向に延在する導電性の材料からなる内
部電極４が、第２の誘電体シート２上にはもう一方の短
辺のみに接し長方形の長辺方向に延在する導電性の材料
からなる内部電極５が形成され、このように積層された
誘電体シート２の上側の面の上に内部電極が形成されて
いない第３の誘電体シート３が積層されている。内部電
極４には積層セラミックコンデンサを外部のプリント回
路パターンと接続するために印刷等の手段により端子電
極６’が取り付けられており、内部電極５には、積層セ
ラミックコンデンサを外部のプリント回路パターンと接
続するために印刷等の手段により端子電極６が取り付け
られている。

【０００５】（ｂ）に示したのは（ａ）に示された積層
セラミックコンデンサの等価回路であって、内部電極５
の抵抗成分Ｒ₅，内部電極４及び内部電極５とこれらの
間に形成された誘電体によって構成される靜電容量成分
Ｃ_4-5，内部電極４の抵抗成分Ｒ4が直列に接続されたも
のとして表現される。なお、この等価回路においてＲ₄
＝Ｒ₅＝Ｒ₀，Ｃ_4-5＝Ｃ₀とした場合にその合成抵抗は２
Ｒ₀である。コンデンサの性能を表すために１／ωＣＲ
で定義されるＱが用いられるが、この積層セラミックコ
ンデンサのＱは１／（２ωＲ₀Ｃ₀）となる。

【０００６】実際に用いられる積層セラミックコンデン
サは靜電容量を確保するために複数の電極を積層してい
る。その最も代表的な構造である同電位にある２枚の電
極の間に異なる電位にある１枚の電極が挿入され、これ
らの電極の間に誘電体層が挟まれて構成された積層セラ
ミックコンデンサの断面構造を図２（ａ）に示す。この
積層セラミックコンデンサは図１（ａ）に示された積層
セラミックコンデンサの内部電極５と誘電体層３との間
に長方形状を有する第４の誘電体シート６が形成され、
この第４の誘電体シート７上に内部電極８が形成されて
いる。内部電極４及び８には積層セラミックコンデンサ
を外部のプリント回路パターンと接続するために印刷等
の手段により端子電極６’が取り付けられ、内部電極５
には、積層セラミックコンデンサを外部のプリント回路
パターンと接続するために印刷等の手段により端子電極
６が取り付けられている。

【０００７】（ｂ）に示したのは（ａ）に示された積層
セラミックコンデンサの等価回路であって、内部電極４
の抵抗成分Ｒ₄と内部電極４と内部電極５との間に形成
された靜電容量成分Ｃ_4-5が直列接続された回路，内部
電極８の抵抗成分Ｒ₈と内部電極７と内部電極５との間
に形成された靜電容量成分Ｃ_8-5が直列接続された回路
が並列に接続され、この並列回路にさらに内部電極５の
抵抗成分Ｒ₅が直列に接続されたものとして表現され
る。この等価回路においてＲ₄＝Ｒ₅＝Ｒ₈＝Ｒ₀，Ｃ_4-5
＝Ｃ_8-5＝Ｃ₀とした場合にその合成抵抗は３Ｒ₀／２、
合成靜電容量は２Ｃ₀、Ｑは１／（３ωＲ₀Ｃ₀）であ
る。したがって、図１に示された積層セラミックコンデ
ンサと比較して合成抵抗は３／４倍に、合成靜電容量は
２倍に、Ｑは２／３倍になる。

【０００８】本来理想的なコンデンサは電極の電気抵抗
及び誘電体損失が０であって容量成分だけで構成されて
いるため、電力損失を生じることはない。しかし、実際
のコンデンサは電極を構成する導体の電気抵抗及び誘電
体損失が０ではないため容量成分の他に抵抗成分を有し
ており、電力損失の原因となる。

【０００９】積層セラミックコンデンサの電力損失を小
さくするためには電気抵抗あるいは誘電体損失を小さく
すればよいが、誘電体損失は使用する誘電体材料によっ
て決まるため、材料を変更しなければ小さくすることが
できない。一方、積層セラミックコンデンサの抵抗を減
少させるには、電極の長さを減少させる，電極の巾を増
大させる及び電極の厚さを増大せるとの手段が考えられ
るが、電極の巾は限界にまで拡大されている。また、電
極の長さを減少させることは靜電容量を小さくすること
になるため、採用することはできない。そして、電極の
厚さを増大させることはデラミネーション発生の原因と
なるため製造技術上望ましいことではない。

【００１０】積層セラミックコンデンサの抵抗を減少さ
せるもう１つの手段として、電極を二重にした構造があ
る。この方法を図２（ａ）に示された積層セラミックコ
ンデンサに適用した断面構造を図３（ａ）に示す。この
積層セラミックコンデンサは図２（ａ）に示された積層
セラミックコンデンサの内部電極５と誘電体層６との間
に長方形状を有する第５の誘電体シート９が形成され、
この第４の誘電体シート９の上に内部電極１０が形成さ
れている。内部電極４及び８には積層セラミックコンデ
ンサを外部のプリント回路パターンと接続するために印
刷等の手段により端子電極６’が取り付けられ、内部電
極５及び１０には積層セラミックコンデンサを外部のプ
リント回路パターンと接続するために印刷等の手段によ
り端子電極６が取り付けられている。

【００１１】（ｂ）に示したのは（ａ）に示された積層
セラミックコンデンサの等価回路であり、二重にされた
内部電極５と内部電極１０は同電位であってその間に靜
電容量を有しないから、この等価回路は内部電極４の抵
抗成分Ｒ₄と内部電極４と内部電極５との間に形成され
た靜電容量成分Ｃ_4-5と内部電極５の抵抗成分Ｒ₅が直列
接続された回路，内部電極８の抵抗成分Ｒ₈と内部電極
８と内部電極１０との間に形成された靜電容量成分Ｃ
_8-10と内部電極１０の抵抗成分Ｒ₁₀が直列接続された回
路，が並列に接続されたものとして表現される。この等
価回路においてＲ₄＝Ｒ₅＝Ｒ₈＝Ｒ₁₀＝Ｒ₀，Ｃ_4-5＝Ｃ
_8-10＝Ｃ₀とした場合にその合成抵抗はＲ₀、合成靜電容
量は２Ｃ₀、Ｑは１／（２ωＲ₀Ｃ₀）である。したがっ
て、図１に示された積層セラミックコンデンサと比較し
て合成抵抗は１／２倍に、合成靜電容量は２倍になる
が、Ｑは変化しない。

【００１２】図４に示すのは、図３に示された積層セラ
ミックコンデンサを多層に積層した積層セラミックコン
デンサである。この図において、（ａ）に示されたのは
この積層セラミックコンデンサの構造断面図であり、各
々２ｌ個の内部電極が端子電極６及び６’に接続されて
いる。

【００１３】（ｂ）に示したのは、その等価回路図であ
る。この等価回路において全ての内部電極の抵抗値がＲ
₀であり、内部電極間に生成される靜電容量がＣ₀である
とした場合、内部電極の数を４ｌとすると、その合成抵
抗はＲ₀／ｌ、合成靜電容量は２ｌＣ₀、Ｑは１／（２ω
Ｒ₀Ｃ₀）である。このように、図１に示された積層セラ
ミックコンデンサと比較して合成抵抗は１／２ｌ倍に、
合成靜電容量は２ｌ倍になるが、Ｑは変化しない。

【００１４】ところで、これらの積層セラミックコンデ
ンサにおける内部電極はすべて端子電極６あるいは６’
に接続されていなければ所定の靜電容量を得ることがで
きないため、内部電極と端子電極との接続不良は即製品
不良ということになる。前に述べたように、図４に示さ
れた積層セラミックコンデンサは４ｎ個の内部電極を有
しており、内部電極の数が多い場合には内部電極と端子
電極との接続を十分にすることが困難である。また、積
層セラミックコンデンサの内部電極を端子電極に接続す
る前工程としてメッキが行われるが、これらのは積層セ
ラミックコンデンサの場合、露出している多数の内部電
極を経由して内部にメッキ液が侵入することによって製
品不良が発生することがある。

【００１５】

【発明の概要】このように、積層セラミックコンデンサ
の抵抗を減少させる手段である電極長さの減少は靜電容
量を小さくし、電極巾の増大は限界に達しており、電極
厚さの増大はデラミネーション発生の原因となる。ま
た、靜電容量増大のための積層数の増加は内部電極と端
子電極との接続不良及び内部へのメッキ液侵入による製
品不良発生の原因となる。

【００１６】ところで、実開昭６０−７６０２８号公報
あるいは特開平１−２２０４２２号公報に記載された図
５に示すような構造を有する、耐電圧を高くすることを
目的とした積層セラミックコンデンサがある。

【００１７】この積層セラミックコンデンサは長方形状
を有する第１の誘電体シート１１，第２の誘電体シート
１２，第３の誘電体シート１３及び第４の誘電体シート
１４がこの順に積層されている。第１の誘電体シート１
１上には両短辺の一方のみに接し長辺方向に長方形の中
央部まで延在する導電性の材料からなる内部電極１５，
１５’が、第２の誘電体シート１２上には両短辺のいず
れにも接することなく長方形の長辺方向に延在する導電
性の材料からなる内部電極１６が形成され、第３の誘電
体シート１３上には両短辺の一方のみに接し長辺方向に
長方形の中央部まで延在する導電性の材料からなる内部
電極１７，１７’が形成され、このように積層された第
３の誘電体シート１３の上側の面の上に内部電極が形成
されていない第４の誘電体シート１４が積層されてい
る。内部電極１５及び１７には積層セラミックコンデン
サを外部のプリント回路パターンと接続するために印刷
等の手段により端子電極１８が取り付けられ、内部電極
１５’及び１７’には、積層セラミックコンデンサを外
部のプリント回路パターンと接続するために印刷等の手
段により端子電極１８’が取り付けられている。

【００１８】この積層セラミックコンデンサは外部に接
続される電極１５及び１５’と電極１７及び１７’とが
直接に対向することなく、どこにも接続されていないフ
ローティング電極１６が間に介在しており、このフロー
ティング電極によって、電極の間に挟まれる誘電体層の
厚さを大きくすることなく耐電圧を確保することができ
る。

【００１９】（ｂ）に示したのは（ａ）に示された積層
セラミックコンデンサの等価回路であって、内部電極１
５の抵抗成分Ｒ₁₅と内部電極１５とフローティング電極
１６との間に形成された靜電容量成分Ｃ_15-16が直列接
続された回路と内部電極１７の抵抗成分Ｒ₁₇と内部電極
１７とフローティング電極１６との間に形成された靜電
容量成分Ｃ_17-16が直列接続された回路が並列に接続さ
れた回路、内部電極１５’の抵抗成分Ｒ_15'と内部電極
１５’とフローティング電極１６との間に形成された靜
電容量成分Ｃ_15'-16が直列接続された回路と内部電極１
７’の抵抗成分Ｒ_17'と内部電極１７’とフローティン
グ電極１６との間に形成された靜電容量成分Ｃ_17'-16が
直列接続された回路が並列に接続された回路、及びこれ
らの並列回路の間にフローティング電極１６の抵抗成分
Ｒ₁₆が直列に接続されたものとして表現される。したが
って、この等価回路においてＲ₁₅＝Ｒ₁₇＝Ｒ_15'＝Ｒ_17'
＝Ｒ₁₆＝Ｒ₀，Ｃ_15-16＝Ｃ_17-16＝Ｃ_15'-16＝Ｃ_17'-16
＝Ｃ₀とした場合にその合成抵抗は２Ｒ₀、合成靜電容量
はＣ₀、Ｑは１／（２ωＲ₀Ｃ₀）である。

【００２０】本出願においては、このフローティングを
有する積層セラミックコンデンサの全ての電極あるいは
一部の電極を二重にすることにより、内部電極の抵抗を
減少させること、Ｑの値を増大させることあるいは内部
電極と端子電極との接続不良及び内部へのメッキ液侵入
による製品不良の発生が少ないことを実現することがで
きる積層セラミックコンデンサの構造を提供する。

【００２１】

【実施例】以下、図面を用いて本願発明の実施例を説明
する。図６に示したのは本願発明の第１の実施例であ
り、図５に示された従来の積層セラミックコンデンサの
フローティング電極を２枚の並行する電極によって構成
したものである。

【００２２】図６（ａ）に断面構造を示した第１実施例
の積層セラミックコンデンサは図５に示された積層セラ
ミックコンデンサと同様な構造を有しているが、図５に
示された従来の積層セラミックコンデンサが４枚の誘電
体シート１１，１２，１３，１４で構成されているのに
対し、図６に示された実施例の積層セラミックコンデン
サは５枚の誘電体シート２１，２２，２３，２４，２５
で構成されている。

【００２３】この積層セラミックコンデンサは長方形状
を有する第１の誘電体シート２１，第２の誘電体シート
２２，第３の誘電体シート２３，第４の誘電体シート２
４及び第５の誘電体シート２５がこの順に積層されてい
る。第１の誘電体シート２１上には両短辺の一方のみに
接し長辺方向に長方形の中央部まで延在する導電性の材
料からなる内部電極２６，２６’が、第２の誘電体シー
ト２２上には両短辺のいずれにも接することなく長方形
の長辺方向に延在する導電性の材料からなる内部電極２
７が形成され、第３の誘電体シート２３上には両短辺の
いずれにも接することなく長方形の長辺方向に延在する
導電性の材料からなる内部電極２８が形成され、第４の
誘電体シート２４上には両短辺の一方のみに接し長辺方
向に長方形の中央部まで延在する導電性の材料からなる
内部電極２９，２９’が形成され、このように積層され
た第４の誘電体シート２４の上側の面の上に内部電極が
形成されていない第５の誘電体シート２５が積層されて
いる。内部電極２６及び２８には積層セラミックコンデ
ンサを外部のプリント回路パターンと接続するために印
刷等の手段により端子電極３０が取り付けられ、内部電
極２６’及び２８’には、積層セラミックコンデンサを
外部のプリント回路パターンと接続するために印刷等の
手段により端子電極３０’が取り付けられている。

【００２４】（ｂ）に示したのは（ａ）に示された積層
セラミックコンデンサの等価回路であって、内部電極２
６の抵抗成分Ｒ₂₆−内部電極２６と内部電極２７との間
に形成された靜電容量成分Ｃ_26-27−内部電極２７の抵
抗成分Ｒ₂₇−内部電極２７と内部電極２６’との間に形
成された靜電容量成分Ｃ_26'-27−内部電極２６’の抵抗
成分Ｒ_26'が直列接続された回路及び内部電極２９の抵
抗成分Ｒ₂₉−内部電極２９と内部電極２８との間に形成
された靜電容量成分Ｃ_29-28−内部電極２８抵抗成分Ｒ
₂₈−内部電極２８と内部電極２９’との間に形成された
靜電容量成分Ｃ_28-29'−内部電極２９’の抵抗成分Ｒ
_29'が直列接続された回路が並列に接続されたものとし
て表現される。

【００２５】この等価回路においてＲ₂₆＝Ｒ₂₇＝Ｒ₂₈＝
Ｒ₂₉＝Ｒ_26'＝Ｒ_29'＝Ｒ₀，Ｃ_26-27＝Ｃ_26'-27＝Ｃ
_29-28＝Ｃ_28-29'＝Ｃ₀とした場合にその合成抵抗は３Ｒ
₀／２、合成靜電容量はＣ₀、Ｑは２／（３ωＲ₀Ｃ₀）で
ある。したがって、図５に示された従来の積層セラミッ
クコンデンサと比較して合成靜電容量は変化しないが、
合成抵抗は３／４倍に、Ｑは４／３倍になる。すなわ
ち、図５に示された従来の積層セラミックコンデンサの
フローティング電極を２重化することにより、靜電容量
が確保されるとともに、Ｑが増大する。

【００２６】図７に示すのは、図６に示された２重化さ
れたフローティング電極を有する積層セラミックコンデ
ンサをｍ個積層した第２実施例の積層セラミックコンデ
ンサである。この図において、（ａ）に示されたのはこ
の積層セラミックコンデンサの構造断面図であり、各々
の内部電極が端子電極３０及び３０’に接続されてい
る。

【００２７】（ｂ）に示したのは、その等価回路図であ
る。この等価回路において全ての内部電極の抵抗値がＲ
₀であり、内部電極間に生成される靜電容量がＣ₀である
とした場合、その合成抵抗は３Ｒ₀／２ｍ、合成靜電容
量は２ｍＣ₀、Ｑは２／（３ωＲ₀Ｃ₀）である。したが
って、図５に示された従来の積層セラミックコンデンサ
と比較して合成抵抗は３／４ｍ倍に減少し、合成靜電容
量は２ｍ倍に、また、Ｑは４／３倍に増大する。すなわ
ち、図６に示された第１実施例の積層セラミックコンデ
ンサを多層化することにより、Ｑが変化することなく靜
電容量が増大する。

【００２８】図８に示したのは、図６に示された積層セ
ラミックコンデンサをｎ個直列に接続した第３実施例の
積層セラミックコンデンサである。この図において、
（ａ）に示されたのはこの積層セラミックコンデンサの
構造断面図であり、両端の内部電極が端子電極３０及び
３０’に接続されている。

【００２９】この積層セラミックコンデンサの合成抵抗
は｛（２ｎ＋１）Ｒ₀｝／２、合成靜電容量はＣ₀／ｎ、
Ｑは２ｎ／｛（２ｎ＋１）ωＲ₀Ｃ₀｝である。したがっ
て、図５に示された積層セラミックコンデンサと比較し
て合成抵抗は｛（２ｎ＋１）／４｝倍になり、合成靜電
容量は１／ｎ倍に減少し、また、Ｑは４ｎ／（２ｎ＋
１）倍に増大する。

【００３０】図９に示したのは、図６に示された積層セ
ラミックコンデンサをｎ個直列に接続するとともにｍ層
積層した例である。この図において、（ａ）に示された
のはこの積層セラミックコンデンサの構造断面図であ
り、両端の内部電極が端子電極３０及び３０’に接続さ
れている。この積層セラミックコンデンサの合成抵抗は
｛（２ｎ＋１）Ｒ₀｝／２ｍ、合成靜電容量はｍＣ₀／
ｎ、Ｑは２ｎ／｛（２ｎ＋１）ωＲ₀Ｃ₀｝である。した
がって、図１に示された積層セラミックコンデンサと比
較して合成抵抗は｛（２ｎ＋１）／４ｍ｝倍に、合成靜
電容量はｍ／ｎ倍になり、また、Ｑは４ｎ／（２ｎ＋
１）倍に増大する。

【００３１】以上説明した積層セラミックコンデンサに
おいては実際の電極の面積、対向面積、間隔等Ｒ₀及び
Ｃ₀に影響する要素を全て均一であるとして理論値を示
した。しかし、実際の積層セラミックコンデンサにおけ
る電極の面積、対向面積、間隔等Ｒ₀及びＣ₀に影響する
要素にバラつきがある。したがって、実際の積層セラミ
ックコンデンサのＱの値は理論値とは異なるものとな
る。

【００３２】従来の積層セラミックコンデンサ及び実施
例に示された積層セラミックコンデンサについて靜電容
量を１５ｐＦとして５００ＭHzにおけるＱを測定した。
その結果、図２に示された従来の積層セラミックコンデ
ンサの場合には７０であり、図５に示された従来の積層
セラミックコンデンサの場合には１２０であった。これ
に対して、図６及び図７の構造の本願発明実施例の積層
セラミックコンデンサの場合には２２０と大きな値を示
した。

【００３３】また、図８及び図９に示した本発明実施例
の積層セラミックコンデンサの場合には端子電極に接続
される内部電極が少ないため、内部電極と端子電極との
接続不良及び内部へのメッキ液侵入による製品不良の発
生が少ない。

【００３４】なお、等価回路からみて明らかなように、
製造技術上あるいはコスト等の点に問題がある場合には
全てのフローティング電極を２重化することなく、１部
のフローティング電極のみを２重化してもＱを大きくす
ることが可能である。また、２重化されるフローティン
グ電極の形状あるいは面積は同一である必要はなく、２
重化以外に３重化あるいは４重化にすることも可能であ
る。

【図面の簡単な説明】

【図１】基本的な積層セラミックコンデンサの断面構造
図及び等価回路図。

【図２】一般的な構造を有する従来例の積層セラミック
コンデンサの断面構造図及び等価回路図。

【図３】図２の積層セラミックコンデンサの内部電極を
２重化した従来の積層セラミックコンデンサの断面構造
図及び等価回路図。

【図４】図３の積層セラミックコンデンサを多層化した
従来の積層セラミックコンデンサの断面構造図及び等価
回路図。

【図５】フローティング電極を有する従来例の積層セラ
ミックコンデンサの断面構造図及び等価回路図。

【図６】図５の積層セラミックコンデンサのフローティ
ング電極を２重化した本発明第１実施例の積層セラミッ
クコンデンサの断面構造図及び等価回路図。

【図７】図６の積層セラミックコンデンサを多層化した
本発明第２実施例の積層セラミックコンデンサの断面構
造図及び等価回路図。

【図８】図６の積層セラミックコンデンサを直列に接続
して構成された本発明第３実施例の積層セラミックコン
デンサの断面構造図及び等価回路図。

【図９】図８の積層セラミックコンデンサを多層化した
本発明第４実施例の積層セラミックコンデンサの断面構
造図及び等価回路図。

【符号の説明】

１，２，３，７，９，１１，１２，１３，１４，２１，
２２，２３，２４，２５誘電体層４，５，８，１０，１５８，１７，１５’，１７’，２
６，２９，２６’，２９’ 内部電極６，６’１８，１８’，３０，３０’端子電極１６，２７，２８フローティング電極

Claims

【特許請求の範囲】

【請求項１】積層された第１，第２，第３，第４，第
５のセラミック誘電体層からなり、前記第１のセラミック誘電体層の両端に第１及び第３の
内部電極が形成され、前記第２のセラミック誘電体層の中央に第１のフローテ
ィング電極が形成され、前記第３のセラミック誘電体層の中央に第２のフローテ
ィング電極が形成され、前記第４のセラミック誘電体層の両端に第２及び第４の
内部電極が形成され、ている積層セラミックコンデン
サ。
【請求項２】積層された第１，第２，第３，第４，第
５のセラミック誘電体層からなり、前記第１のセラミック誘電体層の両端に第１及び第３の
内部電極が形成され、前記第２のセラミック誘電体層の中央に第１のフローテ
ィング電極が形成され、前記第３のセラミック誘電体層の中央に第２のフローテ
ィング電極が形成され、前記第４のセラミック誘電体層の両端に第２及び第４の
内部電極が形成され、ることにより構成された積層セラ
ミックコンデンサを複数積層することにより構成された
積層セラミックコンデンサ。
【請求項３】積層された第１，第２，第３，第４，第
５のセラミック誘電体層からなり、前記第１のセラミック誘電体層の両端に第１，第３・・
・の内部電極が形成され、前記第２のセラミック誘電体層の中央に第１，第３・・
・のフローティング電極が形成され、前記第３のセラミック誘電体層の中央に第２，第４・・
・のフローティング電極が形成され、前記第４のセラミック誘電体層の両端に第２，第４・・
・の内部電極が形成され、ることにより構成された積層
セラミックコンデンサ。
【請求項４】積層された第１，第２，第３，第４，第
５のセラミック誘電体層からなり、前記第１のセラミック誘電体層の両端に第１，第３・・
・の内部電極が形成され、前記第２のセラミック誘電体層の中央に第１，第３・・
・のフローティング電極が形成され、前記第３のセラミック誘電体層の中央に第２，第４・・
・のフローティング電極が形成され、前記第４のセラミック誘電体層の両端に第２，第４・・
・の内部電極が形成されることにより構成された積層セ
ラミックコンデンサを複数積層することにより構成され
た積層セラミックコンデンサ。