JPH07263330A - レジストパターンの形成方法 - Google Patents
レジストパターンの形成方法Info
- Publication number
- JPH07263330A JPH07263330A JP6076437A JP7643794A JPH07263330A JP H07263330 A JPH07263330 A JP H07263330A JP 6076437 A JP6076437 A JP 6076437A JP 7643794 A JP7643794 A JP 7643794A JP H07263330 A JPH07263330 A JP H07263330A
- Authority
- JP
- Japan
- Prior art keywords
- resist
- forming
- pattern
- oxide film
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/70—Microphotolithographic exposure; Apparatus therefor
- G03F7/70425—Imaging strategies, e.g. for increasing throughput or resolution, printing product fields larger than the image field or compensating lithography- or non-lithography errors, e.g. proximity correction, mix-and-match, stitching or double patterning
- G03F7/70466—Multiple exposures, e.g. combination of fine and coarse exposures, double patterning or multiple exposures for printing a single feature
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Photosensitive Polymer And Photoresist Processing (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Drying Of Semiconductors (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】
【目的】 可及的に微細化された膜パターンを形成可能
なレジストパターンの形成方法を提供する。 【構成】 レジストの上に形成される酸化シリコン膜を
パターン形成して位相シフタとして用い、更にパターン
形成された酸化シリコン膜のない部分のレジストを位相
シフト法による露光前に除去しておくことにより、通常
の位相シフト法による未露光幅、即ちレジスト幅の約半
分の幅のレジストが得られることから、膜パターンを微
細化することが可能となり、例えば非常に微細な電極を
備えた半導体装置を製造することが可能になる。
なレジストパターンの形成方法を提供する。 【構成】 レジストの上に形成される酸化シリコン膜を
パターン形成して位相シフタとして用い、更にパターン
形成された酸化シリコン膜のない部分のレジストを位相
シフト法による露光前に除去しておくことにより、通常
の位相シフト法による未露光幅、即ちレジスト幅の約半
分の幅のレジストが得られることから、膜パターンを微
細化することが可能となり、例えば非常に微細な電極を
備えた半導体装置を製造することが可能になる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に基板上に微細な電極膜等を形成するべく微
細なパターンにレジストを形成するための方法に関する
ものである。
に関し、特に基板上に微細な電極膜等を形成するべく微
細なパターンにレジストを形成するための方法に関する
ものである。
【０００２】
【従来の技術】従来の半導体装置、特にＭＯＳ型半導体
装置に於ける電極を形成する手順として、まずシリコン
基板の表面に熱酸化膜を形成し、この上に電極材料とし
ての多結晶シリコン膜を形成し、その上にレジストを形
成する。次いで、このレジストを電極の形状にパターン
形成し、これをマスクとして多結晶シリコン膜をエッチ
ングする。最後にレジストを除去することで多結晶シリ
コンの電極が完成する。
装置に於ける電極を形成する手順として、まずシリコン
基板の表面に熱酸化膜を形成し、この上に電極材料とし
ての多結晶シリコン膜を形成し、その上にレジストを形
成する。次いで、このレジストを電極の形状にパターン
形成し、これをマスクとして多結晶シリコン膜をエッチ
ングする。最後にレジストを除去することで多結晶シリ
コンの電極が完成する。
【０００３】一方、半導体装置に対して同じ面積により
多くの機能を持つ半導体装置を製造し、かつ動作速度を
速くする要望が高まっており、その一端として上記電極
の寸法（断面積）を可及的に小さくすることが望まれて
いるが、上記方法により形成された電極の寸法は、レジ
ストの寸法によって決定され、レジストや露光装置等の
リソグラフィ技術の解像力と焦点深度によって決定され
ることから微細化に限界があった。
多くの機能を持つ半導体装置を製造し、かつ動作速度を
速くする要望が高まっており、その一端として上記電極
の寸法（断面積）を可及的に小さくすることが望まれて
いるが、上記方法により形成された電極の寸法は、レジ
ストの寸法によって決定され、レジストや露光装置等の
リソグラフィ技術の解像力と焦点深度によって決定され
ることから微細化に限界があった。
【０００４】そこで、例えば特開平５−１１９４８０号
公報には、位相シフト法を用いたレジストパターンの形
成方法が開示されている。これは、ゲート電極を形成す
るために、まずｉ線に感光する第１のレジストを形成
し、その上にｇ線に感光する第２のレジストを形成し、
マスクを用いて電極を形成すべき部分が段部となるよう
に第２のレジストを露光、現像する。次に、第１のレジ
ストを位相シフタとして第１のレジストを全面露光し、
更に残りの第２のレジストをも全面露光し、現像する。
これにより、上記段部の直下の第１のレジストのみ露光
されず、所定の微細幅のレジストパターンが残ることと
なる。
公報には、位相シフト法を用いたレジストパターンの形
成方法が開示されている。これは、ゲート電極を形成す
るために、まずｉ線に感光する第１のレジストを形成
し、その上にｇ線に感光する第２のレジストを形成し、
マスクを用いて電極を形成すべき部分が段部となるよう
に第２のレジストを露光、現像する。次に、第１のレジ
ストを位相シフタとして第１のレジストを全面露光し、
更に残りの第２のレジストをも全面露光し、現像する。
これにより、上記段部の直下の第１のレジストのみ露光
されず、所定の微細幅のレジストパターンが残ることと
なる。
【０００５】
【発明が解決しようとする課題】しかしながら、上記特
開平５−１１９４８０号公報に開示された方法では、電
極の幅は概ね一義的に決定されることから、それ以上の
微細化は困難であった。
開平５−１１９４８０号公報に開示された方法では、電
極の幅は概ね一義的に決定されることから、それ以上の
微細化は困難であった。
【０００６】本発明は上記したような従来技術の問題点
に鑑みなされたものであり、その主な目的は、可及的に
微細化された膜パターンを形成するためのレジストパタ
ーンの形成方法を提供することにある。
に鑑みなされたものであり、その主な目的は、可及的に
微細化された膜パターンを形成するためのレジストパタ
ーンの形成方法を提供することにある。
【０００７】
【課題を解決するための手段】上記した目的は、基板上
に形成したレジストを所望のパターンに形成するための
レジストパターンの形成方法であって、前記レジストを
露光するのに用いる光の位相が１８０゜シフトするよう
な厚みとなるように前記レジスト上に酸化シリコン膜を
形成する過程と、前記酸化シリコン膜上に別のレジスト
を形成する過程と、前記別のレジストをパターン露光し
て現像する過程と、前記別のレジストをマスクとして前
記酸化シリコン膜をエッチングする過程と、前記レジス
トの前記エッチングにより露出した部分及び前記別のレ
ジストの全面を全面露光して現像する過程と、前記酸化
シリコン膜を位相シフタとして前記レジストをパターン
露光する過程と、該酸化シリコン膜をエッチングにより
除去する過程と、前記レジストを現像して前記所望のレ
ジストパターンを形成する過程とを有することを特徴と
するレジストパターンの形成方法を提供することにより
達成される。
に形成したレジストを所望のパターンに形成するための
レジストパターンの形成方法であって、前記レジストを
露光するのに用いる光の位相が１８０゜シフトするよう
な厚みとなるように前記レジスト上に酸化シリコン膜を
形成する過程と、前記酸化シリコン膜上に別のレジスト
を形成する過程と、前記別のレジストをパターン露光し
て現像する過程と、前記別のレジストをマスクとして前
記酸化シリコン膜をエッチングする過程と、前記レジス
トの前記エッチングにより露出した部分及び前記別のレ
ジストの全面を全面露光して現像する過程と、前記酸化
シリコン膜を位相シフタとして前記レジストをパターン
露光する過程と、該酸化シリコン膜をエッチングにより
除去する過程と、前記レジストを現像して前記所望のレ
ジストパターンを形成する過程とを有することを特徴と
するレジストパターンの形成方法を提供することにより
達成される。
【０００８】
【作用】このように、レジストの上に形成される酸化シ
リコン膜をパターン形成して位相シフタとして用い、更
にパターン形成された酸化シリコン膜のない部分のレジ
ストを位相シフト法による露光前に除去しておくことに
より、通常の位相シフト法による未露光幅、即ちレジス
ト幅の約半分の幅のレジストが得られる。
リコン膜をパターン形成して位相シフタとして用い、更
にパターン形成された酸化シリコン膜のない部分のレジ
ストを位相シフト法による露光前に除去しておくことに
より、通常の位相シフト法による未露光幅、即ちレジス
ト幅の約半分の幅のレジストが得られる。
【０００９】
【実施例】以下に、添付の図面を参照して本発明に基づ
くレジストパターンの形成方法について詳細に説明す
る。
くレジストパターンの形成方法について詳細に説明す
る。
【００１０】図１（ａ）〜図１（ｃ）、図２（ａ）〜図
２（ｃ）は、半導体装置に於ける電極の形成手順を示す
縦断面図である。まず、図１（ａ）に示すように、シリ
コン基板１の表面に、厚さ４５０nm程度の熱酸化膜から
なる素子分離酸化膜２ａ及び厚さ１５nm程度の熱酸化膜
からなるゲート酸化膜２ｂを形成し、この上に導電膜と
して、気相成長法により厚さ１５０nm程度の多結晶シリ
コン膜３を形成する。更に、多結晶シリコン膜３の上に
吸収剤入りノボラック型ポジレジスト４を厚さ約１００
０nmとなるように塗布する。レジスト４上に、光（露光
光源であるｉ線）の位相が半波長シフトするような厚さ
３８８nm程度のＳＯＧ（Ｓｐｉｎ ＯｎＧｌａｓｓ）膜
５を形成する。そして、最後に別のレジストとしての吸
収剤入りノボラック型ポジレジスト６を厚さ約１０００
nmとなるように塗布する。
２（ｃ）は、半導体装置に於ける電極の形成手順を示す
縦断面図である。まず、図１（ａ）に示すように、シリ
コン基板１の表面に、厚さ４５０nm程度の熱酸化膜から
なる素子分離酸化膜２ａ及び厚さ１５nm程度の熱酸化膜
からなるゲート酸化膜２ｂを形成し、この上に導電膜と
して、気相成長法により厚さ１５０nm程度の多結晶シリ
コン膜３を形成する。更に、多結晶シリコン膜３の上に
吸収剤入りノボラック型ポジレジスト４を厚さ約１００
０nmとなるように塗布する。レジスト４上に、光（露光
光源であるｉ線）の位相が半波長シフトするような厚さ
３８８nm程度のＳＯＧ（Ｓｐｉｎ ＯｎＧｌａｓｓ）膜
５を形成する。そして、最後に別のレジストとしての吸
収剤入りノボラック型ポジレジスト６を厚さ約１０００
nmとなるように塗布する。
【００１１】このようなシリコン基板１に対して、露光
光源としてｉ線（波長３６５nm）を用いてレジスト６に
所望のマスクパターンＡを投影露光し、現像してレジス
トパターンを形成した後図１（ｂ）に示すように、この
レジストパターンをマスクとしてＣＦ4ガスを用いた反
応性イオンエッチング法によりＳＯＧ膜５をエッチング
して位相シフタ７を形成する。
光源としてｉ線（波長３６５nm）を用いてレジスト６に
所望のマスクパターンＡを投影露光し、現像してレジス
トパターンを形成した後図１（ｂ）に示すように、この
レジストパターンをマスクとしてＣＦ4ガスを用いた反
応性イオンエッチング法によりＳＯＧ膜５をエッチング
して位相シフタ７を形成する。
【００１２】次に、図１（ｃ）に示すように、シリコン
基板１に対して所定の強度で全面露光し、更に現像して
位相シフタ７上のレジスト６及び位相シフタ７が形成さ
れていない部分のレジスト４を除去する。このとき、露
光強度を調節することにより、かつＳＯＧ膜５があるこ
とによりＳＯＧ膜５の下部のレジスト４は露光されな
い。尚、実際にはレジスト４とレジスト６とに互いに異
なる光で感光する材料を用い、別々に露光しても良い。
基板１に対して所定の強度で全面露光し、更に現像して
位相シフタ７上のレジスト６及び位相シフタ７が形成さ
れていない部分のレジスト４を除去する。このとき、露
光強度を調節することにより、かつＳＯＧ膜５があるこ
とによりＳＯＧ膜５の下部のレジスト４は露光されな
い。尚、実際にはレジスト４とレジスト６とに互いに異
なる光で感光する材料を用い、別々に露光しても良い。
【００１３】そして、図２（ａ）に示すように、位相シ
フタ７を用いた透過型位相シフト法により露光して位相
シフタ７のエッジ７ａ下部のレジスト４にパターンを転
写する。このとき、本来位相シフタ７のエッジ７ａの左
右両側の所定幅ｄ′が未露光部分となる。例えば、位相
シフタ７が形成されていない部分のレジスト４が除去さ
れていない場合に比較して未露光部分４ａの幅ｄが略１
／２となる。
フタ７を用いた透過型位相シフト法により露光して位相
シフタ７のエッジ７ａ下部のレジスト４にパターンを転
写する。このとき、本来位相シフタ７のエッジ７ａの左
右両側の所定幅ｄ′が未露光部分となる。例えば、位相
シフタ７が形成されていない部分のレジスト４が除去さ
れていない場合に比較して未露光部分４ａの幅ｄが略１
／２となる。
【００１４】続いて、ＨＦ、ＮＨ4でウェットエッチン
グを行ってレジスト４上の位相シフタ７を除去した後、
図２（ｂ）に示すように、レジスト４を現像することに
よって透過型位相シフト法による微細なレジストパター
ン４ａが形成される。このレジストパターン４ａをマス
クとしてＳＦ6、ＣＨ2Ｆ2、Ｃｌ2ガスを用いた反応性イ
オンエッチング法により多結晶シリコン膜３をエッチン
グすることにより微細な電極１０を形成することができ
る（図２（ｃ））。この後、例えば、ＮＭＯＳ型のトラ
ンジスタを製造する場合は、図２（ｄ）に示すようにＡ
ｓをドープ量１×１０15／cm2としてシリコン基板１に
注入する。そうすることにより電極１０の両側のシリコ
ン基板１中に接合深さ０．０６〜０．１μｍの不純物拡
散層ｂが形成される。
グを行ってレジスト４上の位相シフタ７を除去した後、
図２（ｂ）に示すように、レジスト４を現像することに
よって透過型位相シフト法による微細なレジストパター
ン４ａが形成される。このレジストパターン４ａをマス
クとしてＳＦ6、ＣＨ2Ｆ2、Ｃｌ2ガスを用いた反応性イ
オンエッチング法により多結晶シリコン膜３をエッチン
グすることにより微細な電極１０を形成することができ
る（図２（ｃ））。この後、例えば、ＮＭＯＳ型のトラ
ンジスタを製造する場合は、図２（ｄ）に示すようにＡ
ｓをドープ量１×１０15／cm2としてシリコン基板１に
注入する。そうすることにより電極１０の両側のシリコ
ン基板１中に接合深さ０．０６〜０．１μｍの不純物拡
散層ｂが形成される。
【００１５】本発明により更に上述した幅ｄの１／２の
幅ｄ′を有する微細な電極１０を形成することができ
る。その後、シリコン基板１上に層間絶縁膜ｅを堆積す
る。不純物拡散層ｂに貫通するように層間絶縁膜ｅと、
素子分離酸化膜２ａとを選択エッチングし、孔ｄを形成
する。その後、孔ｄ″を埋める配線層ｃを形成する。
幅ｄ′を有する微細な電極１０を形成することができ
る。その後、シリコン基板１上に層間絶縁膜ｅを堆積す
る。不純物拡散層ｂに貫通するように層間絶縁膜ｅと、
素子分離酸化膜２ａとを選択エッチングし、孔ｄを形成
する。その後、孔ｄ″を埋める配線層ｃを形成する。
【００１６】図３は本発明の別の実施例に於ける電極１
０に接続される配線層ｆを形成する方法の説明図であ
る。
０に接続される配線層ｆを形成する方法の説明図であ
る。
【００１７】電極１０の一方の端には電極１０より大き
な幅の領域ｇを有するようにパターンを形成する（図３
（ａ））。その後、シリコン基板１上に絶縁膜ｈを形成
し、領域ｇに貫通する孔ｉを絶縁膜ｈを選択エッチング
することにより形成する。その後、配線層ｆを孔内面に
形成する（図３（ｂ））。このとき、例えばレジスト４
としてＵＶ用レジスト（波長３６５nm）を用い、レジス
ト５としてＤｅｅｐＵＶ用レジストを用いても良い。ま
た、例えばＵＶ用レジスト膜としては、ベース樹脂をノ
ボラック樹脂、感光剤をナフトキシノンジアジドとする
レジスト膜を用いることもできる。ＤｅｅｐＵＶ用レジ
スト膜は、ベース樹脂としてポリヒドロキシスチレン、
感光剤としてオニウム塩を含むレジスト膜を用いること
ができる。更に、レジスト４、５をｉ線（波長３６５n
m）またはｇ線（波長４３６nm）用のレジストを用いて
も良い。
な幅の領域ｇを有するようにパターンを形成する（図３
（ａ））。その後、シリコン基板１上に絶縁膜ｈを形成
し、領域ｇに貫通する孔ｉを絶縁膜ｈを選択エッチング
することにより形成する。その後、配線層ｆを孔内面に
形成する（図３（ｂ））。このとき、例えばレジスト４
としてＵＶ用レジスト（波長３６５nm）を用い、レジス
ト５としてＤｅｅｐＵＶ用レジストを用いても良い。ま
た、例えばＵＶ用レジスト膜としては、ベース樹脂をノ
ボラック樹脂、感光剤をナフトキシノンジアジドとする
レジスト膜を用いることもできる。ＤｅｅｐＵＶ用レジ
スト膜は、ベース樹脂としてポリヒドロキシスチレン、
感光剤としてオニウム塩を含むレジスト膜を用いること
ができる。更に、レジスト４、５をｉ線（波長３６５n
m）またはｇ線（波長４３６nm）用のレジストを用いて
も良い。
【００１８】
【発明の効果】以上の説明により明らかなように、本発
明によれば、レジストの上に形成される酸化シリコン膜
をパターン形成して位相シフタとして用い、更にパター
ン形成された酸化シリコン膜のない部分のレジストを位
相シフト法による露光前に除去しておくことにより、通
常の位相シフト法による未露光幅、即ちレジスト幅の約
半分の幅のレジストが得られることから、膜パターンを
微細化することが可能となり、例えば非常に微細な電極
を備えた半導体装置を製造することが可能になる。ま
た、トランジスタの電源電圧を下げることが可能な半導
体装置を製造することが可能となる。
明によれば、レジストの上に形成される酸化シリコン膜
をパターン形成して位相シフタとして用い、更にパター
ン形成された酸化シリコン膜のない部分のレジストを位
相シフト法による露光前に除去しておくことにより、通
常の位相シフト法による未露光幅、即ちレジスト幅の約
半分の幅のレジストが得られることから、膜パターンを
微細化することが可能となり、例えば非常に微細な電極
を備えた半導体装置を製造することが可能になる。ま
た、トランジスタの電源電圧を下げることが可能な半導
体装置を製造することが可能となる。
【図１】（ａ）〜（ｃ）は、本発明の一実施例に於ける
半導体装置の電極の製造工程の前半を示す縦断面図であ
る。
半導体装置の電極の製造工程の前半を示す縦断面図であ
る。
【図２】（ａ）〜（ｃ）は、本発明の一実施例に於ける
半導体装置の電極の製造工程の後半を示す縦断面図であ
る。
半導体装置の電極の製造工程の後半を示す縦断面図であ
る。
【図３】本発明の一実施例に於ける電極１０に配線層を
形成する説明図である。
形成する説明図である。
１ シリコン基板 ２ａ 素子分離酸化膜 ２ｂ ゲート酸化膜 ３ 多結晶シリコン膜 ４ レジスト ４ａ 未露光部分 ５ ＳＯＧ膜 ６ 別のレジスト ７ 位相シフタ ７ａ エッジ １０ 電極
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/3065 Ｈ０１Ｌ 21/30 ５２８ 21/302 Ｆ
Claims (1)
- 【請求項１】 基板上に形成したレジストを所望のパ
ターンに形成するためのレジストパターンの形成方法で
あって、 前記レジストを露光するのに用いる光の位相が１８０゜
シフトするような厚みとなるように前記レジスト上に酸
化シリコン膜を形成する過程と、 前記酸化シリコン膜上に別のレジストを形成する過程
と、 前記別のレジストをパターン露光して現像する過程と、 前記別のレジストをマスクとして前記酸化シリコン膜を
エッチングする過程と、 前記レジストの前記エッチングにより露出した部分及び
前記別のレジストの全面を全面露光して現像する過程
と、 前記酸化シリコン膜を位相シフタとして前記レジストを
パターン露光する過程と、 該酸化シリコン膜をエッチングにより除去する過程と、 前記レジストを現像して前記所望のレジストパターンを
形成する過程とを有することを特徴とするレジストパタ
ーンの形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6076437A JPH07263330A (ja) | 1994-03-22 | 1994-03-22 | レジストパターンの形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6076437A JPH07263330A (ja) | 1994-03-22 | 1994-03-22 | レジストパターンの形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07263330A true JPH07263330A (ja) | 1995-10-13 |
Family
ID=13605133
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6076437A Withdrawn JPH07263330A (ja) | 1994-03-22 | 1994-03-22 | レジストパターンの形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07263330A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000091309A (ja) * | 1998-09-09 | 2000-03-31 | Handotai Sentan Technologies:Kk | 半導体パターン形成装置及び半導体パターン形成方法 |
-
1994
- 1994-03-22 JP JP6076437A patent/JPH07263330A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000091309A (ja) * | 1998-09-09 | 2000-03-31 | Handotai Sentan Technologies:Kk | 半導体パターン形成装置及び半導体パターン形成方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5023203A (en) | Method of patterning fine line width semiconductor topology using a spacer | |
| KR960005864A (ko) | 미세패턴 형성방법 | |
| US6780736B1 (en) | Method for image reversal of implant resist using a single photolithography exposure and structures formed thereby | |
| JP3612525B2 (ja) | 薄膜半導体装置の製造方法及びそのレジストパターン形成方法 | |
| US5922516A (en) | Bi-layer silylation process | |
| JP2002151381A (ja) | パターン形成方法 | |
| US4631113A (en) | Method for manufacturing a narrow line of photosensitive material | |
| US6989333B2 (en) | Process for forming a pattern | |
| JPH07263330A (ja) | レジストパターンの形成方法 | |
| JPH11204506A (ja) | 回路パターンが形成されたウェハおよびその製造方法 | |
| JPH07321015A (ja) | 半導体装置の製造方法 | |
| JP2932462B1 (ja) | 半導体製造の表面パターニング方法 | |
| JP2754202B2 (ja) | 半導体素子の製造方法 | |
| US6514874B1 (en) | Method of using controlled resist footing on silicon nitride substrate for smaller spacing of integrated circuit device features | |
| JPS6386550A (ja) | 多層配線層の形成方法 | |
| US20040157168A1 (en) | Method of improving pattern profile of thin photoresist layer | |
| KR100198599B1 (ko) | 반도체 소자의 정렬 및 노광방법 | |
| JPH0670954B2 (ja) | 半導体装置の製造方法 | |
| JP3213461B2 (ja) | 半導体装置の製造方法 | |
| JPH04291345A (ja) | パターン形成方法 | |
| KR100277875B1 (ko) | 커패시터 제조방법 | |
| KR100365752B1 (ko) | 반도체소자의콘택홀형성방법 | |
| KR100235936B1 (ko) | 레지스트 패턴형성방법 | |
| JP2985884B1 (ja) | 半導体装置の製造方法 | |
| KR0171736B1 (ko) | 전계효과트랜지스터 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010605 |