JPH07263455A

JPH07263455A - 半導体装置

Info

Publication number: JPH07263455A
Application number: JP6048262A
Authority: JP
Inventors: Hidetoshi Arakawa; 秀俊荒川; Yoshitaka Sugawara; 良孝菅原; Masamitsu Inaba; 政光稲葉
Original assignee: Hitachi Ltd; Hitachi Haramachi Electronics Ltd
Current assignee: Hitachi Ltd; Minebea Power Semiconductor Device Inc
Priority date: 1994-03-18
Filing date: 1994-03-18
Publication date: 1995-10-13

Abstract

(57)【要約】【目的】本発明は、高耐圧リニアＩＣ用のラテラル型半
導体装置の高周波特性を向上することを目的とする。【構成】ラテラル型ｐｎｐトランジスタにおいて、ｎ型
半導体基体とｎ型ベースを高抵抗で接続する。【効果】高抵抗により、ｐ型コレクタとｎ型半導体基体
との接合容量の影響を小さくすることができるので、ラ
テラル型ｐｎｐトランジスタの遮断周波数を高くするこ
とができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、集積回路用に適する、
高耐圧の、かつ高速のバイポーラ型半導体装置に関す
る。

【０００２】

【従来の技術】パワーＩＣ内やＬＳＩ内のトランジス
タ、および信号用トランジスタとしては、高耐圧の、か
つ高速のバイポーラトランジスタが必要である。しか
し、一つのトランジスタにおいて、これらの特性を同時
に満足することは困難である。そこで、一方の特性を向
上するときには、ある程度他の特性を犠牲にする。例え
ば、高速化するために、ベースを薄くして耐圧を犠牲に
する。

【０００３】このように、高耐圧の、かつ高速のバイポ
ーラトランジスタを実現できないことは、特にバイポー
ラリニアＩＣにおいて、以下のような問題がある。バイ
ポーラリニアＩＣにおいては、回路設計における自由度
を増大し、かつ回路構成を簡単にするために、ｎｐｎト
ランジスタとｐｎｐトランジスタを併用する。そのと
き、製造工程数を少なくするために、ｎｐｎトランジス
タは縦型構造、ｐｎｐトランジスタは横型(ラテラル)構
造にする。ラテラル構造のｐｎｐトランジスタでは、オ
フ状態において、空乏層が、不純物濃度の低い半導体基
体領域に広がる。このとき、空乏層がエミッタ接合に達
して電流が流れだす、いわゆるパンチスルー現象を防ぐ
必要がある。このため、エミッタとコレクタとの間隔
(ベース幅)は、トランジスタが阻止しなければならない
電圧における空乏層幅よりも広くする。この結果、ラテ
ラル型ｐｎｐトランジスタの動作周波数は、縦型構造の
ｎｐｎトランジスタに比べて著しく低下してしまう。

【０００４】このようなラテラル型トランジスタの問題
を解決する素子構造としては、特開昭59−127865号公報
に開示されたｐｎｐトランジスタの構造が知られてい
る。

【０００５】このｐｎｐトランジスタは、ｎ型の基体領
域の一主表面側に基体領域より高不純物濃度を有するｎ
ベース領域を形成し、このｎベース領域内にｐエミッタ
領域を形成する。そして、同じ基体領域において、第１
のｐコレクタ領域を、ｎベース領域から離して設ける。
さらに、第１のｐコレクタ領域およびｎベース領域より
低不純物濃度の第２のｐコレクタ領域を、第１のｐコレ
クタ領域に接するように、かつｎベース領域を包囲する
ように形成する。このような構造のｐｎｐトランジスタ
では、主に低不純物濃度の第２のコレクタ領域の方に空
乏層が広がる。従って、ｎベース幅を狭くしても、パン
チスルー現象が起こらない。これにより、耐圧と動作周
波数をともに向上することができる。

【０００６】

【発明が解決しようとする課題】しかし、上で述べたよ
うなラテラル型ｐｎｐトランジスタを用いても高周波化
には限界がある。すなわち、遮断周波数ｆ_Tは、耐圧１
００Ｖの場合に７０MHz程度であり、そして３５０Ｖの
場合に２５ＭＨｚ程度であり、これらのｆ_Tの値は、同
耐圧のｎｐｎトランジスタと比べると１／５〜１／１０
の値である。このため、バイポーラリニアＩＣの性能が
ラテラル型ｐｎｐトランジスタの特性で制限されてい
る。

【０００７】本発明の目的は、ラテラル型半導体装置に
おいて、その耐圧を犠牲にすることなく、周波数特性を
向上することにある。

【０００８】

【課題を解決するための手段】上記の目的を達成するた
めの、本発明の半導体装置の特徴は、次の通りである。

【０００９】第１導電型の半導体基体の主表面に、第２
導電型の第１の半導体領域を設ける。そして、この第２
の半導体領域に、第１の半導体領域よりも不純物濃度が
高い、第１導電型の第２の半導体領域を設ける。さら
に、第２の半導体領域内に第２導電型の第３の半導体領
域を設ける。ここで、半導体基体と第２の半導体領域と
は、抵抗領域によって連結する。各半導体領域には、そ
れぞれ電極がオーミック接触する。

【００１０】

【作用】上で述べた本発明の特徴により、ラテラル型半
導体装置において、その耐圧を犠牲にすることなく、周
波数特性を向上できる理由を次に説明する。

【００１１】図１は、本発明の原理的な構成を説明する
ための図である。本図のラテラル型半導体装置では、ｎ
型半導体基体（ｎ- ）１０の主表面に、第１の半導体領
域となるｐ型コレクタ２３を設ける。このｐ型コレクタ
２３に第２の半導体領域となるｎ型ベース１１を設け
る。このｎ型ベース１１の不純物濃度は、ｐ型コレクタ
の不純物濃度よりも高い。さらに、ｎ型ベース１１内
に、ｐ型エミッタ２１と、ｎ型ベース１１よりも不純物
濃度が高いｎ+ １２を設ける。ｎ+ １２にはベース電極
４１を設け、半導体基体１０には補助電極４４を設け
る。そして、補助電極（ＳＵＢ）４４とベース電極
（Ｂ）４１との間には、抵抗Ｒ１を接続する。すなわ
ち、半導体基体１０とｎ型ベース１１とを、抵抗Ｒ１に
よって連結する。

【００１２】図２は、図１の半導体装置における、ｐ型
コレクタ２３のシート抵抗と、コレクタ電極とエミッタ
電極間の耐圧との関係について、本発明者が検討した結
果を示す。この図は、補助電極（ＳＵＢ）４４とベース
電極（Ｂ）４１との間に抵抗Ｒ１（≧０）を接続した場
合と、ＳＵＢ−Ｂ間をオープンにした場合について検討
した。どちらの場合も、ｐ型コレクタのシート抵抗が小
さくなると耐圧が低下する。しかし、ＳＵＢ−Ｂ間に抵
抗Ｒ１を接続した場合のほうが、耐圧の低下の程度が小
さい。

【００１３】図３は、図１の半導体装置における、ＳＵ
Ｂ−Ｂ間の抵抗Ｒ１と遮断周波数との関係を、本発明者
が検討した結果を示す。抵抗Ｒ１の値を大きくすると、
遮断周波数が高くなる。これは、図１において、ｐ型コ
レクタ２３とｎ型半導体基体１０との間の接合容量Ｃ
が、半導体基体１０の抵抗分Ｒと、ＳＵＢ−Ｂ間の抵抗
Ｒ１とを介して、ｎ型ベース１１に連結するためであ
る。すなわち、ベース電極に供給する信号電流の内、接
合容量Ｃの充電電流となる分が、抵抗Ｒ１によって抑え
られ、これによりｐ型エミッタ２１からのキャリアの注
入に寄与する正味のベース電流が多くなるためである。

【００１４】以上のように、ラテラル半導体装置におい
て、その半導体基体とベースとなる半導体領域を抵抗に
より連結し、その抵抗値を大きくしていけば、遮断周波
数が向上する。また、このような抵抗により、耐圧の低
下を防止できる。

【００１５】

【実施例】以下、本発明の半導体装置の実施例を、図面
を用いて詳しく説明する。

【００１６】（実施例１）図４および図５は、本発明の
第１の実施例である、誘電体分離基板に形成するラテラ
ル型ｐｎｐトランジスタを示す。なお、図４は断面図で
あり、図５は平面図である。ただし、図４は、図５の点
線ＸＸ´における縦方向断面を示す。

【００１７】まず、図４により、本実施例の断面構造を
説明する。

【００１８】誘電体分離基板１は、多結晶シリコンから
なる支持体６１に、単結晶島状領域３を設け、支持体と
島状領域とを、酸化シリコンからなる絶縁膜３１により
分離したものである。この単結晶島状領域３は、その底
面に設けるｎ型の埋込層１９と、この埋込層１９に隣接
するｎ型半導体基体１０とを有する。

【００１９】ｐ型コレクタ（第１の半導体領域）２３
を、誘電体分離基板１の単結晶島状領域３の主表面２側
に設ける。このｐ型コレクタ２３において、ｎ型ベース
（第２の半導体領域）１１を設ける。このｎ型ベース１
１の接合深さは、ｐ型コレクタ２３よりも浅い。また、
ｎ型ベース１１の不純物濃度は、ｐ型コレクタ２３より
も大きい。そして、ｎ型ベース１１が、主表面２と接す
るその端部（図４においては左端部）において、ｎ型半
導体基体１０と連結している。さらに、ｐ型エミッタ
（第３の半導体領域）２１を、ｎ型ベース１１内に設け
る。このｐ型エミッタ２１の接合深さは、ｎ型ベース１
１よりも浅く、ｐ型エミッタ２１の不純物濃度はｎ型ベ
ース１１よりも大きい。なお、ｐ型エミッタ２１の直下
にはｐ型コレクタ２３が在る。本実施例では、ｐ型エミ
ッタ２１全体の直下において、ｐ型コレクタ２３が在る
が、ｐ型エミッタ２１の一部の直下にｐ型コレクタ２３
が在るような構造でもよい。

【００２０】主表面２のほとんどは、酸化シリコンから
なる絶縁膜３１によって覆っている。しかし、部分的に
絶縁膜を除去して、ｐ型コレクタ２３とｎ型ベース１１
及びｐ型エミッタ２１の表面を露出する。ここで、ｐ型
コレクタ２３の露出部には、これより高不純物濃度のｐ
+ 領域２２を設ける。そしてｎ型ベース１１の露出部に
は、これより高不純物濃度のｎ+ 領域１２を設ける。

【００２１】以上のような各露出部には、それぞれ電極
を設ける。すなわち、ｐ型コレクタ２３のｐ+ 領域２２
には、コレクタ電極Ｃ（第１の電極）４３を設け、ｎ型
ベース１１のｎ+ 領域１２には、ベース電極Ｂ（第２の
電極）４１を設け、そしてｐ型エミッタ２１の露出部に
はエミッタ電極Ｅ（第３の電極）４２を設ける。

【００２２】なお、ｐ型コレクタ２３，ｎ型ベース１
１，ｐ型エミッタ２１，ｐ+ 領域２２、およびｎ+ 領域
１２は、通常の熱拡散法により形成する。

【００２３】次に、図５により、本実施例の平面構造を
説明する。

【００２４】ｐ型コレクタ２３は、正方形または長方形
のパターンを有する。そして、このｐ型コレクタ２３
は、ｎ型ベース１１のほとんどの領域、すなわち図５で
は、ｐ型エミッタ２１とｎ+ 領域１２を設けている領域
を取り囲んでいる。ｎ型ベース１１の端部（図５におい
ては左端部）には、ｐ型コレクタ２３とｎ型半導体基体
１０とにまたがる突出部を有する。この突出部は、ｎ型
ベース１１とｎ型半導体基体とを連結する抵抗領域とで
ある。その寸法により、抵抗値を調整する。また、突出
部は、ｎ型ベース１１と同じ導電型（ｎ型）の半導体層
であれば、ｎ型ベース１１と異なる接合深さと不純物濃
度を有していてもよい。その場合には、寸法と不純物濃
度の両方で抵抗値を調整できるので、設定可能な抵抗値
の範囲が広くなる。

【００２５】さらに、ｐ型コレクタ２３内のｐ+ 領域２
２は、ｎ型ベース１１の周囲の内で、突出部以外の部分
と、対向している。

【００２６】本実施例における各部の寸法や不純物濃度
等の具体例を以下に示す。

【００２７】単結晶島領域３の厚さは４０μｍ、ｎ型埋
込層１９の最大不純物濃度と拡散深さはそれぞれ５×１
０¹⁸／cm³と１１μｍ、ｎ型半導体基体１０の抵抗率は
２０Ω・cmである。単結晶島状領域３の主表面２側に設
ける、ｐ型コレクタ２３のシート抵抗と拡散深さはそれ
ぞれ８ｋΩ／□と９μｍ、ｎ型ベース１１の表面濃度と
拡散深さはそれぞれ１×１０¹⁷／cm³と２μｍ、ｐ型エ
ミッタ２１の表面濃度と拡散深さはそれぞれ５×１０¹⁹
／cm³と０.５μｍ、ｐ+ 領域２２の表面濃度と拡散深さ
はそれぞれ５×１０¹⁹／cm³と０.５μｍ、ｎ+ 領域１２
の表面濃度と拡散深さはそれぞれ１×１０²⁰／cm³と０.
４μｍである。また、ｎ型ベース１１直下のｐ型コレク
タ２３のシート抵抗は１５ｋΩ／□である。

【００２８】ｎ型ベース１１の、突出部を含まない部分
の大きさは４５μｍ×１５μｍである。ｎ型ベース１１
の中に設ける、ｐ型エミッタ２１およびｐ+ 領域１２の
大きさは、ともに１５μｍ×９μｍであり、それらの間
隔は５μｍである。なお、ｎ型ベース１１の長手方向
と、ｐ型エミッタ２１およびｐ+ 領域１２の長手方向
は、同じ方向である。また、ｐ型エミッタ２１およびｐ
+ 領域１２とｐ型コレクタ２３との間隔は、ｎ型ベース
１１の突出部側以外の部分において、３μｍである。ｎ
型ベース１１の突出部は、ｐ型コレクタ２３の端部から
ｎ型半導体基体１０の方へ５μｍ張り出している。ｐ+
領域２２において、ｎ型ベース１１の長手方向と平行な
領域の幅は６μｍ、同じ長手方向と垂直な領域の幅は１
５μｍである。そして、ｎ型ベース１１の長手方向にお
いて、ｎ型ベース１１とｐ+ 領域２２との間隔は２０μ
ｍである。また、ｐ+ 領域２２の端部とｐ型コレクタ２
３の端部との距離は、ｎ型ベース１１の突出部側以外に
おいて、１５μｍである。さらに、絶縁膜３１における
電極取り出し用の開口部５１および５２は３μｍ×９μ
ｍであり、開口部５３は９μｍ×３μｍである。

【００２９】本実施例によれば、ｎ型ベース１１に連続
して設けるｎ型の突出部が、抵抗領域となる。そして、
この突出部からなる抵抗領域と半導体基体１０の抵抗分
とを介して、ｐ型コレクタ２３とｎ型半導体基体１０と
の接合容量が、ｎ型ベース１１と連結する。従って、こ
れら抵抗領域および抵抗分により、ベース電極４１に与
えられるベース電流が接合容量の充電電流となるのを抑
えることができる。これにより、ベース電流の周波数が
高くなっても、ｐ型エミッタからのキャリアの注入に寄
与する正味のベース電流が減少しないので、遮断周波数
が高くなる。かつ、ｎ型ベース１１と半導体基体の間
が、オープン状態にならないので、耐圧も向上する。

【００３０】本発明者の検討によれば、例えば上で述べ
た寸法や不純物濃度を有するラテラル型ｐｎｐトランジ
スタの場合、コレクタ−エミッタ間耐圧は２５０Ｖであ
り、遮断周波数はコレクタ電流０.７ｍＡで２８０ＭＨ
ｚである。この遮断周波数の値は、従来のものより大幅
に高い値である。

【００３１】さらに、本実施例は次のような効果も有す
る。図４に示すように、ｐ型コレクタ２３が、ｐ型エミ
ッタ２１の直下に在る。これにより、ｐ型エミッタ２１
からｐ型コレクタ２３に流れ込む電流が、主表面に沿っ
た横方向のみならず、ｐ型エミッタ２１の直下のｐ型コ
レクタ２３に向かう方向すなわち縦方向にも流れる。こ
れにより、トランジスタ内の電流密度が小さくなるの
で、電流増幅率が大きくなるとともにオン電圧が低くな
る。

【００３２】この実施例では、ｐｎｐトランジスタの使
用状態における、コレクタ電極と半導体基体１０との電
位差に対応する、ｐ型コレクタ２３とｎ型基板間の耐圧
を確保するため、ｐ+ 領域２２の端部とｐ型コレクタ２
３の端部との距離を、１５μｍは確保した。しかしこの
部分は、他の電界緩和法、例えばフィールドプレート等
を形成しても同様の効果があり、さらに信頼性が向上す
る。また、各半導体領域の寸法や不純物濃度などは、上
記の数値例に限らず、適宜別の値にしてもよい。例え
ば、ｐ+ 領域２２の深さは０.５μｍであるが、これよ
り深くとも素子特性に影響しない。

【００３３】（実施例２）図６は、本発明の第２の実施
例であるｐｎｐトランジスタの断面構造を示す。本実施
例においては、ｎ型ベース１１をｐ型コレクタ２３の内
部に設ける。すなわち、前実施例のようにｎ型ベース１
１の端部がｎ型半導体基体１０へ突出してはいない。

【００３４】ｎ型ベース１１の直下において、ｐ型コレ
クタ２３を設けない部分が有る。この部分が、抵抗領域
となり、ｎ型ベース１１とｎ型半導体基体１０とを連結
する。

【００３５】従って、本実施例においても、前実施例と
同様に、耐圧を低下すること無く遮断周波数を向上でき
る。さらに、本実施例では、ｐ型コレクタ２３を設けな
い部分の形状やその寸法により、抵抗領域の抵抗値を調
整できる。これにより、ｐ型コレクタを形成する際のホ
トマスクパターンのみを変えることにより、容易にかつ
広範囲に抵抗値を調整できる。

【００３６】（実施例３）図７は、本発明の第３の実施
例であるｐｎｐトランジスタの断面構造を示す。本実施
例は、本発明の第１の実施例において、少なくとも、ｐ
型エミッタ２１のｐ型コレクタ２３と対向する領域を、
ｎ型ベース１１と同じ拡散窓により形成する。これによ
り、本実施例では、ｐ型エミッタ２１とｎ型ベース１１
とが対向している領域において、両者は互いにほぼ同心
円状の形状を有する。

【００３７】このような形状により、ｐ型エミッタ２１
とｐ型コレクタ２３の間隔（ｎベース幅）を狭くするこ
とができる。従って、電流増幅率や遮断周波数が向上す
る。なお、本実施例においては、ｐ型コレクタ２３の拡
散深さとシート抵抗をそれぞれ６μｍと８ｋΩ／□とす
る。他の部分の寸法や不純物濃度などは、実施例１の数
値例と同じである。このため、ｐ型エミッタ２１の直下
のｐ型コレクタ領域は５０ｋΩ／□と大きい。

【００３８】このようなトランジスタは、ｐ型エミッタ
２１の直下のｐ型コレクタ２３は高抵抗のためにあまり
動作に寄与しない。このため、トランジスタ内部では、
主表面に平行な横方向に主に電流が流れる。

【００３９】特に、このようなラテラル型トランジスタ
に対して、本実施例の構造は効果がある。すなわち、ｐ
型エミッタ２１とｐ型コレクタ２３の間隔（ｎベース
幅）を狭くすることができるので、主表面に平行な横方
向に主に電流が流れる場合でも電流増幅率や遮断周波数
を向上できる。

【００４０】本発明者の検討結果によれば、このトラン
ジスタの特性は、コレクタ・エミッタ間耐圧は２５０
Ｖ、遮断周波数はコレクタ電流０.５ｍＡで２３０ＭＨ
ｚである。これは、従来より大幅に高い遮断周波数であ
る。

【００４１】なお、ｐ型コレクタ２３を形成するための
拡散温度及び時間は、実施例１の場合にそれぞれ１２０
０℃，１０００分であるのに対し、本実施例において
は、１２００℃、４００分と短くできる。その結果、ｎ
+ 埋込層の拡散深さを１１μｍを８μｍに低減でき、単
結晶島状領域３の厚さを低減でき、素子サイズを小さく
できる等の他の効果もある。

【００４２】（実施例４）図８は、本発明の第４の実施
例であるｐｎｐトランジスタの断面構造を示す。本実施
例では、第３の実施例において、ｐ型エミッタ２１の直
下のｐ型コレクタ２３に、ｐ型コレクタ２３よりも高不
純物濃度のｐ型半導体層２４を設ける。このｐ型半導体
層２４により、これを設ける領域のシート抵抗を小さく
する。例えば、主表面におけるｐ型コレクタ２３のシー
ト抵抗と同程度の８ｋΩ／□になるようにする。

【００４３】これにより、コレクタ抵抗が小さくなるの
で、遮断周波数が向上する。

【００４４】本発明者の検討結果によれば、この素子の
特性は、コレクタ・エミッタ間耐圧は２５０Ｖ、遮断周
波数はコレクタ電流０.９ｍＡで３１０ＭＨｚとなり、
第１の実施例より遮断周波数が改善できる。

【００４５】（実施例５）図９は、本発明の第５の実施
例であるｐｎｐトランジスタの断面構造を示す。本実施
例では、ｎ型ベース１１をｐ型コレクタ２３の内部に設
ける。すなわち、前実施例のようにｎ型ベース１１の端
部がｎ型半導体基体１０へ突出してはいない。ｎ型半導
体基体１０にｎ型半導体層１５を設け、これとオーミッ
ク接触する、ｎ型半導体基体１０の電位を取りだすため
の補助電極４４を設ける。そして、この電極４４とベー
ス電極４１の間を、絶縁膜３１上に形成する多結晶シリ
コンの抵抗６２により連結する。

【００４６】これにより、各半導体領域の寸法や不純物
濃度などとは独立に、ｎ型ベース１１とｎ型半導体基体
１０とを連結する抵抗の値を設定できる。すなわち、ト
ランジスタの構造とは無関係に、抵抗の値を高くでき
る。従って、図３に示したように、遮断周波数が向上す
る。

【００４７】さらに、本実施例は、特にｎ型半導体基体
１０が低抵抗の場合に効果が大きい。すなわち、ｎ型半
導体基体１０の抵抗率とは無関係に抵抗の値を高くでき
るので、低抵抗率の半導体基体でも、遮断周波数の低下
を防止できる。

【００４８】（実施例６）図１０は、本発明の第６の実
施例であるｐｎｐトランジスタの断面構造を示す。

【００４９】本実施例では、ｎ型ベ−ス１１をｐ型コレ
クタ２３内に設ける。そして、ｎ型半導体層１５によ
り、ｎ型半導体基体１０とｎ型ベース１１とを連結した
ものである。

【００５０】これによれば、ｎ型半導体層１５の抵抗
を、この半導体層の不純物濃度や寸法によって調整でき
る。従って、ｎ型半導体基体１０の抵抗率が小さく、か
つ、ｎ型ベース２１の不純物濃度が高い場合でも、ｎ型
半導体基体１０とｎ型ベース１１とを連結する抵抗を大
きくできる。従って、遮断周波数を向上できる。

【００５１】（実施例７）図１１は、本発明の第７の実
施例であるラテラル型サイリスタの断面構造を示す。

【００５２】ｎ型半導体基体１０の主表面側に、ｐ型ベ
ース（第１の半導体領域）２７を設ける。このｐ型ベー
ス２７において、ｎ型ベース（第２の半導体領域）１１
を設ける。このｎ型ベース１１の接合深さは、ｐ型ベー
ス２７よりも浅い。また、ｎ型ベース１１の不純物濃度
は、ｐ型ベース２７よりも大きい。そして、ｎ型ベース
１１が、主表面と接するその端部（図１１においては左
端部）において、ｎ型半導体基体１０と連結している。
さらに、ｐ型エミッタ(第３の半導体領域)２１を、ｎ型
ベース１１内に設ける。本実施例においては、ｐ型エミ
ッタ２１の直下において、ｐ型ベース２７が在る。な
お、以上の構造は、実施例１のｐｎｐトランジスタと同
様の構造である。

【００５３】本実施例では、さらに、ｐ型ベース２７と
接するように、ｐ型半導体層２５（第４の半導体領域）
を設ける。このｐ型半導体層２５の接合深さはｐ型ベー
ス２７よりも浅く、かつｐ型半導体層２５の不純物濃度
はｐ型ベース２７よりも大きい。さらに、ｐ型半導体層
２５内には、ｎ型エミッタ（第５の半導体領域）１３を
設ける。このｎ型エミッタ１３の接合深さはｐ型半導体
層２５よりも浅く、ｎ型エミッタ１３の不純物濃度はｐ
型半導体層２５よりも大きい。

【００５４】ｐ型エミッタ２１にはアノード電極（第１
の主電極）４５がオーミック接触し、そしてｎ型エミッ
タ１２にはカソード電極（第２の主電極）４８がオーミ
ック接触する。また、ｐ型半導体層２５には、カソード
側ゲート電極（第１の制御電極）４７がオーミック接触
し、ｎ型ベース１１内に設けるｎ+ 領域１２には、アノ
ード側ゲート電極４６（第２の制御電極）がオーミック
接触する。なお、これらのゲート電極は、どちらか一方
のみを設けてもよい。

【００５５】本実施例における各寸法等を以下に示す。

【００５６】ｐ型ベース２５の接合深さと表面濃度はそ
れぞれ４μｍと５×１０¹⁸／cm³である。ｎ型エミッタ
１３の接合深さと表面濃度はそれぞれ１μｍと１×１０
²⁰／cm³、である。その他は、第１の実施例と同じであ
る。

【００５７】本実施例によれば、第１の実施例で述べた
ようにｐｎｐトランジスタ部の電流増幅率が大きくなる
ので、トリガ電流や保持電流を小さくでき、かつオン電
圧も小さくできる。また、ターンオンが速くなる。

【００５８】（実施例８）図１２は、本発明の第８の実
施例である絶縁ゲート制御型サイリスタの断面構造を示
す。なお、このＭＯＳ制御型サイリスタは、電極と接触
しないフローティングのエミッタが絶縁ゲートによって
制御される、いわゆるエミッタスイッチサイリスタと呼
ばれるものである。

【００５９】実施例７と異なるところは次の通りであ
る。

【００６０】まず、ｐ型半導体層２５内に、このｐ型半
導体層２５より浅く高濃度のｎ型ソース（第５の半導体
領域）１６とｎ型ドレイン（第６半導体領域）１７を設
ける。これらの間のｐ型半導体層２５の表面上には、絶
縁膜３１を介して、絶縁ゲート電極４９を設ける。さら
に、カソード電極４８が、ｎ型ソース１６とｐ型ベース
２５とにオーミック接触する。ｎ型ドレイン１７はフロ
ーティングのカソード側エミッタとなる。そして、ｎ型
ドレイン１７は、絶縁ゲート電極４９にゲート電圧信号
を与えて、ｐ型半導体層２５の表面にチャネルを形成す
ると、このチャネルとｎ型ソース１６を介して、ｎ型ド
レイン１７がカソード電極４８に接続する。

【００６１】本実施例においても、第７の実施例のよう
に、オン電圧は小さく、かつターンオンのスピードが速
くなる。

【００６２】（実施例９）図１３および図１４は、本発
明の第９の実施例であるＩＧＢＴ示す。ただし、図１３
は断面図、図１４は平面図である。

【００６３】本実施例において、ｐ型エミッタ２１、ｎ
型ベース１１と、ｎ+ 領域１２と、ｐ型ベース２３は、
第１の実施例と、同じ構成である。

【００６４】本実施例では、ｐ型半導体層２５を、ｐ型
ベース２３から離して設ける。このｐ型半導体層２５内
に、この層よりも浅く高不純物濃度のｎ型ソース１６を
設ける。

【００６５】ｐ型エミッタ２１には、コレクタ電極（第
１の主電極）Ｃがオーミック接触する。また、ｎ型ソー
ス１６とｐ型半導体層２５には、エミッタ電極Ｅがオー
ミック接触する。さらに、ｐ型ベース２３，ｐ型半導体
層２５およびｎ型ソース１６の表面上と、ｐ型ベース２
３とｐ型半導体層２５との間のｎ型半導体基体１０の露
出面上とには、絶縁ゲート電極４９を設ける。

【００６６】本実施例のＩＧＢＴにおいても、この素子
特性は、ｐｎｐトランジスタ部の電流増幅率や速度が大
きいので、オン電圧を小さくできるとともに、ターンオ
ン、を速くできる。

【００６７】なお、以上の実施例においては、ｎ型基体
に形成したｐｎｐトランジスタで説明したが、各半導体
領域の導電型を逆にしても、同様の効果が得られる。

【００６８】

【発明の効果】本発明によれば、ラテラル型の半導体装
置において、その耐圧を低下することなく動作を高速化
できる。これにより、縦型構造の半導体装置と同等の周
波数特性を有するラテラル型の半導体装置を実現できる
ので、両者を併用するバイポーラリニアＩＣの性能を向
上することが可能になる。

【図面の簡単な説明】

【図１】本発明の原理的な構成を説明するための図。

【図２】ｐ型コレクタのシート抵抗と、コレクタ電極と
エミッタ電極との間の耐圧の関係を示す図。

【図３】補助電極ＳＵＢ−ベース電極Ｂ間の抵抗と遮断
周波数の関係を示す図。

【図４】本発明の第１の実施例の断面図。

【図５】本発明の第１の実施例の平面図。

【図６】本発明の第２の実施例の断面構造を示す図。

【図７】本発明の第３の実施例の断面構造を示す図。

【図８】本発明の第４の実施例の断面構造を示す図。

【図９】本発明の第５の実施例の断面構造を示す図。

【図１０】本発明の第６の実施例の断面構造を示す図。

【図１１】本発明の第８の実施例の断面構造を示す図。

【図１２】本発明の第８の実施例の断面構造を示す図。

【図１３】本発明の第９の実施例の断面図。

【図１４】本発明の第９の実施例の平面図。

【符号の説明】

１…誘電体分離基板、２…主表面、３…単結晶島状領
域、１０…ｎ型半導体基体、１１…ｎ型ベース、１２…
ｎ+ 領域、１３…ｎ型エミッタ、１５…ｎ型半導体層、
１６…ｎ型ソース、１７…ｎ型ドレイン、１９…埋込
層、２１…ｐ型エミッタ、２２…ｐ+ 領域、２３…ｐ型
コレクタ、２４，２５…ｐ型半導体層、２７…ｐ型ベー
ス、３１…絶縁膜、４１…ベース電極、４２…エミッタ
電極、４３…コレクタ電極、４４…補助電極、６１…支
持体。

───────────────────────────────────────────────────── フロントページの続き (72)発明者稲葉政光茨城県日立市大みか町七丁目１番１号株式会社日立製作所日立研究所内

Claims

【特許請求の範囲】

【請求項１】第１導電型の半導体基体と、半導体基体の主表面に設ける第２導電型の第１の半導体
領域と、第１の半導体領域に設ける、第１の半導体領域よりも不
純物濃度が高い、第１導電型の第２の半導体領域と、第２の半導体領域内に設ける第２導電型の第３の半導体
領域と、半導体基体と第２の半導体領域とを連結する抵抗領域
と、第１の半導体領域とオーミック接触する第１の電極と、第２の半導体領域とオーミック接触する第２の電極と、第３の半導体領域とオーミック接触する第３の電極と、
を備えることを特徴とする半導体装置。
【請求項２】第１導電型の半導体基体と、半導体基体の主表面に設ける第２導電型の第１の半導体
領域と、第１の半導体領域に設ける、第１の半導体領域よりも不
純物濃度が高い、第１導電型の第２の半導体領域と、第２の半導体領域内に設ける第２導電型の第３の半導体
領域と、を有し、第３の半導体領域の直下には、第１の半導体領域が在
り、半導体基体内部において、この半導体基体と第２の半導
体領域とを連結する抵抗領域を有し、第１の半導体領域とオーミック接触する第１の電極と、第２の半導体領域とオーミック接触する第２の電極と、第３の半導体領域とオーミック接触する第３の電極と、
を備えることを特徴とする半導体装置。
【請求項３】請求項２に記載の半導体装置において、第
２の半導体領域が、半導体基体の主面と接している第２
の半導体領域の端部で、半導体基体と連結することを特
徴とする半導体装置。
【請求項４】請求項２に記載の半導体装置において、第
２の半導体領域が、これと同じ導電型を有しかつ半導体
基体へ突出する部分を備え、この部分が半導体基体と第
２の半導体領域とを連結する抵抗領域となることを特徴
とする半導体装置。
【請求項５】請求項２に記載の半導体装置において、第
２の半導体領域の直下に、第１の半導体領域を設けない
部分があり、この部分が半導体基体と第２の半導体領域
とを連結する抵抗領域となることを特徴とする半導体装
置。
【請求項６】請求項１ないし請求項５のいずれか１項に
記載の半導体装置において、第２の半導体領域と第３の
半導体領域とが対向する領域で、両半導体領域が互いに
ほぼ略同心円状の形状を有することを特徴とする半導体
装置。
【請求項７】請求項１ないし請求項６のいずれか１項に
記載の半導体装置において、第３の半導体領域の直下の
第１の半導体領域に、第１の半導体領域と同じ導電型で
かつ第１の半導体領域よりも高不純物濃度を有する半導
体層を設けることを特徴とする半導体装置。
【請求項８】請求項１または請求項２に記載の半導体装
置において、抵抗領域が、半導体基体の主表面上の絶縁
物上に設ける多結晶半導体層であることを特徴とする半
導体装置。
【請求項９】第１導電型の半導体基体と、半導体基体の主表面に設ける第２導電型の第１の半導体
領域と、第１の半導体領域に設ける、第１の半導体領域よりも不
純物濃度が高い、第１導電型の第２の半導体領域と、第２の半導体領域内に設ける第２導電型の第３の半導体
領域と、第１の半導体領域と接するように設ける、第２導電型の
第４の半導体領域と、第４の半導体領域に設ける、第１導電型の第５の半導体
領域と、を有し、第３の半導体領域の直下には、第１の半導体領域が在
り、半導体基体内部において、この半導体基体と第２の半導
体領域とを連結する抵抗領域を有し、第３の半導体領域とオーミック接触する第１の主電極
と、第５の半導体領域とオーミック接触する第２の主電極
と、第２の半導体領域または第４の半導体領域とオーミック
接触する制御電極と、を備えることを特徴とする半導体
装置。
【請求項１０】第１導電型の半導体基体と、半導体基体の主表面に設ける第２導電型の第１の半導体
領域と、第１の半導体領域に設ける、第１の半導体領域よりも不
純物濃度が高い、第１導電型の第２の半導体領域と、第２の半導体領域内に設ける第２導電型の第３の半導体
領域と、第１の半導体領域と接するように設ける、第２導電型の
第４の半導体領域と、第４の半導体領域に設ける、第１導電型の第５の半導体
領域と、第４の半導体領域に設ける、第１導電型のかつフローテ
ィングの第６の半導体領域と、を有し、第３の半導体領域の直下には、第１の半導体領域が在
り、半導体基体内部において、この半導体基体と第２の半導
体領域とを連結する抵抗領域を有し、第３の半導体領域とオーミック接触する第１の主電極
と、第５の半導体領域とオーミック接触する第２の主電極
と、第２の半導体領域とオーミック接触する制御電極と、第５の半導体領域と第６の半導体領域の間の第４の半導
体領域の表面上に、絶縁膜を介して設ける、絶縁ゲート
電極と、を備えることを特徴とする半導体装置。
【請求項１１】第１導電型の半導体基体と、半導体基体の主表面に設ける第２導電型の第１の半導体
領域と、第１の半導体領域に設ける、第１の半導体領域よりも不
純物濃度が高い、第１導電型の第２の半導体領域と、第２の半導体領域内に設ける第２導電型の第３の半導体
領域と、第１の半導体領域から離して設ける、第２導電型の第４
の半導体領域と、第４の半導体領域に設ける、第１導電型の第５の半導体
領域と、を有し、第３の半導体領域の直下には、第１の半導体領域が在
り、半導体基体内部において、この半導体基体と第２の半導
体領域とを連結する抵抗領域を有し、第３の半導体領域とオーミック接触する第１の主電極
と、第５の半導体領域とオーミック接触する第２の主電極
と、半導体基体の主表面上において、第１の半導体領域と、
第１の半導体領域と第４の半導体領域との間の半導体基
体と、第４の半導体領域と、第５の半導体領域とにまた
がって、絶縁膜を介して設ける、絶縁ゲート電極と、を
備えることを特徴とする半導体装置。