JPH07263554A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH07263554A JPH07263554A JP6079695A JP7969594A JPH07263554A JP H07263554 A JPH07263554 A JP H07263554A JP 6079695 A JP6079695 A JP 6079695A JP 7969594 A JP7969594 A JP 7969594A JP H07263554 A JPH07263554 A JP H07263554A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 MOSFETと薄膜トランジスタあるいは高抵抗負
荷によるフリップフロップを用いてメモリセルが構成さ
れるSRAMのグランドコンタクト及びグランド配線の構造
及びその製造方法を提供すること。 【構成】 層間絶縁膜６上に、これとエッチングの選択
比のあるシリコン窒化膜７を堆積し(工程Ｂ)、層間絶縁
膜６が露出するまでシリコン窒化膜７を全面エッチバッ
クして平坦化を行い(工程Ｃ)、続いてシリコン窒化膜７
及び層間絶縁膜６をエッチングしてコンタクトを開口す
る(工程Ｄ)。次に、タングステンシリサイド膜９を堆積
した後パタ−ニングを行い、グランド配線を形成する
(工程Ｅ)。 【効果】 配線のパタ−ニングを容易に行うことがで
き、しかもコンタクトと配線の両方の抵抗を低くするこ
とができる。
荷によるフリップフロップを用いてメモリセルが構成さ
れるSRAMのグランドコンタクト及びグランド配線の構造
及びその製造方法を提供すること。 【構成】 層間絶縁膜６上に、これとエッチングの選択
比のあるシリコン窒化膜７を堆積し(工程Ｂ)、層間絶縁
膜６が露出するまでシリコン窒化膜７を全面エッチバッ
クして平坦化を行い(工程Ｃ)、続いてシリコン窒化膜７
及び層間絶縁膜６をエッチングしてコンタクトを開口す
る(工程Ｄ)。次に、タングステンシリサイド膜９を堆積
した後パタ−ニングを行い、グランド配線を形成する
(工程Ｅ)。 【効果】 配線のパタ−ニングを容易に行うことがで
き、しかもコンタクトと配線の両方の抵抗を低くするこ
とができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に関し、特にＭＯＳＦＥＴと薄膜トランジスタあ
るいは高抵抗負荷によるフリップフロップを用いてメモ
リセルが構成されるＳＲＡＭのグランドコンタクト及び
グランド配線の構造及びその製造方法に係る半導体装置
及びその製造方法に関する。
造方法に関し、特にＭＯＳＦＥＴと薄膜トランジスタあ
るいは高抵抗負荷によるフリップフロップを用いてメモ
リセルが構成されるＳＲＡＭのグランドコンタクト及び
グランド配線の構造及びその製造方法に係る半導体装置
及びその製造方法に関する。
【０００２】
【従来の技術】従来、この種の半導体装置は、例えば図
３工程Ａ〜工程Ｃに示すように、微細化するメモリセル
において、コンタクトを自己整合的に開口し高集積化を
図ることを目的として用いられている。
３工程Ａ〜工程Ｃに示すように、微細化するメモリセル
において、コンタクトを自己整合的に開口し高集積化を
図ることを目的として用いられている。
【０００３】なお、図３は、ＳＲＡＭのグランドコンタ
クトにおいて自己整合コンタクトを用いた場合の第１の
従来例の主要工程を説明するための図であって、工程Ａ
〜工程Ｃよりなる工程順断面図である。
クトにおいて自己整合コンタクトを用いた場合の第１の
従来例の主要工程を説明するための図であって、工程Ａ
〜工程Ｃよりなる工程順断面図である。
【０００４】この第１の従来例では、まず、シリコン基
板１上に素子分離領域となる厚いシリコン酸化膜を300
〜600ｎｍ形成した後、ゲ−ト絶縁膜２となるシリコン
酸化膜を8〜20ｎｍ形成し、続いてゲ−トの上にシリコ
ン酸化膜４を100〜300ｎｍ堆積したゲ−ト電極３を形成
する。次に、ゲ−ト電極３とゲ−ト上のシリコン酸化膜
４の側面にシリコン酸化膜の側壁５を50〜200ｎｍ形成
し、層間絶縁膜６となるシリコン酸化膜を50〜200ｎｍ
形成する（図３工程Ａ参照）。
板１上に素子分離領域となる厚いシリコン酸化膜を300
〜600ｎｍ形成した後、ゲ−ト絶縁膜２となるシリコン
酸化膜を8〜20ｎｍ形成し、続いてゲ−トの上にシリコ
ン酸化膜４を100〜300ｎｍ堆積したゲ−ト電極３を形成
する。次に、ゲ−ト電極３とゲ−ト上のシリコン酸化膜
４の側面にシリコン酸化膜の側壁５を50〜200ｎｍ形成
し、層間絶縁膜６となるシリコン酸化膜を50〜200ｎｍ
形成する（図３工程Ａ参照）。
【０００５】続いて、図３工程Ｂに示すように、フォト
レジスト８によりコンタクト開口マスクを形成し、エッ
チング技術によりコンタクトの開口を行う。この時、ゲ
−ト電極３上にはシリコン酸化膜４が形成されているた
め、このシリコン酸化膜４でゲ−ト電極３を覆ってい
る。また、このコンタクト開口においては、フォトレジ
スト８のコンタクト開口マスクがゲ−ト電極３に対し、
仮に0.1〜0.2μｍずれたとしても、コンタクト部はずれ
ない場合と同様に開口する。
レジスト８によりコンタクト開口マスクを形成し、エッ
チング技術によりコンタクトの開口を行う。この時、ゲ
−ト電極３上にはシリコン酸化膜４が形成されているた
め、このシリコン酸化膜４でゲ−ト電極３を覆ってい
る。また、このコンタクト開口においては、フォトレジ
スト８のコンタクト開口マスクがゲ−ト電極３に対し、
仮に0.1〜0.2μｍずれたとしても、コンタクト部はずれ
ない場合と同様に開口する。
【０００６】そのコンタクト開口部は、ゲ−ト電極３の
間隔からシリコン酸化膜の側壁５と層間絶縁膜６の両側
分の厚さを引いた幅になる。例えばゲ−ト電極３の間隔
が0.6μｍ、シリコン酸化膜の側壁５の厚さが0.1μｍ、
層間絶縁膜６の厚さが0.1μｍの場合、コンタクト開口
幅は0.2μｍとなる。このように、コンタクトはゲ−ト
電極３に対し自己整合的に開口する（図３工程Ｂ参
照）。その後、図３工程Ｃに示すように、スパッタ法等
により高融点シリサイド膜９を50〜200ｎｍ形成し、グ
ランド配線のパタ−ンを形成する。
間隔からシリコン酸化膜の側壁５と層間絶縁膜６の両側
分の厚さを引いた幅になる。例えばゲ−ト電極３の間隔
が0.6μｍ、シリコン酸化膜の側壁５の厚さが0.1μｍ、
層間絶縁膜６の厚さが0.1μｍの場合、コンタクト開口
幅は0.2μｍとなる。このように、コンタクトはゲ−ト
電極３に対し自己整合的に開口する（図３工程Ｂ参
照）。その後、図３工程Ｃに示すように、スパッタ法等
により高融点シリサイド膜９を50〜200ｎｍ形成し、グ
ランド配線のパタ−ンを形成する。
【０００７】上記第１の従来例とは別に第２の従来技術
として、この種の半導体装置は、例えば特開平4−14870
号公報に記載されているように、微細化するメモリセル
において、配線抵抗の低減を目的として用いている。
として、この種の半導体装置は、例えば特開平4−14870
号公報に記載されているように、微細化するメモリセル
において、配線抵抗の低減を目的として用いている。
【０００８】図４は、上記した第２の従来技術による半
導体装置の断面図であって、この第２の従来技術では、
前記第１の従来例におけるコンタクト開口後（図３工程
Ｂ参照）、多結晶シリコン10により平坦化を行ってい
る。その製造方法は、前記した図３工程Ｂ（コンタクト
開口）までは第１の従来例と同様に行い、その後、図４
に示すように、多結晶シリコン10により平坦化を行う。
続いてスパッタ法等により高融点シリサイド膜９を形成
し、グランド配線のパタ−ンを形成する。
導体装置の断面図であって、この第２の従来技術では、
前記第１の従来例におけるコンタクト開口後（図３工程
Ｂ参照）、多結晶シリコン10により平坦化を行ってい
る。その製造方法は、前記した図３工程Ｂ（コンタクト
開口）までは第１の従来例と同様に行い、その後、図４
に示すように、多結晶シリコン10により平坦化を行う。
続いてスパッタ法等により高融点シリサイド膜９を形成
し、グランド配線のパタ−ンを形成する。
【０００９】
【発明が解決しようとする課題】ところで、前記した第
１の従来例による半導体装置の製造方法では、ゲ−ト電
極３とゲ−ト上のシリコン酸化膜４により形成される段
差を利用してコンタクトを開口し、続いて段差の上にグ
ランド配線を形成するため、グランド配線のパタ−ニン
グが困難となったり、カバレッジの悪化により配線抵抗
が高くなったりする等の問題が生じる。
１の従来例による半導体装置の製造方法では、ゲ−ト電
極３とゲ−ト上のシリコン酸化膜４により形成される段
差を利用してコンタクトを開口し、続いて段差の上にグ
ランド配線を形成するため、グランド配線のパタ−ニン
グが困難となったり、カバレッジの悪化により配線抵抗
が高くなったりする等の問題が生じる。
【００１０】また、前記した第２の従来技術による半導
体装置の製造方法では、コンタクト部を厚い多結晶シリ
コン10により接続しているため、コンタクト抵抗が高く
なるという問題があった。
体装置の製造方法では、コンタクト部を厚い多結晶シリ
コン10により接続しているため、コンタクト抵抗が高く
なるという問題があった。
【００１１】本発明は、上記第１の従来例及び第２の従
来技術による問題点に鑑み成されたものであって、その
目的は、このような問題点を解消することにあり、配線
のパタ−ニングを容易に行うことができ、しかもコンタ
クトと配線の両方の抵抗を低くすることができる半導体
装置及びその製造方法を提供することにある。また、本
発明は、特に高集積度の半導体装置に対して好適に応用
し得る半導体装置及びその製造方法を提供することを目
的とする。
来技術による問題点に鑑み成されたものであって、その
目的は、このような問題点を解消することにあり、配線
のパタ−ニングを容易に行うことができ、しかもコンタ
クトと配線の両方の抵抗を低くすることができる半導体
装置及びその製造方法を提供することにある。また、本
発明は、特に高集積度の半導体装置に対して好適に応用
し得る半導体装置及びその製造方法を提供することを目
的とする。
【００１２】
【課題を解決するための手段】本発明の半導体装置は、
「半導体基板上に形成する第１の配線層又はゲ−ト等の
パタ−ンの上に層間絶縁膜を介して第２の配線層を形成
し、前記第２の配線層は前記半導体基板上にコンタクト
を開口することにより前記半導体基板と接続する半導体
装置において、前記コンタクトは第１の配線層に対して
自己整合的に開口し、かつ、前記コンタクト部は高融点
シリサイド膜により接続し、前記第２の配線層は平坦化
した面上に形成して成ることを特徴とする半導体装
置。」を要旨とし、これにより前記第１の従来例及び第
２の従来技術による問題点を解決し、前記目的を達成し
たものである。
「半導体基板上に形成する第１の配線層又はゲ−ト等の
パタ−ンの上に層間絶縁膜を介して第２の配線層を形成
し、前記第２の配線層は前記半導体基板上にコンタクト
を開口することにより前記半導体基板と接続する半導体
装置において、前記コンタクトは第１の配線層に対して
自己整合的に開口し、かつ、前記コンタクト部は高融点
シリサイド膜により接続し、前記第２の配線層は平坦化
した面上に形成して成ることを特徴とする半導体装
置。」を要旨とし、これにより前記第１の従来例及び第
２の従来技術による問題点を解決し、前記目的を達成し
たものである。
【００１３】また、本発明の半導体装置の製造方法は、
「(1) 半導体基板上に第１の配線層又はゲ−ト等のパタ
−ンを形成する工程、(2) 前記パタ−ン上に絶縁膜であ
る第１の層間膜を形成する工程、(3) 前記第１の層間膜
とエッチングの選択比のとれる第２の層間膜を形成し平
坦化する工程、(4) 前記半導体基板上にコンタクトを開
口するためのマスクを形成する工程、(5) 前記コンタク
ト部を開口するために前記第２の層間膜と前記第１の層
間膜をエッチングする工程、(6) コンタクト開口後に第
２の配線層を形成する工程、を含むことを特徴とする半
導体装置の製造方法。」を要旨とし、これにより同じく
前記第１の従来例及び第２の従来技術による問題点を解
決し、前記目的を達成したものである。
「(1) 半導体基板上に第１の配線層又はゲ−ト等のパタ
−ンを形成する工程、(2) 前記パタ−ン上に絶縁膜であ
る第１の層間膜を形成する工程、(3) 前記第１の層間膜
とエッチングの選択比のとれる第２の層間膜を形成し平
坦化する工程、(4) 前記半導体基板上にコンタクトを開
口するためのマスクを形成する工程、(5) 前記コンタク
ト部を開口するために前記第２の層間膜と前記第１の層
間膜をエッチングする工程、(6) コンタクト開口後に第
２の配線層を形成する工程、を含むことを特徴とする半
導体装置の製造方法。」を要旨とし、これにより同じく
前記第１の従来例及び第２の従来技術による問題点を解
決し、前記目的を達成したものである。
【００１４】更に、本発明の上記半導体装置の製造方法
において、 ・前記(3)の第２の層間膜を形成し平坦化する工程にお
いて、前記第２の層間膜の成膜のみで平坦化を行うか、
あるいは、前記第２の層間膜を形成した後全面エッチバ
ック又は研磨等の工程により平坦化を行うこと、 ・前記(5)のコンタクト部を開口するために第２の層間
膜と第１の層間膜をエッチングする工程において、前記
第２の層間膜のエッチングは前記第１の層間膜とエッチ
ングの選択比のとれる条件で行い、前記第１の層間膜の
エッチングは異方性のエッチングを行うことによって前
記コンタクトを開口すること、 を特徴とするものである。
において、 ・前記(3)の第２の層間膜を形成し平坦化する工程にお
いて、前記第２の層間膜の成膜のみで平坦化を行うか、
あるいは、前記第２の層間膜を形成した後全面エッチバ
ック又は研磨等の工程により平坦化を行うこと、 ・前記(5)のコンタクト部を開口するために第２の層間
膜と第１の層間膜をエッチングする工程において、前記
第２の層間膜のエッチングは前記第１の層間膜とエッチ
ングの選択比のとれる条件で行い、前記第１の層間膜の
エッチングは異方性のエッチングを行うことによって前
記コンタクトを開口すること、 を特徴とするものである。
【００１５】
【実施例】以下、本発明について図１及び図２を参照し
て詳細に説明する。なお、図１は本発明の第１の実施例
を説明するための図であり、図２は第２の実施例を説明
するための図である。
て詳細に説明する。なお、図１は本発明の第１の実施例
を説明するための図であり、図２は第２の実施例を説明
するための図である。
【００１６】（実施例１）図１は、本発明の第１の実施
例の主要工程を説明するための図であって、工程Ａ〜工
程Ｅよりなる工程順断面図である。
例の主要工程を説明するための図であって、工程Ａ〜工
程Ｅよりなる工程順断面図である。
【００１７】本実施例１では、まず、シリコン基板１上
に素子分離領域となる厚いシリコン酸化膜を熱酸化法に
より300〜600ｎｍ形成した後、ゲ−ト絶縁膜２となるシ
リコン酸化膜を8〜20ｎｍ形成する。続いて、気相成長
法により50〜200ｎｍの多結晶シリコン膜を、スパッタ
法により50〜150ｎｍのタングステンシリサイド膜を堆
積しゲ−ト電極３となるポリサイド膜を形成する。
に素子分離領域となる厚いシリコン酸化膜を熱酸化法に
より300〜600ｎｍ形成した後、ゲ−ト絶縁膜２となるシ
リコン酸化膜を8〜20ｎｍ形成する。続いて、気相成長
法により50〜200ｎｍの多結晶シリコン膜を、スパッタ
法により50〜150ｎｍのタングステンシリサイド膜を堆
積しゲ−ト電極３となるポリサイド膜を形成する。
【００１８】さらに、気相成長法によりシリコン酸化膜
を100〜300ｎｍ堆積し、リソグラフィ−技術とエッチン
グ技術とを用い加工することにより、ゲ−ト上にシリコ
ン酸化膜４のあるゲ−ト電極３を形成する。次に、ゲ−
ト電極３とゲ−ト上のシリコン酸化膜４の側面にシリコ
ン酸化膜の側壁５を50〜200ｎｍ形成し、層間絶縁膜６
となるシリコン酸化膜を50〜200ｎｍ形成する（図１工
程Ａ参照）。
を100〜300ｎｍ堆積し、リソグラフィ−技術とエッチン
グ技術とを用い加工することにより、ゲ−ト上にシリコ
ン酸化膜４のあるゲ−ト電極３を形成する。次に、ゲ−
ト電極３とゲ−ト上のシリコン酸化膜４の側面にシリコ
ン酸化膜の側壁５を50〜200ｎｍ形成し、層間絶縁膜６
となるシリコン酸化膜を50〜200ｎｍ形成する（図１工
程Ａ参照）。
【００１９】続いて、図１工程Ｂに示すように、気相成
長法により層間絶縁膜６とエッチングの選択比のある例
えばシリコン窒化膜７を堆積し、ゲ−トのパタ−ンによ
り生じる溝部を埋め込む。この窒化膜７の膜厚は、気相
成長法のカバレッジが100％の場合、溝幅の半分以上堆
積する。例えば溝幅が400ｎｍのとき、シリコン窒化膜
７を200ｎｍ以上堆積する。
長法により層間絶縁膜６とエッチングの選択比のある例
えばシリコン窒化膜７を堆積し、ゲ−トのパタ−ンによ
り生じる溝部を埋め込む。この窒化膜７の膜厚は、気相
成長法のカバレッジが100％の場合、溝幅の半分以上堆
積する。例えば溝幅が400ｎｍのとき、シリコン窒化膜
７を200ｎｍ以上堆積する。
【００２０】次に、図１工程Ｃに示すように、ゲ−ト上
の層間絶縁膜６であるシリコン酸化膜が露出するまで、
シリコン窒化膜７を全面エッチバックして平坦化を行
う。このエッチングは、シリコン酸化膜とシリコン窒化
膜の発光強度の違いなどを利用すれば容易に可能であ
る。また、研磨等の他の方法で平坦化を行うこともでき
る。
の層間絶縁膜６であるシリコン酸化膜が露出するまで、
シリコン窒化膜７を全面エッチバックして平坦化を行
う。このエッチングは、シリコン酸化膜とシリコン窒化
膜の発光強度の違いなどを利用すれば容易に可能であ
る。また、研磨等の他の方法で平坦化を行うこともでき
る。
【００２１】その後、図１工程Ｄに示すように、フォト
レジスト８によりコンタクト開口マスクを形成し、シリ
コン窒化膜７のエッチングを行う。このシリコン窒化膜
７のエッチングは、シリコン酸化膜と十分に選択比のあ
る条件で行うため、下層の層間絶縁膜６のシリコン酸化
膜は殆どエッチングされずにシリコン窒化膜７のみ除去
する。なお、このシリコン窒化膜７のエッチングは、異
方性又は等方性のどちらのエッチングも採用することが
できる。
レジスト８によりコンタクト開口マスクを形成し、シリ
コン窒化膜７のエッチングを行う。このシリコン窒化膜
７のエッチングは、シリコン酸化膜と十分に選択比のあ
る条件で行うため、下層の層間絶縁膜６のシリコン酸化
膜は殆どエッチングされずにシリコン窒化膜７のみ除去
する。なお、このシリコン窒化膜７のエッチングは、異
方性又は等方性のどちらのエッチングも採用することが
できる。
【００２２】続いて、層間絶縁膜６のシリコン酸化膜を
異方性にエッチングを行い、コンタクトを開口する（図
１工程Ｄ参照）。次に、フォトレジスト８を除去し、図
１工程Ｅに示すように、スパッタ法によりタングステン
シリサイド膜９を50〜200ｎｍ堆積した後、パタ−ニン
グを行い、グランド配線を形成する。
異方性にエッチングを行い、コンタクトを開口する（図
１工程Ｄ参照）。次に、フォトレジスト８を除去し、図
１工程Ｅに示すように、スパッタ法によりタングステン
シリサイド膜９を50〜200ｎｍ堆積した後、パタ−ニン
グを行い、グランド配線を形成する。
【００２３】このように構成した半導体装置では、シリ
コン基板１上に形成したゲ−ト電極３上に、層間絶縁膜
６を介してタングステンシリサイド膜９によりグランド
配線層を形成し、そして、このタングステンシリサイド
膜９よりなるグランド配線層は、シリコン基板１上にコ
ンタクトを開口することにより該シリコン基板１と接続
する。
コン基板１上に形成したゲ−ト電極３上に、層間絶縁膜
６を介してタングステンシリサイド膜９によりグランド
配線層を形成し、そして、このタングステンシリサイド
膜９よりなるグランド配線層は、シリコン基板１上にコ
ンタクトを開口することにより該シリコン基板１と接続
する。
【００２４】上述のコンタクトは、層間絶縁膜６とエッ
チングの選択比のとれるシリコン窒化膜７を除去してか
ら層間絶縁膜６をエッチングするため自己整合的に開口
し、その後タングステンシリサイド膜９によりグランド
配線層を形成するため、コンタクト部は高融点シリサイ
ド膜により直接接続する。これにより径0.4μｍの１個
あたりのコンタクト抵抗は、多結晶シリコンで接続した
場合１〜２ＫΩであるのに対し、高融点シリサイド膜で
接続した場合10〜20Ωと低抵抗になる。
チングの選択比のとれるシリコン窒化膜７を除去してか
ら層間絶縁膜６をエッチングするため自己整合的に開口
し、その後タングステンシリサイド膜９によりグランド
配線層を形成するため、コンタクト部は高融点シリサイ
ド膜により直接接続する。これにより径0.4μｍの１個
あたりのコンタクト抵抗は、多結晶シリコンで接続した
場合１〜２ＫΩであるのに対し、高融点シリサイド膜で
接続した場合10〜20Ωと低抵抗になる。
【００２５】また、タングステンシリサイド膜９よりな
るグランド配線層は、溝部をシリコン窒化膜７の埋め込
みと全面エッチバックとにより平坦化した面上に形成し
ている。これにより配線形成のためのフォトレジスト等
のマスク材及びエッチングの加工が容易になり、配線抵
抗は、段差上に形成した場合100〜150Ω／□程度である
のに対し、平坦化した面上に形成した場合15〜25Ω／□
程度と低抵抗になる。
るグランド配線層は、溝部をシリコン窒化膜７の埋め込
みと全面エッチバックとにより平坦化した面上に形成し
ている。これにより配線形成のためのフォトレジスト等
のマスク材及びエッチングの加工が容易になり、配線抵
抗は、段差上に形成した場合100〜150Ω／□程度である
のに対し、平坦化した面上に形成した場合15〜25Ω／□
程度と低抵抗になる。
【００２６】以上のように本実施例１では、配線のパタ
−ニングが容易で、かつ、コンタクトと配線の両方の抵
抗が低くなるということを特徴としている。また、シリ
コン窒化膜７のかわりに層間絶縁膜６とエッチングの選
択比のとれる膜、例えば多結晶シリコン等を用いても同
様に形成することができる。
−ニングが容易で、かつ、コンタクトと配線の両方の抵
抗が低くなるということを特徴としている。また、シリ
コン窒化膜７のかわりに層間絶縁膜６とエッチングの選
択比のとれる膜、例えば多結晶シリコン等を用いても同
様に形成することができる。
【００２７】（実施例２）図２は、本発明の第２の実施
例の主要工程を説明するための図であって、工程Ａ〜工
程Ｄよりなる工程順断面図である。
例の主要工程を説明するための図であって、工程Ａ〜工
程Ｄよりなる工程順断面図である。
【００２８】本実施例２では、まず、前記実施例１にお
ける図１工程Ａと同様に形成し、図２工程Ａに示すよう
に構成する。次に、図２工程Ｂに示すように、気相成長
法により層間絶縁膜６とエッチングの選択比のとれる例
えば多結晶シリコン10を堆積し、ゲ−トのパタ−ンによ
り生じる溝部を埋め込む。
ける図１工程Ａと同様に形成し、図２工程Ａに示すよう
に構成する。次に、図２工程Ｂに示すように、気相成長
法により層間絶縁膜６とエッチングの選択比のとれる例
えば多結晶シリコン10を堆積し、ゲ−トのパタ−ンによ
り生じる溝部を埋め込む。
【００２９】この多結晶シリコン10の膜厚は、気相成長
法のカバレッジが100％の場合、溝幅の半分以上堆積す
る。例えば溝幅が200ｎｍのときは、シリコン窒化膜７
を100ｎｍ以上堆積する。本実施例２では、溝側が50〜2
00ｎｍと狭い場合に適し、この後全面エッチバック等を
行なわずにコンタクトを開口する。この多結晶シリコン
10以外の膜でも層間絶縁膜６と十分にエッチングの選択
比のとれる膜であれば使用できる。
法のカバレッジが100％の場合、溝幅の半分以上堆積す
る。例えば溝幅が200ｎｍのときは、シリコン窒化膜７
を100ｎｍ以上堆積する。本実施例２では、溝側が50〜2
00ｎｍと狭い場合に適し、この後全面エッチバック等を
行なわずにコンタクトを開口する。この多結晶シリコン
10以外の膜でも層間絶縁膜６と十分にエッチングの選択
比のとれる膜であれば使用できる。
【００３０】次に、図２工程Ｃに示すように、フォトレ
ジスト８によりコンタクト開口マスクを形成し、多結晶
シリコン10のエッチングを行う。この多結晶シリコン10
のエッチングは、シリコン酸化膜と十分に選択比のある
条件で行うため、下層の層間絶縁膜６のシリコン酸化膜
は殆どエッチングされずに多結晶シリコン10のみ除去す
る。また、この多結晶シリコン10のエッチングは、異方
性又は等方性のどちらのエッチングを行ってもよい。
ジスト８によりコンタクト開口マスクを形成し、多結晶
シリコン10のエッチングを行う。この多結晶シリコン10
のエッチングは、シリコン酸化膜と十分に選択比のある
条件で行うため、下層の層間絶縁膜６のシリコン酸化膜
は殆どエッチングされずに多結晶シリコン10のみ除去す
る。また、この多結晶シリコン10のエッチングは、異方
性又は等方性のどちらのエッチングを行ってもよい。
【００３１】次に、図２工程Ｃに示すように、層間絶縁
膜６のシリコン酸化膜を異方性にエッチングを行い、コ
ンタクトを開口し、続いて、フォトレジスト８を除去し
た後、図２工程Ｄに示すように、スパッタ法によりタン
グステンシリサイド膜９を50〜200ｎｍ堆積し、パタ−
ニングを行い、グランド配線を形成する。
膜６のシリコン酸化膜を異方性にエッチングを行い、コ
ンタクトを開口し、続いて、フォトレジスト８を除去し
た後、図２工程Ｄに示すように、スパッタ法によりタン
グステンシリサイド膜９を50〜200ｎｍ堆積し、パタ−
ニングを行い、グランド配線を形成する。
【００３２】本実施例２では、ゲ−ト電極によって生じ
る段差の溝の幅が特に狭い場合に応用して有効である。
また、前記実施例１のように全面エッチバックあるいは
研磨等の工程を行わないという利点も有している。ただ
し、前記実施例１では、シリコン窒化膜７を使用した
が、本実施例２では、シリコン窒化膜が全面に残るとト
ランジスタ特性に悪影響を与える恐れがあるため、シリ
コン窒化膜の使用は避けた方が好ましい。
る段差の溝の幅が特に狭い場合に応用して有効である。
また、前記実施例１のように全面エッチバックあるいは
研磨等の工程を行わないという利点も有している。ただ
し、前記実施例１では、シリコン窒化膜７を使用した
が、本実施例２では、シリコン窒化膜が全面に残るとト
ランジスタ特性に悪影響を与える恐れがあるため、シリ
コン窒化膜の使用は避けた方が好ましい。
【００３３】
【発明の効果】本発明によれば、ゲ−ト電極・配線等に
より形成される段差を利用する自己整合コンタクトにお
いて、層間絶縁膜と選択比のとれる膜で平坦化を行うた
め、配線のパタ−ニングが容易で、かつ、コンタクトと
配線の両方の抵抗が低くなるという効果が生じる。そし
て、本発明により、特に高集積度の半導体装置に対して
好適に応用し得る半導体装置及びその製造方法を提供す
ることができる。
より形成される段差を利用する自己整合コンタクトにお
いて、層間絶縁膜と選択比のとれる膜で平坦化を行うた
め、配線のパタ−ニングが容易で、かつ、コンタクトと
配線の両方の抵抗が低くなるという効果が生じる。そし
て、本発明により、特に高集積度の半導体装置に対して
好適に応用し得る半導体装置及びその製造方法を提供す
ることができる。
【図１】本発明の第１の実施例の主要工程を説明するた
めの図であって、工程Ａ〜工程Ｅよりなる工程順断面
図。
めの図であって、工程Ａ〜工程Ｅよりなる工程順断面
図。
【図２】本発明の第２の実施例の主要工程を説明するた
めの図であって、工程Ａ〜工程Ｄよりなる工程順断面
図。
めの図であって、工程Ａ〜工程Ｄよりなる工程順断面
図。
【図３】第１の従来例の主要工程を説明するための図で
あって、工程Ａ〜工程Ｃよりなる工程順断面図。
あって、工程Ａ〜工程Ｃよりなる工程順断面図。
【図４】第２の従来技術による半導体装置の断面図。
１ シリコン基板 ２ ゲ−ト絶縁膜 ３ ゲ−ト電極 ４ ゲ−ト上シリコン酸化膜 ５ シリコン酸化膜側壁 ６ 層間絶縁膜 ７ シリコン窒化膜 ８ フォトレジスト ９ タングステンシリサイド膜 １０ 多結晶シリコン
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/11 29/78 21/336 Ｈ０１Ｌ 29/78 ３０１ Ｐ
Claims (4)
- 【請求項１】 半導体基板上に形成する第１の配線層又
はゲ−ト等のパタ−ンの上に層間絶縁膜を介して第２の
配線層を形成し、前記第２の配線層は前記半導体基板上
にコンタクトを開口することにより前記半導体基板と接
続する半導体装置において、前記コンタクトは第１の配
線層に対して自己整合的に開口し、かつ、前記コンタク
ト部は高融点シリサイド膜により接続し、前記第２の配
線層は平坦化した面上に形成して成ることを特徴とする
半導体装置。 - 【請求項２】 (1) 半導体基板上に第１の配線層又はゲ
−ト等のパタ−ンを形成する工程、(2) 前記パタ−ン上
に絶縁膜である第１の層間膜を形成する工程、(3) 前記
第１の層間膜とエッチングの選択比のとれる第２の層間
膜を形成し平坦化する工程、(4) 前記半導体基板上にコ
ンタクトを開口するためのマスクを形成する工程、(5)
前記コンタクト部を開口するために前記第２の層間膜と
前記第１の層間膜をエッチングする工程、(6) コンタク
ト開口後に第２の配線層を形成する工程、を含むことを
特徴とする半導体装置の製造方法。 - 【請求項３】 前記(3)の第２の層間膜を形成し平坦化
する工程において、前記第２の層間膜の成膜のみで平坦
化を行うか、あるいは、前記第２の層間膜を形成した後
全面エッチバック又は研磨等の工程により平坦化を行う
ことを特徴とする請求項２記載の半導体装置の製造方
法。 - 【請求項４】 前記(5)のコンタクト部を開口するため
に第２の層間膜と第１の層間膜をエッチングする工程に
おいて、前記第２の層間膜のエッチングは前記第１の層
間膜とエッチングの選択比のとれる条件で行い、前記第
１の層間膜のエッチングは異方性のエッチングを行うこ
とによって前記コンタクトを開口することを特徴とする
請求項２記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6079695A JPH07263554A (ja) | 1994-03-25 | 1994-03-25 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6079695A JPH07263554A (ja) | 1994-03-25 | 1994-03-25 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07263554A true JPH07263554A (ja) | 1995-10-13 |
Family
ID=13697354
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6079695A Pending JPH07263554A (ja) | 1994-03-25 | 1994-03-25 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07263554A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100310565B1 (ko) * | 1997-02-27 | 2002-05-09 | 다니구찌 이찌로오, 기타오카 다카시 | 반도체장치의제조방법및반도체장치 |
| KR100401489B1 (ko) * | 2000-06-26 | 2003-10-11 | 주식회사 하이닉스반도체 | 에스램 제조방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04239723A (ja) * | 1991-01-23 | 1992-08-27 | Nec Corp | 半導体装置の製造方法 |
| JPH04348567A (ja) * | 1991-05-27 | 1992-12-03 | Nec Corp | 半導体集積回路の製造方法 |
-
1994
- 1994-03-25 JP JP6079695A patent/JPH07263554A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04239723A (ja) * | 1991-01-23 | 1992-08-27 | Nec Corp | 半導体装置の製造方法 |
| JPH04348567A (ja) * | 1991-05-27 | 1992-12-03 | Nec Corp | 半導体集積回路の製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100310565B1 (ko) * | 1997-02-27 | 2002-05-09 | 다니구찌 이찌로오, 기타오카 다카시 | 반도체장치의제조방법및반도체장치 |
| US6559494B1 (en) | 1997-02-27 | 2003-05-06 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and a method for fabricating the same |
| KR100401489B1 (ko) * | 2000-06-26 | 2003-10-11 | 주식회사 하이닉스반도체 | 에스램 제조방법 |
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