JPH07263572A - 半導体メモリ装置の製造方法及び半導体メモリ装置並びにそれを用いた応用システム - Google Patents
半導体メモリ装置の製造方法及び半導体メモリ装置並びにそれを用いた応用システムInfo
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- JPH07263572A JPH07263572A JP6051535A JP5153594A JPH07263572A JP H07263572 A JPH07263572 A JP H07263572A JP 6051535 A JP6051535 A JP 6051535A JP 5153594 A JP5153594 A JP 5153594A JP H07263572 A JPH07263572 A JP H07263572A
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- memory device
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Abstract
(57)【要約】
【目的】本発明は、半導体メモリ装置のコンデンサを微
細化して、小型かつ大容量の半導体メモリ装置を提供す
ることを目的とする。 【構成】Ｔｉをコンデンサの下部電極として金属Ｔｉ薄
膜を形成し、その後、プラズマ酸化により、ルチル構造
を有するＴｉＯ2絶縁膜を形成する。 【効果】ルチル構造を有するＴｉＯ2 絶縁膜は、高誘電
率を有し、かつ熱力学的及び化学的に安定なので、コン
デンサを微細化できかつ歩留まりも向上する。
細化して、小型かつ大容量の半導体メモリ装置を提供す
ることを目的とする。 【構成】Ｔｉをコンデンサの下部電極として金属Ｔｉ薄
膜を形成し、その後、プラズマ酸化により、ルチル構造
を有するＴｉＯ2絶縁膜を形成する。 【効果】ルチル構造を有するＴｉＯ2 絶縁膜は、高誘電
率を有し、かつ熱力学的及び化学的に安定なので、コン
デンサを微細化できかつ歩留まりも向上する。
Description
【０００１】
【産業上の利用分野】本発明は高誘電率絶縁体を適用し
た半導体メモリ装置の製造方法及び半導体メモリ装置並
びにその応用システムに関する。
た半導体メモリ装置の製造方法及び半導体メモリ装置並
びにその応用システムに関する。
【０００２】
【従来の技術】コンピュータの小型化や高速化のため
に、そのコンピュータの記憶素子であるダイナミックラ
ンダムアクセスメモリ（以下ＤＲＡＭと略記する）の高
集積化が進んでいる。現在用いられているＤＲＡＭメモ
リセル部の基本的な回路は、MOSトランジスタとコンデ
ンサから構成する。この回路は、コンデンサに蓄積され
た電荷の量によって１ビットのデータを記憶する。この
コンデンサは、α線によって作り出される電荷によるエ
ラー（ソフトエラー）を防ぐために、１００ｆＣ以上の
電荷を蓄積しなければならない。従って、例えば回路が
±１.５Ｖ の電圧で動作する場合には、コンデンサの静
電容量は６０ｆＦ以上必要となる。
に、そのコンピュータの記憶素子であるダイナミックラ
ンダムアクセスメモリ（以下ＤＲＡＭと略記する）の高
集積化が進んでいる。現在用いられているＤＲＡＭメモ
リセル部の基本的な回路は、MOSトランジスタとコンデ
ンサから構成する。この回路は、コンデンサに蓄積され
た電荷の量によって１ビットのデータを記憶する。この
コンデンサは、α線によって作り出される電荷によるエ
ラー（ソフトエラー）を防ぐために、１００ｆＣ以上の
電荷を蓄積しなければならない。従って、例えば回路が
±１.５Ｖ の電圧で動作する場合には、コンデンサの静
電容量は６０ｆＦ以上必要となる。
【０００３】ＤＲＡＭを高集積化するためには、上記の
ようなコンデンサの静電容量を確保しながら、メモリセ
ルのコンデンサのサイズを微細化する必要がある。
ようなコンデンサの静電容量を確保しながら、メモリセ
ルのコンデンサのサイズを微細化する必要がある。
【０００４】これを可能にする従来技術としては、第８
回強誘電体応用会議予稿集ｐｐ.３−２９に記載してあ
るように、比誘電率(εr）の大きな物質をコンデンサの
絶縁膜として用いる方法がある。比誘電率の大きな物質
としては、ＳｒＴｉＯ3（εr≒２００〜３００）やＰｂ
Ｚｒ1-xＴｉxＯ3（εr≒１０００）がある。これらの物
質は、絶縁膜として通常用いている二酸化シリコン(εr
≒４）の５０〜２５０倍程度の大きな比誘電率を有す
る。
回強誘電体応用会議予稿集ｐｐ.３−２９に記載してあ
るように、比誘電率(εr）の大きな物質をコンデンサの
絶縁膜として用いる方法がある。比誘電率の大きな物質
としては、ＳｒＴｉＯ3（εr≒２００〜３００）やＰｂ
Ｚｒ1-xＴｉxＯ3（εr≒１０００）がある。これらの物
質は、絶縁膜として通常用いている二酸化シリコン(εr
≒４）の５０〜２５０倍程度の大きな比誘電率を有す
る。
【０００５】
【発明が解決しようとする課題】上記のＳｒＴｉＯ3や
ＰｂＺｒ1-xＴｉxＯ3の薄膜は、その結晶性を良くして
かつこれらの物質のバルク材料と同等の高い誘電率を得
るために、酸素雰囲気下で基板温度を５００℃以上の高
温にして作製する必要がある。この時、コンデンサの下
部電極であるアルミニウム（以下Ａｌと記す）や多結晶
シリコンの表面が酸化されて、酸化アルミニウム（以下
Ａｌ2Ｏ3と記す）や二酸化シリコン（以下ＳｉＯ2と記
す）が形成される。Ａｌ2Ｏ3及びＳｉＯ2の比誘電率
は、それぞれで約９及び約４である。すなわち、これら
の酸化物の比誘電率は、ＳｒＴｉＯ3 やＰｂＺｒ1-xＴ
ｉxＯ3 よりもかなり小さい。この結果、コンデンサの
絶縁膜は高誘電率膜と低誘電率膜との直列結合したもの
となるため、コンデンサの静電容量は低下する。
ＰｂＺｒ1-xＴｉxＯ3の薄膜は、その結晶性を良くして
かつこれらの物質のバルク材料と同等の高い誘電率を得
るために、酸素雰囲気下で基板温度を５００℃以上の高
温にして作製する必要がある。この時、コンデンサの下
部電極であるアルミニウム（以下Ａｌと記す）や多結晶
シリコンの表面が酸化されて、酸化アルミニウム（以下
Ａｌ2Ｏ3と記す）や二酸化シリコン（以下ＳｉＯ2と記
す）が形成される。Ａｌ2Ｏ3及びＳｉＯ2の比誘電率
は、それぞれで約９及び約４である。すなわち、これら
の酸化物の比誘電率は、ＳｒＴｉＯ3 やＰｂＺｒ1-xＴ
ｉxＯ3 よりもかなり小さい。この結果、コンデンサの
絶縁膜は高誘電率膜と低誘電率膜との直列結合したもの
となるため、コンデンサの静電容量は低下する。
【０００６】このような電極の酸化を防ぐ方法として、
白金のような貴金属電極を用いる方法がある。しかし、
ＳｒＴｉＯ3やＰｂＺｒ1-xＴｉxＯ3などの多元系の酸化
物絶縁膜では、組成ずれによる低誘電率相が生成すると
いう問題がある。例えば、スパッタリング法あるいはＣ
ＶＤ(化学的気相成長）法によりＰｂＺｒ1-xＴｉxＯ3膜
を作製する場合、絶縁膜中のＰｂはＰｔ電極内に拡散し
やすいため絶縁膜中でＰｂが欠乏する。このため、Ｚｒ
Ｏ2が析出する。ＺｒＯ2の誘電率は１０以下であり、Ｐ
ｂＺｒ1-xＴｉxＯ3 の誘電率より小さい。さらに、基板
のＳｉが電極中を拡散し、電極表面に達すると、ここで
ＳｉＯ2 を形成する。従って、貴金属電極を用いても、
コンデンサの静電容量が低下する。
白金のような貴金属電極を用いる方法がある。しかし、
ＳｒＴｉＯ3やＰｂＺｒ1-xＴｉxＯ3などの多元系の酸化
物絶縁膜では、組成ずれによる低誘電率相が生成すると
いう問題がある。例えば、スパッタリング法あるいはＣ
ＶＤ(化学的気相成長）法によりＰｂＺｒ1-xＴｉxＯ3膜
を作製する場合、絶縁膜中のＰｂはＰｔ電極内に拡散し
やすいため絶縁膜中でＰｂが欠乏する。このため、Ｚｒ
Ｏ2が析出する。ＺｒＯ2の誘電率は１０以下であり、Ｐ
ｂＺｒ1-xＴｉxＯ3 の誘電率より小さい。さらに、基板
のＳｉが電極中を拡散し、電極表面に達すると、ここで
ＳｉＯ2 を形成する。従って、貴金属電極を用いても、
コンデンサの静電容量が低下する。
【０００７】本発明は、上記の問題点を解決し、半導体
メモリ装置を高集積化することを目的とする。
メモリ装置を高集積化することを目的とする。
【０００８】さらに、本発明は、半導体メモリ装置を応
用するシステムを小型化すること及び高速化することを
目的とする。
用するシステムを小型化すること及び高速化することを
目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成するため
の、本発明の第１の特徴は、次の各工程を有する半導体
メモリ装置の製造方法にある。
の、本発明の第１の特徴は、次の各工程を有する半導体
メモリ装置の製造方法にある。
【００１０】（イ）半導体基板に、コンデンサの電極と
なる、金属チタンを含む電極を形成する工程。
なる、金属チタンを含む電極を形成する工程。
【００１１】（ロ）工程（イ）で形成した電極をプラズ
マ酸化して、電極の表面にコンデンサの絶縁膜を形成す
る工程。
マ酸化して、電極の表面にコンデンサの絶縁膜を形成す
る工程。
【００１２】（ハ）工程（ハ）で形成した絶縁膜の表面
にコンデンサの他の電極を形成する工程。
にコンデンサの他の電極を形成する工程。
【００１３】本発明の第２の特徴は、半導体基板に、コ
ンデンサの一方の電極として、金属チタンを含む電極を
設け、かつコンデンサの絶縁膜として、ルチル構造の結
晶を有する酸化チタンを含む絶縁膜を設ける半導体メモ
リ装置にある。
ンデンサの一方の電極として、金属チタンを含む電極を
設け、かつコンデンサの絶縁膜として、ルチル構造の結
晶を有する酸化チタンを含む絶縁膜を設ける半導体メモ
リ装置にある。
【００１４】本発明の第３の特徴は、本発明の半導体メ
モリ装置を有する応用システムにある。
モリ装置を有する応用システムにある。
【００１５】
【作用】本発明の第１の特徴によれば、高密度でかつ反
応性の強い酸素プラズマにより金属チタンを酸化するの
で、熱酸化法などの他の酸化方法に比べ低温で、高誘電
率の酸化チタン（以下ＴｉＯ2 と記す）を含む絶縁膜を
作製することができる。従って、熱酸化法などの他の酸
化方法に比べ、下部電極の酸化及び半導体基板からのＳ
ｉなどの拡散が起こりにくい。また、ＴｉＯ2 は、化学
的に、そして熱力学的に安定であるため、絶縁膜形成後
のプロセスの影響により変質しにくい。さらに、ＴｉＯ
2 は、２元系の単純な化学組成を有するので、組成ずれ
が生じにくい。このため、低誘電率膜や低誘電率相を含
まない高誘電率の絶縁膜を得ることができる。これによ
り、耐α線のために十分な静電容量を確保しながらコン
デンサの微細化が可能になるので、半導体メモリ装置を
高集積化することができる。また、本発明の第２の特徴
によれば、ルチル構造の結晶を有するＴｉＯ2 は高誘電
率を有し、さらに、組成ずれが生じにくい物質である。
従って、コンデンサが微細化できるので半導体メモリ装
置の高集積化が可能になる。また、本ＴiＯ2は、化学的
及び熱力学的に安定であるので、絶縁膜の不良が起きに
くい。従って、高集積化された大容量の半導体メモリ装
置を高い歩留まりで得ることができる。
応性の強い酸素プラズマにより金属チタンを酸化するの
で、熱酸化法などの他の酸化方法に比べ低温で、高誘電
率の酸化チタン（以下ＴｉＯ2 と記す）を含む絶縁膜を
作製することができる。従って、熱酸化法などの他の酸
化方法に比べ、下部電極の酸化及び半導体基板からのＳ
ｉなどの拡散が起こりにくい。また、ＴｉＯ2 は、化学
的に、そして熱力学的に安定であるため、絶縁膜形成後
のプロセスの影響により変質しにくい。さらに、ＴｉＯ
2 は、２元系の単純な化学組成を有するので、組成ずれ
が生じにくい。このため、低誘電率膜や低誘電率相を含
まない高誘電率の絶縁膜を得ることができる。これによ
り、耐α線のために十分な静電容量を確保しながらコン
デンサの微細化が可能になるので、半導体メモリ装置を
高集積化することができる。また、本発明の第２の特徴
によれば、ルチル構造の結晶を有するＴｉＯ2 は高誘電
率を有し、さらに、組成ずれが生じにくい物質である。
従って、コンデンサが微細化できるので半導体メモリ装
置の高集積化が可能になる。また、本ＴiＯ2は、化学的
及び熱力学的に安定であるので、絶縁膜の不良が起きに
くい。従って、高集積化された大容量の半導体メモリ装
置を高い歩留まりで得ることができる。
【００１６】さらに、本発明の第３の特徴によれば、本
発明により高集積化された大容量の半導体メモリ装置に
より、安価で大容量の記憶装置を構成でき、メモリカー
ド，マイクロプロセッサ，コンピュータなどのシステム
の小型化が可能となる。
発明により高集積化された大容量の半導体メモリ装置に
より、安価で大容量の記憶装置を構成でき、メモリカー
ド，マイクロプロセッサ，コンピュータなどのシステム
の小型化が可能となる。
【００１７】
【実施例】以下、本発明の実施例を図面を用いて詳細に
説明する。
説明する。
【００１８】（実施例１）図１は、本発明の実施例であ
る半導体メモリ装置の製造方法を示す。但し、本図は、
コンデンサ部の製造方法を示したものである。 ａ）まず、Ｓｉ基板１の上に、膜厚約１００ｎｍの熱酸
化膜２を形成する。 ｂ）次に、下部電極として、スパッタリング法により厚
さ約５００ｎｍの金属チタン（Ｔｉ）薄膜３を形成す
る。 ｃ）さらに、プラズマ酸化法により金属Ｔｉ薄膜３の表
面を酸化し、膜厚約１００ｎｍのＴｉＯ2 絶縁膜４を形
成する。 ｄ）最後に、上部電極５として蒸着法により金（Ａｕ）
薄膜を約５０ｎｍの厚さに形成し、コンデンサが完成す
る。スパッタリング法によるＴｉ薄膜の形成の際は、タ
ーゲットとして金属Ｔｉを用い、アルゴンをスパッタガ
スとして、スパッタガス圧力１Ｐａ、及び基板温度３０
０℃の条件で成膜する。Ｔｉ薄膜の作製には、スパッタ
リング法のほか、化学的気相成長（ＣＶＤ）法を用いる
ことも可能である。この場合、四塩化チタン（ＴｉＣｌ
4）を水素（Ｈ2）雰囲気中でプラズマ分解することによ
りＴｉ薄膜を形成する。
る半導体メモリ装置の製造方法を示す。但し、本図は、
コンデンサ部の製造方法を示したものである。 ａ）まず、Ｓｉ基板１の上に、膜厚約１００ｎｍの熱酸
化膜２を形成する。 ｂ）次に、下部電極として、スパッタリング法により厚
さ約５００ｎｍの金属チタン（Ｔｉ）薄膜３を形成す
る。 ｃ）さらに、プラズマ酸化法により金属Ｔｉ薄膜３の表
面を酸化し、膜厚約１００ｎｍのＴｉＯ2 絶縁膜４を形
成する。 ｄ）最後に、上部電極５として蒸着法により金（Ａｕ）
薄膜を約５０ｎｍの厚さに形成し、コンデンサが完成す
る。スパッタリング法によるＴｉ薄膜の形成の際は、タ
ーゲットとして金属Ｔｉを用い、アルゴンをスパッタガ
スとして、スパッタガス圧力１Ｐａ、及び基板温度３０
０℃の条件で成膜する。Ｔｉ薄膜の作製には、スパッタ
リング法のほか、化学的気相成長（ＣＶＤ）法を用いる
ことも可能である。この場合、四塩化チタン（ＴｉＣｌ
4）を水素（Ｈ2）雰囲気中でプラズマ分解することによ
りＴｉ薄膜を形成する。
【００１９】図２は、Ｔｉ薄膜のプラズマ酸化に用いる
ＥＣＲ（電子サイクロトロン共鳴）プラズマ処理装置を
示す。Ｓｉ基板１００は、基板ヒータを内蔵した基板サ
セプタ１０２にセットする。真空容器１０１に、石英製
のマイクロ波導入窓１０６を介してマイクロ波導波管１
０８を接続する。そして、この導波管を通して、マイク
ロ波発生装置（図示してはいない）から２.４５ＧＨｚ
のマイクロ波電界を真空容器１０１内に導入する。また
真空容器１０１はゲ−トバルブ１０９を介して基板搬入
ロードロック室１０４と接続する。そして、ここからＳ
ｉ基板が真空容器１０１内に搬入される。プラズマ酸化
のために、酸素ガスを、反応ガス導入口１０５を通して
真空容器１０１へ導入する。真空容器１０１の周囲には
磁界コイル１０３を設置する。各磁界コイルを制御し
て、Ｓｉ基板１００上で磁力線の方向が基板と垂直にな
るようにする。
ＥＣＲ（電子サイクロトロン共鳴）プラズマ処理装置を
示す。Ｓｉ基板１００は、基板ヒータを内蔵した基板サ
セプタ１０２にセットする。真空容器１０１に、石英製
のマイクロ波導入窓１０６を介してマイクロ波導波管１
０８を接続する。そして、この導波管を通して、マイク
ロ波発生装置（図示してはいない）から２.４５ＧＨｚ
のマイクロ波電界を真空容器１０１内に導入する。また
真空容器１０１はゲ−トバルブ１０９を介して基板搬入
ロードロック室１０４と接続する。そして、ここからＳ
ｉ基板が真空容器１０１内に搬入される。プラズマ酸化
のために、酸素ガスを、反応ガス導入口１０５を通して
真空容器１０１へ導入する。真空容器１０１の周囲には
磁界コイル１０３を設置する。各磁界コイルを制御し
て、Ｓｉ基板１００上で磁力線の方向が基板と垂直にな
るようにする。
【００２０】本ＥＣＲプラズマ処理装置を用いて、Ｔｉ
薄膜を酸化する際は、真空容器101を１×１０-6Torr 程
度まで排気した後、１００ml／minの流量の酸素ガスを
真空容器１０１内に導入し圧力を０.１Ｐａ とする。こ
こでマイクロ波を真空容器１０１内に導入すると、マイ
クロ波の電界と磁界コイルにより発生した磁界(875ガウ
ス）とにより電子サイクロトロン共鳴が起きる。これに
より、真空容器内の酸素ガスはプラズマ状態となる。こ
のような励起状態の酸素及び酸素イオンによりＴｉ薄膜
を酸化する。従って、通常の熱酸化に比べ、Ｔｉと酸素
の反応が強く起こるので、酸化の際の基板温度を低減で
きる。
薄膜を酸化する際は、真空容器101を１×１０-6Torr 程
度まで排気した後、１００ml／minの流量の酸素ガスを
真空容器１０１内に導入し圧力を０.１Ｐａ とする。こ
こでマイクロ波を真空容器１０１内に導入すると、マイ
クロ波の電界と磁界コイルにより発生した磁界(875ガウ
ス）とにより電子サイクロトロン共鳴が起きる。これに
より、真空容器内の酸素ガスはプラズマ状態となる。こ
のような励起状態の酸素及び酸素イオンによりＴｉ薄膜
を酸化する。従って、通常の熱酸化に比べ、Ｔｉと酸素
の反応が強く起こるので、酸化の際の基板温度を低減で
きる。
【００２１】図３は、本発明者が検討した、マイクロ波
のパワーを６００Ｗとした時におけるＴｉＯ2 膜のＸ線
回折パターンを示す。基板温度１８０℃では、回折ピー
クは、下部電極であるＴｉのもののみである。従って、
この基板温度では、ＴｉＯ2膜の構造はアモルファスで
ある。基板温度を２８０℃まで高くすると、Ｘ線回折角
２θ＝２７.６°にルチル構造を有するＴｉＯ2の（１１
０）面からの回折ピークが現われる。すなわち、ルチル
構造のＴｉＯ2 結晶が成長している。基板温度をさらに
高くすると、Ｘ線回折角２θ＝２７.５５〜２７.７５°
の範囲にルチル構造のＴｉＯ2(１１０）面からの強い回
折ピークが現われる。そして、高温になると、その回折
強度が大きくなる。これは、基板温度を高くすると、Ｔ
ｉＯ2 の結晶性が向上していくことを示す。
のパワーを６００Ｗとした時におけるＴｉＯ2 膜のＸ線
回折パターンを示す。基板温度１８０℃では、回折ピー
クは、下部電極であるＴｉのもののみである。従って、
この基板温度では、ＴｉＯ2膜の構造はアモルファスで
ある。基板温度を２８０℃まで高くすると、Ｘ線回折角
２θ＝２７.６°にルチル構造を有するＴｉＯ2の（１１
０）面からの回折ピークが現われる。すなわち、ルチル
構造のＴｉＯ2 結晶が成長している。基板温度をさらに
高くすると、Ｘ線回折角２θ＝２７.５５〜２７.７５°
の範囲にルチル構造のＴｉＯ2(１１０）面からの強い回
折ピークが現われる。そして、高温になると、その回折
強度が大きくなる。これは、基板温度を高くすると、Ｔ
ｉＯ2 の結晶性が向上していくことを示す。
【００２２】図４は、本発明者が検討した、マイクロ波
のパワーを６００Ｗとした時における、基板温度とＴｉ
Ｏ2 膜の比誘電率の関係を示す。図３に示したように基
板温度２８０℃でルチル構造のＴｉＯ2 の回折ピークが
現われ始めるのに対応して、比誘電率が急に増加する。
そして、基板温度４００℃以上では１００を越える。し
かし、５００℃以上では、比誘電率は飽和または減少傾
向を示す。結晶性については、図３が示すように、基板
温度が高い方が良い。しかし、Ｓｉ基板上に直接、Ｔｉ
下部電極を形成した場合、５００℃程度以上でＳｉとＴ
ｉが反応しチタンシリサイド（ＴｉＳｉ）が生成する。
このように下部電極がＴｉＳｉとなると、ＳｉＯ2がＴ
ｉＯ2絶縁膜との間に形成され静電容量が低下する。
のパワーを６００Ｗとした時における、基板温度とＴｉ
Ｏ2 膜の比誘電率の関係を示す。図３に示したように基
板温度２８０℃でルチル構造のＴｉＯ2 の回折ピークが
現われ始めるのに対応して、比誘電率が急に増加する。
そして、基板温度４００℃以上では１００を越える。し
かし、５００℃以上では、比誘電率は飽和または減少傾
向を示す。結晶性については、図３が示すように、基板
温度が高い方が良い。しかし、Ｓｉ基板上に直接、Ｔｉ
下部電極を形成した場合、５００℃程度以上でＳｉとＴ
ｉが反応しチタンシリサイド（ＴｉＳｉ）が生成する。
このように下部電極がＴｉＳｉとなると、ＳｉＯ2がＴ
ｉＯ2絶縁膜との間に形成され静電容量が低下する。
【００２３】以上のように、基板温度を２８０〜５００
℃の範囲にしてプラズマ酸化することにより、シリサイ
ドによる静電容量の低下を起こさずに、高誘電率のルチ
ル構造ＴｉＯ2を作製することができる。
℃の範囲にしてプラズマ酸化することにより、シリサイ
ドによる静電容量の低下を起こさずに、高誘電率のルチ
ル構造ＴｉＯ2を作製することができる。
【００２４】図５は、Ｔｉの酸化膜厚と基板温度の関係
示す。本図に示すように、酸化温度を高くした場合、酸
化速度が速くなる。従って、高温になるほど、膜厚の制
御が難しくなる。そこで、下部電極として、酸化しにく
いＰｔを用いる。Ｐｔ上にＴｉを形成したＴｉ／Ｐｔ積
層膜を酸化することにより、上のＴｉは完全に酸化され
てＴｉＯ2 となるが、下のＰｔは酸化されずに電極とし
て残る。従って、酸化速度を速くしても、コンデンサの
下部電極がなくなって他の素子とのオーミックコンタク
トがとれなくなることがない。これにより、電極の不良
による歩留まり低下を防止できる。なお、Ｐｔに限ら
ず、Ａｕ，Ｐｔ，Ｐｄ，Ｉｒ，Ｒｅなどの貴金属を電極
として用いることができる。
示す。本図に示すように、酸化温度を高くした場合、酸
化速度が速くなる。従って、高温になるほど、膜厚の制
御が難しくなる。そこで、下部電極として、酸化しにく
いＰｔを用いる。Ｐｔ上にＴｉを形成したＴｉ／Ｐｔ積
層膜を酸化することにより、上のＴｉは完全に酸化され
てＴｉＯ2 となるが、下のＰｔは酸化されずに電極とし
て残る。従って、酸化速度を速くしても、コンデンサの
下部電極がなくなって他の素子とのオーミックコンタク
トがとれなくなることがない。これにより、電極の不良
による歩留まり低下を防止できる。なお、Ｐｔに限ら
ず、Ａｕ，Ｐｔ，Ｐｄ，Ｉｒ，Ｒｅなどの貴金属を電極
として用いることができる。
【００２５】図６は、プラズマ酸化前のＴｉ膜厚と、プ
ラズマ酸化によって形成したＴiＯ2膜厚との関係を示
す。酸化により膜厚が約２倍に増加するので、初めに形
成するＴｉの膜厚でプラズマ酸化によって生成するＴｉ
Ｏ2 の膜厚を制御することができる。すなわち、（Ａ）
下部電極をＴｉとＰｔとの積層膜とし、このＴｉの膜厚
を所定の絶縁膜厚さの半分の厚さにして、（Ｂ）Ｔｉを
すべて酸化する、という方法により、絶縁膜の厚さの精
度を高くすることができる。
ラズマ酸化によって形成したＴiＯ2膜厚との関係を示
す。酸化により膜厚が約２倍に増加するので、初めに形
成するＴｉの膜厚でプラズマ酸化によって生成するＴｉ
Ｏ2 の膜厚を制御することができる。すなわち、（Ａ）
下部電極をＴｉとＰｔとの積層膜とし、このＴｉの膜厚
を所定の絶縁膜厚さの半分の厚さにして、（Ｂ）Ｔｉを
すべて酸化する、という方法により、絶縁膜の厚さの精
度を高くすることができる。
【００２６】なお、プラズマ酸化後に膜の剥離が生じる
ことがある。これは酸化による体積膨張で歪が発生する
ためである。これは、Ｔｉ金属膜を酸化前に微細パター
ンに分割する方法により防止できる。これにより、金属
Ｔｉ膜とＴｉＯ2 との接触面積が小さくなるので、酸化
応力が緩和して剥離しなくなる。
ことがある。これは酸化による体積膨張で歪が発生する
ためである。これは、Ｔｉ金属膜を酸化前に微細パター
ンに分割する方法により防止できる。これにより、金属
Ｔｉ膜とＴｉＯ2 との接触面積が小さくなるので、酸化
応力が緩和して剥離しなくなる。
【００２７】（実施例２）図７は、コンデンサの絶縁膜
にＴｉＯ2 膜を適用したＤＲＡＭの断面図を示す。この
図において２０１はｐ型Ｓｉ基板、２０２はＭＯＳトラ
ンジスタのソースを構成するｎ型ドープ層、他方２０３
はドレインを構成するｎ型ドープ層、204はゲート電
極、２０６は蓄積ノード電極、２０７はコンデンサの絶
縁膜、２０８はプレート電極、２０９はＳｉ酸化膜、２
１０はゲート絶縁膜、２１１は層間絶縁膜、２０５はビ
ット線である。このＤＲＡＭの製造方法は、まず基板上
にMOSトランジスタを構成するソース２０２及びドレイ
ン２０３，ゲート絶縁膜２１０，ゲート電極２０４，Ｓ
ｉ酸化膜２０９を形成したあと、Ｓｉ酸化膜２０９の上
面にＴｉ／Ｐｔ積層膜を、スパッタ法またはＣＶＤ法に
より形成し、その後パターニングする。この積層膜にお
いては、Ｐｔがソース２０２のｎ型ドープ層と接触す
る。ここで、前実施例と同様に、Ｐｔの代わりに、Ａ
ｕ，Ｐｔ，Ｐｄ，Ｉｒ，Ｒｅなどの貴金属を電極として
用いることができる。このように積層電極を形成した
後、前実施例のようにプラズマ酸化によりコンデンサの
絶縁膜２０７となるＴｉＯ2 絶縁膜を形成する。さら
に、プレート電極２０８として、Ｐｔをスパッタリング
法により形成し、層間絶縁膜２１１とビット線２０５を
形成すると、ＤＲＡＭセルが完成する。
にＴｉＯ2 膜を適用したＤＲＡＭの断面図を示す。この
図において２０１はｐ型Ｓｉ基板、２０２はＭＯＳトラ
ンジスタのソースを構成するｎ型ドープ層、他方２０３
はドレインを構成するｎ型ドープ層、204はゲート電
極、２０６は蓄積ノード電極、２０７はコンデンサの絶
縁膜、２０８はプレート電極、２０９はＳｉ酸化膜、２
１０はゲート絶縁膜、２１１は層間絶縁膜、２０５はビ
ット線である。このＤＲＡＭの製造方法は、まず基板上
にMOSトランジスタを構成するソース２０２及びドレイ
ン２０３，ゲート絶縁膜２１０，ゲート電極２０４，Ｓ
ｉ酸化膜２０９を形成したあと、Ｓｉ酸化膜２０９の上
面にＴｉ／Ｐｔ積層膜を、スパッタ法またはＣＶＤ法に
より形成し、その後パターニングする。この積層膜にお
いては、Ｐｔがソース２０２のｎ型ドープ層と接触す
る。ここで、前実施例と同様に、Ｐｔの代わりに、Ａ
ｕ，Ｐｔ，Ｐｄ，Ｉｒ，Ｒｅなどの貴金属を電極として
用いることができる。このように積層電極を形成した
後、前実施例のようにプラズマ酸化によりコンデンサの
絶縁膜２０７となるＴｉＯ2 絶縁膜を形成する。さら
に、プレート電極２０８として、Ｐｔをスパッタリング
法により形成し、層間絶縁膜２１１とビット線２０５を
形成すると、ＤＲＡＭセルが完成する。
【００２８】本実施例においては、コンデンサの絶縁膜
がルチル構造の結晶を含むＴｉＯ2である。これによ
り、本絶縁膜は高誘電率を有するので、耐α線に十分な
静電容量を確保しつつ、コンデンサの寸法を微細化でき
る。しかも、本絶縁膜は熱力学的及び化学的に安定であ
るので、本絶縁膜においては不良が発生しにくい。従っ
て、本実施例によれば、高集積かつ高歩留まりのＤＲＡ
Ｍを実現できる。
がルチル構造の結晶を含むＴｉＯ2である。これによ
り、本絶縁膜は高誘電率を有するので、耐α線に十分な
静電容量を確保しつつ、コンデンサの寸法を微細化でき
る。しかも、本絶縁膜は熱力学的及び化学的に安定であ
るので、本絶縁膜においては不良が発生しにくい。従っ
て、本実施例によれば、高集積かつ高歩留まりのＤＲＡ
Ｍを実現できる。
【００２９】図８は本発明のＤＲＡＭの構成図である。
メモリセルは１個のＭＯＳトランジスタ１１０１とコン
デンサ１１０２から構成する。そしてこのメモリセル
は、コンデンサ１１０２が蓄積する電荷の量によって１
ビットのデータを記憶する。
メモリセルは１個のＭＯＳトランジスタ１１０１とコン
デンサ１１０２から構成する。そしてこのメモリセル
は、コンデンサ１１０２が蓄積する電荷の量によって１
ビットのデータを記憶する。
【００３０】ＭＯＳトランジスタのゲート電極はワード
線１１０３に接続し、さらにワード線は周辺回路のデコ
ーダドライバに接続する。また、ＭＯＳトランジスタの
ドレイン電極はビット線１１０４に接続し、さらにこの
ビット線はセンスアンプ1105，読みだし回路１１０６，
書き込み回路１１０７などの周辺回路に接続する。ま
た、ＭＯＳトランジスタのソース電極はコンデンサの一
方の電極に接続し、コンデンサの他方の電極は各ビット
共通のプレート線に接続する。
線１１０３に接続し、さらにワード線は周辺回路のデコ
ーダドライバに接続する。また、ＭＯＳトランジスタの
ドレイン電極はビット線１１０４に接続し、さらにこの
ビット線はセンスアンプ1105，読みだし回路１１０６，
書き込み回路１１０７などの周辺回路に接続する。ま
た、ＭＯＳトランジスタのソース電極はコンデンサの一
方の電極に接続し、コンデンサの他方の電極は各ビット
共通のプレート線に接続する。
【００３１】従来のＤＲＡＭセルでは、コンデンサの絶
縁膜にＳｉＯ2 を用いている。しかし、ＳｉＯ2 は誘電
率が４と小さいため、高集積化のためセル面積を縮小す
ると十分な容量を確保することが困難である。これに対
し、本発明のＤＲＡＭセルでは、高誘電率のＴｉＯ2 を
絶縁膜に用いることで、十分な容量を得ることができ
る。従って、集積度の高い大容量のＤＲＡＭを構成でき
る。
縁膜にＳｉＯ2 を用いている。しかし、ＳｉＯ2 は誘電
率が４と小さいため、高集積化のためセル面積を縮小す
ると十分な容量を確保することが困難である。これに対
し、本発明のＤＲＡＭセルでは、高誘電率のＴｉＯ2 を
絶縁膜に用いることで、十分な容量を得ることができ
る。従って、集積度の高い大容量のＤＲＡＭを構成でき
る。
【００３２】（実施例３）図９は、本発明のＤＲＡＭセ
ルを、論理素子（マイクロプロセッサ），メモリ素子
（ＤＲＡＭ），半導体ディスク基板、及び半導体メモリ
カードにおいて、本発明のＤＲＡＭセルを用いたコンピ
ュータシステムの構成図を示す。
ルを、論理素子（マイクロプロセッサ），メモリ素子
（ＤＲＡＭ），半導体ディスク基板、及び半導体メモリ
カードにおいて、本発明のＤＲＡＭセルを用いたコンピ
ュータシステムの構成図を示す。
【００３３】本発明のＤＲＡＭセルは、小型かつ大容量
であるため、システム全体が小型化する。さらに、大容
量の情報を高速に読み書きできるので、システム全体と
しての処理能力が向上する。
であるため、システム全体が小型化する。さらに、大容
量の情報を高速に読み書きできるので、システム全体と
しての処理能力が向上する。
【００３４】
【発明の効果】本発明によれば、静電容量の大きなコン
デンサを容易に作製することができる。本発明のコンデ
ンサをＤＲＡＭに適用すると高集積大容量のＤＲＡＭを
実現できる。
デンサを容易に作製することができる。本発明のコンデ
ンサをＤＲＡＭに適用すると高集積大容量のＤＲＡＭを
実現できる。
【図１】本発明の実施例である、半導体メモリ装置の製
造方法。
造方法。
【図２】ＥＣＲプラズマ処理装置の概略図。
【図３】酸化チタン薄膜の薄膜Ｘ線回折パターン。
【図４】酸化チタン薄膜の比誘電率と基板温度との関係
を示す図。
を示す図。
【図５】Ｔｉ薄膜のプラズマ酸化によって生成した酸化
チタンの膜厚と基板温度との関係を示す図。
チタンの膜厚と基板温度との関係を示す図。
【図６】プラズマ酸化前の金属Ｔｉ薄膜の膜厚とプラズ
マ酸化後の酸化チタン薄膜の膜厚との関係を示す図。
マ酸化後の酸化チタン薄膜の膜厚との関係を示す図。
【図７】本発明を実施したダイナミックランダムアクセ
スメモリセルの断面図。
スメモリセルの断面図。
【図８】本発明を実施したダイナミックランダムアクセ
スメモリの構成図。
スメモリの構成図。
【図９】本発明を実施したコンピュータシステムの構成
図。
図。
１…Ｓｉ基板、２…熱酸化膜、３…金属Ｔｉ薄膜、４…
ＴｉＯ2 絶縁膜、５…Ａｕ上部電極、１００…基板、１
０１…真空容器、１０２…基板サセプタ、103…磁界コ
イル、１０４…ロードロック室、１０５…反応ガス導入
口、１０６…マイクロ波導入窓、１０８…マイクロ波導
波管、１０９…ゲートバルブ、２０１…ｐ型Ｓｉ基板、
２０２…ソース、２０３…ドレイン、２０４…ゲート電
極、205…ビット線、２０６…蓄積ノード電極、２０７
…コンデンサの絶縁膜、２０８…プレート電極、２０９
…Ｓｉ酸化膜、２１０…ゲート絶縁膜、２１１…層間絶
縁膜、１１０１…ＭＯＳトランジスタ、１１０２…コン
デンサ、１１０３…ワード線、１１０４…ビット線、１
１０５…センスアンプ、１１０６…読みだし回路、１１
０７…書き込み回路。
ＴｉＯ2 絶縁膜、５…Ａｕ上部電極、１００…基板、１
０１…真空容器、１０２…基板サセプタ、103…磁界コ
イル、１０４…ロードロック室、１０５…反応ガス導入
口、１０６…マイクロ波導入窓、１０８…マイクロ波導
波管、１０９…ゲートバルブ、２０１…ｐ型Ｓｉ基板、
２０２…ソース、２０３…ドレイン、２０４…ゲート電
極、205…ビット線、２０６…蓄積ノード電極、２０７
…コンデンサの絶縁膜、２０８…プレート電極、２０９
…Ｓｉ酸化膜、２１０…ゲート絶縁膜、２１１…層間絶
縁膜、１１０１…ＭＯＳトランジスタ、１１０２…コン
デンサ、１１０３…ワード線、１１０４…ビット線、１
１０５…センスアンプ、１１０６…読みだし回路、１１
０７…書き込み回路。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822
Claims (11)
- 【請求項１】半導体メモリ装置の製造方法であって、 金属チタンを含む電極を、半導体基板に形成する工程
と、 この電極をプラズマ酸化することにより、電極の表面に
絶縁膜を形成する工程と、 この絶縁膜の表面に他の電極を形成する工程と、を有す
ることを特徴とする半導体メモリ装置の製造方法。 - 【請求項２】請求項１に記載の半導体メモリ装置の製造
方法において、プラズマ酸化を280℃以上５００℃以下
の温度で行うことを特徴とする半導体メモリ装置の製造
方法。 - 【請求項３】請求項１または請求項２に記載の半導体メ
モリ装置の製造方法において、金属チタンを含む電極
が、金属チタンと貴金属との積層電極であることを特徴
とする半導体メモリ装置の製造方法。 - 【請求項４】請求項１ないし請求項３のいずれか１項に
記載の半導体メモリ装置の製造方法において、金属チタ
ンの膜厚が絶縁膜の厚さの半分の大きさであることを特
徴とする半導体メモリ装置の製造方法。 - 【請求項５】コンデンサを有する半導体メモリ装置であ
って、 半導体基板と、 この半導体基板に設ける、金属チタンを含む、コンデン
サの一方の電極と、 ルチル構造の結晶を有する酸化チタンを含む、コンデン
サの絶縁膜と、 この絶縁膜の表面に設けるコンデンサの他方の電極と、
を有することを特徴とする半導体メモリ装置。 - 【請求項６】コンデンサを有する半導体メモリ装置であ
って、 半導体基板と、 この半導体基板に設ける、金属チタンを含むコンデンサ
の一方の電極と、 この一方の電極の表面に設け、そしてＸ線回折強度が２
７.５５度ないし27.75度の範囲の回折角において回折ピ
ークを有する、コンデンサの絶縁膜と、 この絶縁膜の表面に設けるコンデンサの他方の電極と、
を有することを特徴とする半導体メモリ装置。 - 【請求項７】コンデンサを有する半導体メモリ装置であ
って、 半導体基板と、 この半導体基板に設ける、金属チタンを含むコンデンサ
の一方の電極と、 酸化チタンを含み、そして１００以上の比誘電率を有す
る、コンデンサの絶縁膜と、 この絶縁膜の表面に設けるコンデンサの他方の電極と、
を有することを特徴とする半導体メモリ装置。 - 【請求項８】請求項５ないし請求項７のいずれか１項に
記載の半導体メモリ装置を有することを特徴とする半導
体メモリカード。 - 【請求項９】請求項５ないし請求項７のいずれか１項に
記載の半導体メモリ装置を有することを特徴とする、半
導体ディスク装置。 - 【請求項１０】請求項５ないし請求項７のいずれか１項
に記載の半導体メモリ装置を有することを特徴とする、
マイクロプロセッサ。 - 【請求項１１】請求項５ないし請求項７のいずれか１項
に記載の半導体メモリ装置、請求項８に記載の半導体メ
モリカード、請求項９に記載の半導体ディスク装置、及
び請求項１０に記載のマイクロプロセッサのいずれかを
有することを特徴とするコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6051535A JPH07263572A (ja) | 1994-03-23 | 1994-03-23 | 半導体メモリ装置の製造方法及び半導体メモリ装置並びにそれを用いた応用システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6051535A JPH07263572A (ja) | 1994-03-23 | 1994-03-23 | 半導体メモリ装置の製造方法及び半導体メモリ装置並びにそれを用いた応用システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07263572A true JPH07263572A (ja) | 1995-10-13 |
Family
ID=12889724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6051535A Pending JPH07263572A (ja) | 1994-03-23 | 1994-03-23 | 半導体メモリ装置の製造方法及び半導体メモリ装置並びにそれを用いた応用システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07263572A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6087278A (en) * | 1998-06-16 | 2000-07-11 | Hyundai Electronics Industries Co., Ltd. | Method for fabricating semiconductor devices having an HDP-CVD oxide layer as a passivation layer |
| EP1003206A3 (en) * | 1998-11-17 | 2000-09-20 | Siemens Aktiengesellschaft | Rutile dielectric material for semiconductor devices |
| US6316355B1 (en) | 1998-06-27 | 2001-11-13 | Hyundai Electronics Industries Co., Ltd. | Method for forming metal wire using titanium film in semiconductor device having contact holes |
| WO2002099886A1 (fr) * | 2001-06-05 | 2002-12-12 | Hitachi, Ltd. | Dispositif a semi-conducteur |
| US6627939B2 (en) | 1999-12-09 | 2003-09-30 | Nec Corporation | Semiconductor device provided with a capacitor having a high-permittivity insulator film |
| US6943076B2 (en) | 2001-01-16 | 2005-09-13 | Hitachi, Ltd. | Semiconductor device and method of manufacturing the same |
| DE102004046483A1 (de) * | 2004-09-23 | 2006-04-06 | Infineon Technologies Ag | Verfahren zur Herstellung einer Schichtstruktur mit Metall-Isolator-Übergängen auf einem halbleitenden Substrat |
| CN119751125A (zh) * | 2024-12-27 | 2025-04-04 | 广东新巨微电子有限公司 | 一种高介电常数陶瓷基片及其制备方法 |
-
1994
- 1994-03-23 JP JP6051535A patent/JPH07263572A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6087278A (en) * | 1998-06-16 | 2000-07-11 | Hyundai Electronics Industries Co., Ltd. | Method for fabricating semiconductor devices having an HDP-CVD oxide layer as a passivation layer |
| US6316355B1 (en) | 1998-06-27 | 2001-11-13 | Hyundai Electronics Industries Co., Ltd. | Method for forming metal wire using titanium film in semiconductor device having contact holes |
| EP1003206A3 (en) * | 1998-11-17 | 2000-09-20 | Siemens Aktiengesellschaft | Rutile dielectric material for semiconductor devices |
| US6627939B2 (en) | 1999-12-09 | 2003-09-30 | Nec Corporation | Semiconductor device provided with a capacitor having a high-permittivity insulator film |
| US6943076B2 (en) | 2001-01-16 | 2005-09-13 | Hitachi, Ltd. | Semiconductor device and method of manufacturing the same |
| KR100618098B1 (ko) * | 2001-01-16 | 2006-08-30 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체장치 및 그 제조방법 |
| WO2002099886A1 (fr) * | 2001-06-05 | 2002-12-12 | Hitachi, Ltd. | Dispositif a semi-conducteur |
| US7135732B2 (en) | 2001-06-05 | 2006-11-14 | Hitachi, Ltd. | Semiconductor device |
| DE102004046483A1 (de) * | 2004-09-23 | 2006-04-06 | Infineon Technologies Ag | Verfahren zur Herstellung einer Schichtstruktur mit Metall-Isolator-Übergängen auf einem halbleitenden Substrat |
| CN119751125A (zh) * | 2024-12-27 | 2025-04-04 | 广东新巨微电子有限公司 | 一种高介电常数陶瓷基片及其制备方法 |
| CN119751125B (zh) * | 2024-12-27 | 2025-09-19 | 广东新巨微电子有限公司 | 一种高介电常数陶瓷基片及其制备方法 |
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