JP2000208742A - 複合酸化物誘電体を有する集積回路デバイス - Google Patents

複合酸化物誘電体を有する集積回路デバイス

Info

Publication number
JP2000208742A
JP2000208742A JP4302A JP2000004302A JP2000208742A JP 2000208742 A JP2000208742 A JP 2000208742A JP 4302 A JP4302 A JP 4302A JP 2000004302 A JP2000004302 A JP 2000004302A JP 2000208742 A JP2000208742 A JP 2000208742A
Authority
JP
Japan
Prior art keywords
oxide layer
layer
substrate
metal
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP4302A
Other languages
English (en)
Inventor
Sailesh M Merchant
マンシン マーチャント サイレッシュ
Pradip K Roy
クマー ロイ プラディップ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nokia of America Corp
Original Assignee
Lucent Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Lucent Technologies Inc filed Critical Lucent Technologies Inc
Publication of JP2000208742A publication Critical patent/JP2000208742A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/013—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator
    • H10D64/01302—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H10D64/01332—Making the insulator
    • H10D64/01336—Making the insulator on single crystalline silicon, e.g. chemical oxidation using a liquid
    • H10D64/01342—Making the insulator on single crystalline silicon, e.g. chemical oxidation using a liquid by deposition, e.g. evaporation, ALD or laser deposition
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/681—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered
    • H10D64/685—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered being perpendicular to the channel plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/691—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator comprising metallic compounds, e.g. metal oxides or metal silicates 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/667—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of alloy material, compound material or organic material contacting the insulator, e.g. TiN workfunction layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Formation Of Insulating Films (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

(57)【要約】 【課題】 本発明は、複合酸化物誘電体を有する集積回
路デバイスを提供する。 【解決手段】 集積回路は、半導体基板と、前記基板に
隣接した第一の金属酸化物層とを含む。第一の金属酸化
物層は、例えば、酸化タンタルから形成される。酸化チ
タン、酸化ジルコニウム、酸化ルテニウムのような比較
的高い誘電率を有する酸化物を含む第二の金属酸化物層
は、半導体基板の反対側にある第一の金属酸化物層の上
に形成され、窒化チタンのような金属窒化物層は、第一
の金属酸化物層の反対側にある金属酸化物層上に形成さ
れる。金属窒化物層は、第一の金属酸化物層を還元させ
ることができる金属を含む。故に、第二の金属酸化物層
は、金属窒化物層の金属によって第一の金属酸化物層の
還元を実質的に阻止する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、集積回路分野に関
し、特に誘電体層を有する集積回路デバイスに関する。
【０００２】
【従来の技術、及び、発明が解決しようとする課題】＜
関連出願＞本出願は、本出願人の前の同時係属出願であ
る１９９９年１月１３日付けの、仮出願第６０／１１
５，７６９号に基づいている。
【０００３】通常、金属酸化物半導体（ＭＯＳ）トラン
ジスタにおいては、二酸化シリコンの薄い層が、ゲート
領域内で生成される。酸化物は、誘電体として機能し、
その厚さは、特に、酸素がある状態でチャネル領域内に
電荷を誘導できるように選択されている。ゲートは、デ
バイスを貫通する電流の流れを管理する。０．５μのサ
ブミクロン技術においては、超薄型ゲート酸化物が、超
大規模集積回路（ＵＬＳＩ：１チップ当り１０，００
０，０００個以上のトランジスタを集積する）に使用さ
れる。
【０００４】また、ダイナミックＲＡＭ（ＤＲＡＭ）の
ような、非常に集積化されたメモリ・デバイスには、デ
ータ記憶コンデンサに、非常に薄い誘電膜が必要であ
る。この条件を満たすために、コンデンサの誘電薄膜の
厚さは、２．５ｎｍ未満のＳｉＯ2相当の厚さとなる。
従来型のＳｉＯ2またはＳｉ3Ｎ4層に代わって、より高
い相対誘電率を有する材質（例えば、Ｔａ2Ｏ5）の薄い
層を使用することが、所望の性能を達成するのに役立
つ。
【０００５】化学蒸着（ＣＶＤ）Ｔａ2Ｏ5膜は、この目
的のために、誘電体層として使用することができる。何
故なら、Ｔａ2Ｏ5の誘電率は、およそ、従来型のＳｉ3
Ｎ4コンデンサの誘電体層の約３倍であるからである。
しかし、Ｔａ2Ｏ5の欠点には、漏電が起こるという望ま
しくない特性がある。従って、Ｔａ2Ｏ5の材質には、本
質的に、より高い誘電特性があるけれども、Ｔａ2Ｏ
5は、通常、漏電によってよい結果を生み出さないこと
がある。例えば、パーク他による米国特許第５，７８
０，１１５号では、電極層が窒化チタン（ＴｉＮ）から
形成されている集積回路コンデンサ用の誘電体としてＴ
ａ2Ｏ5を使用したことについて開示している。しかし、
６００℃以上の高温で、この層になった構造では、安定
性という面から、問題があるとみられる。何故なら、Ｔ
ｉＮ層中のチタンは、誘電体層のＴａ2Ｏ5をタンタル元
素へ還元させる傾向があるからである。
【０００６】
【課題を解決するための手段】それ故、本発明の目的
は、上記背景より、漏電率が低く、高品質のゲートまた
はコンデンサの誘電体を提供することである。本発明の
他の目的は、導体層の金属によって誘導体の還元を阻止
することである。
【０００７】本発明による、これらおよび他の目的、特
徴および利点は、基板に隣接する第一の金属酸化物層
（例えば、酸化タンタル層）および、半導体基板の反対
側にある第一の金属酸化物層上の第二の金属酸化物層と
を含む半導体デバイスによって提供される。第一の金属
酸化物層を還元できる金属を含む金属窒化物層は、第一
の金属酸化物層の反対側にある第二の金属酸化物層上に
ある。第二の金属酸化物層は、金属窒化物層の金属によ
って第一の金属酸化物層の還元を実質的に阻止する。
【０００８】第一の金属酸化物層は、五酸化タンタルで
もよく、第二の金属酸化物層、好適には、二酸化チタン
であることが好ましい。また、第二の金属酸化物層は、
二酸化ジルコニウムか、二酸化ルテニウムでよく、好適
には、約２５を超える誘電率を持つことが好ましい。
【０００９】基板は、シリコンを含み、基板の中には、
第一の金属酸化物層の下に、チャネル領域を有し、金属
窒化物層によって提供されたゲートと組み合わせてトラ
ンジスタを形成する。さらに、基板と第一の金属酸化物
層の間に酸化シリコン層があり、基板と一緒に、インタ
フェースに隣接するそれぞれ実質的にひずみのない領域
を有するインタフェースを形成する。他に、デバイス
は、基板と第一の金属酸化物層間にある、金属層のよう
な導体層を含み、金属窒化物層を有するコンデンサを形
成する。そのようなコンデンサには、導体層と、第一の
金属酸化物層との間に酸化シリコン層と、基板および導
体層間に絶縁体層とを含む。
【００１０】
【発明の実施の形態】本発明は、これ以後、本発明の好
適な実施形態を示す添付の図面を用いて、さらに十分に
説明する。しかし、本発明は、様々な形態で実施される
ものであり、本明細書中に記載された実施形態にのみ限
定されるわけではない。むしろ、これらの実施形態は、
本明細書の開示がより完全なものとなるように、そし
て、当業者に本発明の範囲を完全な形で伝えるために提
供されるものである。全図面中類似の要素には類似の参
照番号を付けてある。
【００１１】本発明による集積回路デバイス９の基本の
層については、図１を用いて説明する。デバイス９は、
例えば、シリコンからできている基板１０を含む。絶縁
体層１３は、通常、二酸化シリコンからできているが、
基板１０の上に配置される。次に、デバイス９は、絶縁
体層１３の上に、第一の金属酸化物層１５と、第二の金
属酸化物層１７とを含む。第一の金属酸化物層１５は、
例えば、五酸化タンタル（Ｔａ2Ｏ5）から形成され、一
方、第二の金属酸化物層１７は、例えば、約２５を超え
る比較的高い誘電率（ ）を有する金属酸化物を含む。
そのような高い誘電率を有する金属酸化物は、好適に
は、二酸化チタン（ＴｉＯ2）を含むことが好ましく、
また、二酸化ジルコニウム（ＺｒＯ2）および二酸化ル
テニウム（ＲｕＯ2）を含むことが好ましい。第一およ
び第二の金属酸化物層は、高い複合誘電体スタック１８
を形成する。
【００１２】デバイス９は、第二の金属酸化物層１７の
上に金属窒化物層を含む。金属窒化物層１９は、チタン
が、第一の金属酸化物層１５の中の、例えば、五酸化タ
ンタルのような金属酸化物を、上記で説明したように、
例えば、タンタル元素へ、分解または還元させることが
できる窒化チタン（ＴｉＮ）を含む。しかし、高い誘電
率を有する第二の金属酸化物層１７は、金属窒化物層１
９の金属によって第一の金属酸化物層の金属酸化物を分
解するかまたは、還元するのを実質的に阻止する。それ
故、デバイスは、６００℃以上の高温で、安定し、高い
複合誘電体スタック１８を使用することにより、トンネ
ル（ｔｕｎｎｅｌｉｎｇ）または分解（ｂｒｅａｋｄｏ
ｗｎ）させることなく、０．２５μデバイスのスケーリ
ングが可能となるのである。
【００１３】加えて、デバイス９は、第二の二酸化シリ
コン層１１を含み、基板１０と、絶縁体層１３との間
に、本質的に、平面でひずみのないインタフェースを形
成する。インタフェースが欠点を捕らえ、その結果、絶
縁体層１３と基板１０との欠陥密度を減らすことにつな
がる。
【００１４】本発明の、例えば、ゲート誘電体のような
高い複合誘電体スタックを含むトランジスタ２１につい
ては、図２を用いて説明する。トランジスタ２１は、そ
の中にソース３３、ドレイン３５、およびチャネル領域
３７を有する基板２２を含む。これについては、技術熟
練者には容易に理解することができるだろう。絶縁体層
２３は、チャネル領域３７の上に配置されている。トラ
ンジスタは、第一および第二の金属酸化物層２５および
２７とからなる高い複合誘電体スタック３１を含む。ま
た、第一の金属酸化物層２５は、Ｔａ2Ｏ5から形成さ
れ、一方、第二の金属酸化物層２７は、ＴｉＯ2，Ｚｒ
Ｏ2，ＲｕＯ2のような比較的高い誘電率を有する金属酸
化物を含む。
【００１５】トランジスタ２１は、第二の金属酸化物層
２７の上に金属窒化物層２９を含む。金属窒化物層２９
は、チタンが、第一の金属酸化物層２５の中の、例え
ば、五酸化タンタルのような金属酸化物を、上記で説明
したように、タンタル元素のようなものへ分解するかま
たは還元させることができるＴｉＮを含む。しかし、高
い誘電率を有する第二の金属酸化物層２７が、第一の金
属酸化物層２５の金属酸化物を、金属窒化物層２９の金
属によって分解または還元させるのを実質的に阻止す
る。
【００１６】トランジスタは、また、基板２２と絶縁体
層２３との間に、本質的に、平面的でひずみのないイン
タフェースを含む。このインタフェースについては、図
１のデバイスを用いて以下に説明するように形成され
る。
【００１７】次に、コンデンサの誘電体のような、本発
明の高い複合誘電体スタックを含む、金属酸化物金属
（ＭＯＭ）コンデンサ４１については、図３を用いて説
明する。コンデンサ４１は、基板４２、第一の絶縁体層
５１および、第一の金属導体層５３とを含み、これらに
ついては、技術熟練者には容易に理解することができる
だろう。第二の絶縁体層４３は、第一の導体層５３の上
に配置される。コンデンサ４１は、第一および第二の金
属酸化物層４５および４７からできている高い複合誘電
体スタック５５を含む。また、第一の金属酸化物層４５
は、Ｔａ2Ｏ5から形成され、一方、第二の金属酸化物層
４７は、ＴｉＯ2，ＺｒＯ2，ＲｕＯ2のような比較的高
い誘電率を有する金属酸化物を含む。
【００１８】コンデンサ４１は、中のチタンが上記説明
したように、第一の金属酸化物層４５の金属酸化物を分
解または還元させることができる、ＴｉＮのような金属
窒化物を含む第二の金属導体層４９を含む。しかし、高
い誘電率を有する第二の金属酸化物層４７は、第二の導
体層４９の金属によって、第一の金属酸化物層４５の金
属酸化物の分解または還元を実質的に阻止する。
【００１９】高い複合誘電体スタックを含む図１のデバ
イス９のような、集積デバイスを製造する方法について
は、図４−図８を用いて説明する。図４に示されたよう
に、シリコン基板１０が提供され、絶縁体層１３が、そ
の上に生成または、配置されている。上記で説明したよ
うに、この絶縁体層は、通常、ＳｉＯ2である。次に、
図５に示されるように、Ｔａ2Ｏ5のような金属酸化物層
１５は、例えば、化学蒸着技術を用いて、蒸着させる。
この後に、図６に示されたように、第二の金属酸化物層
１７を蒸着させる。また、上記で説明したように、この
第二の金属酸化物層１７は、ＴｉＯ2，ＺｒＯ2，ＲｕＯ
2のような比較的高い誘電率を有する金属酸化物を含
む。また、そのような金属酸化物は、好適には、ＴｉＯ
2であることが好ましい。
【００２０】第一および第二の金属酸化物層１５および
１７は、高い複合誘電体スタック１８を構成する。さら
に、図８に示すように、その後蒸着した金属窒化物層１
９の金属によって、第一の金属酸化物層１５の金属酸化
物が還元するのを実質的に阻止するのは、この高い誘電
率を有する第二の金属酸化物層１７である。
【００２１】加えて、図７に示すように、第二のＳｉＯ
2層１１は、金属窒化物層１９が蒸着する前に、生成さ
れる。この第二の二酸化シリコン層１１は、酸化環境下
で焼なまし中に、第一および第二の金属酸化物層１５お
よび１７と、絶縁体層１３とを通して、酸素を拡散する
ことにより生成される。また、第二のＳｉＯ3層１１の
生成は、適性値に近い状態下で行われるので、それ故、
すばらしい構造特性を持つ。この第二のＳｉＯ2層１１
の生成により、結果的に、望ましいインタフェースの特
性および、電気特性を有するひずみのない平面インタフ
ェースが可能となる。
【００２２】本発明の多くの修正および他の実施形態に
ついては、上記説明および添付の図面に提示された内容
をもとに、熟練技術者にとっては思いつくことができる
だろう。故に、本発明は、開示された特定の実施形態に
のみ限定されるのではなく、修正および種々の実施形態
は、添付の特許請求の範囲内に含まれることを理解され
たい。
【図面の簡単な説明】
【図１】本発明による集積回路デバイスの略断面図であ
る。
【図２】本発明によるトランジスタの略断面図である。
【図３】本発明によるコンデンサの略断面図である。
【図４】本発明の製造方法による段の略断面図である。
【図５】本発明の製造方法による段の略断面図である。
【図６】本発明の製造方法による段の略断面図である。
【図７】本発明の製造方法による段の略断面図である。
【図８】本発明の製造方法による段の略断面図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 プラディップ クマー ロイ アメリカ合衆国 32819 フロリダ，オー ランド，ヒデン アイビー コート 7706

Claims (29)

    【特許請求の範囲】
  1. 【請求項１】 半導体デバイスであって、 半導体基板と、 前記基板に隣接する酸化タンタル層と、 前記半導体基板の反対側にある前記酸化タンタル層上の
    金属酸化物層と、 前記酸化タンタル層を還元させることができる金属を含
    む、前記酸化タンタル層の反対側にある前記金属酸化物
    層上の金属窒化物層と、 前記金属窒化物層の前記金属により、前記酸化タンタル
    層の還元を実質的に阻止する前記金属酸化物層とを含む
    半導体デバイス。
  2. 【請求項２】 請求項１に記載の半導体デバイスにおい
    て、前記酸化タンタル層が五酸化タンタルを含む半導体
    デバイス。
  3. 【請求項３】 請求項１に記載の半導体デバイスにおい
    て、前記金属酸化物層が酸化チタンを含む半導体デバイ
    ス。
  4. 【請求項４】 請求項１に記載の半導体デバイスにおい
    て、前記金属酸化物層が酸化チタン、酸化ジルコニウム
    および酸化ルテニウムのうちの少なくとも１つを含む半
    導体デバイス。
  5. 【請求項５】 請求項１に記載の半導体デバイスにおい
    て、前記金属窒化物層が窒化チタンを含む半導体デバイ
    ス。
  6. 【請求項６】 請求項１に記載の半導体デバイスにおい
    て、前記金属酸化物層が約２５を超える誘電率を有する
    半導体デバイス。
  7. 【請求項７】 請求項１に記載の半導体デバイスにおい
    て、前記基板がシリコンを含み、前記基板がその中で前
    記酸化タンタル層の下にチャネル領域を有する半導体デ
    バイス。
  8. 【請求項８】 請求項７に記載の半導体デバイスにおい
    て、前記基板と前記酸化タンタル層との間にさらに酸化
    シリコン層を含む半導体デバイス。
  9. 【請求項９】 請求項８に記載の半導体デバイスにおい
    て、前記基板および前記酸化シリコン層が、インタフェ
    ースを形成し、前記インタフェースに隣接する前記基板
    および前記酸化シリコン層が実質的に、ひずみのない状
    態にある半導体デバイス。
  10. 【請求項１０】 請求項１に記載の半導体デバイスにお
    いて、前記基板と、前記酸化タンタル層との間にさらに
    前記酸化シリコン層を含み、前記基板および前記酸化シ
    リコン層が、インタフェースを形成し、前記インタフェ
    ースに隣接する前記基板および前記酸化シリコン層が実
    質的にひずみのない状態にある半導体デバイス。
  11. 【請求項１１】 請求項１に記載の半導体デバイスにお
    いて、前記基板と前記酸化タンタル層との間に、前記金
    属窒化物層でコンデンサを形成するための導体層をさら
    に含む半導体デバイス。
  12. 【請求項１２】 請求項１１に記載の半導体デバイスに
    おいて、前記導体層が金属を含む半導体デバイス。
  13. 【請求項１３】 請求項１１に記載の半導体デバイスに
    おいて、前記導体層と前記酸化タンタル層との間に酸化
    シリコン層をさらに含む半導体デバイス。
  14. 【請求項１４】 請求項１１に記載の半導体デバイスに
    おいて、前記基板と前記導体層との間に絶縁体層をさら
    に含む半導体デバイス。
  15. 【請求項１５】 半導体デバイスであって、 半導体基板と、 前記基板に隣接する酸化チタン層と、 前記酸化チタン層の上にあって、そして前記半導体基板
    の反対側にある酸化チタン層と、 前記酸化チタン層の反対側にある前記酸化チタン層の上
    にある窒化チタン層とを含む半導体デバイス。
  16. 【請求項１６】 請求項１５に記載の半導体デバイスに
    おいて、前記酸化チタン層が約２５の誘電率を有する半
    導体デバイス。
  17. 【請求項１７】 請求項１５に記載の半導体デバイスに
    おいて、前記基板がシリコンを含み、前記基板がその中
    で前記酸化タンタル層の下にチャネル領域を有する半導
    体デバイス。
  18. 【請求項１８】 請求項１７に記載の半導体デバイスに
    おいて、前記基板と前記酸化タンタル層との間に酸化シ
    リコン層をさらに含む半導体デバイス。
  19. 【請求項１９】 請求項１８に記載の半導体デバイスに
    おいて、前記基板および前記酸化シリコン層が、インタ
    フェースを形成し、前記インタフェースと隣接する前記
    基板および前記酸化シリコン層の各領域が、実質的にひ
    ずみのない状態である半導体デバイス。
  20. 【請求項２０】 請求項１５に記載の半導体デバイスに
    おいて、前記基板と前記酸化タンタル層との間にさらに
    酸化シリコンを含み、前記基板および前記酸化シリコン
    層が、インタフェースを形成し、そして、前記インタフ
    ェースに隣接する前記基板および前記酸化シリコン層の
    各領域が実質的にひずみのない状態にある半導体デバイ
    ス。
  21. 【請求項２１】 請求項１５に記載の半導体デバイスに
    おいて、前記基板と前記酸化タンタル層との間に、前記
    金属窒化層でコンデンサを形成するための導体層をさら
    に有する半導体デバイス。
  22. 【請求項２２】 請求項２１に記載の半導体デバイスに
    おいて、前記導体層が金属を含む半導体デバイス。
  23. 【請求項２３】 請求項２１に記載の半導体デバイスに
    おいて、前記導体層と前記酸化タンタル層との間に酸化
    シリコン層をさらに含む半導体デバイス。
  24. 【請求項２４】 請求項２１に記載の半導体デバイスに
    おいて、前記基板と前記導体層との間にさらに絶縁体層
    を含む半導体デバイス。
  25. 【請求項２５】 集積回路デバイスであって、 半導体基板と、 還元を引き起こしやすい金属酸化物を含む前記基板に隣
    接する第一の金属酸化物層と、 前記半導体基板の反対側にある前記誘電酸化物層の上に
    ある第二の金属酸化物層と、 前記第一の金属酸化物層の前記金属酸化物を還元させる
    ことができる金属を含む、前記第一の金属酸化物層の反
    対側にある前記第二の金属酸化物層の上にある金属窒化
    物層と、 前記金属窒化物層の前記金属によって前記金属酸化物の
    還元を実質的に阻止する前記第二の金属酸化物層とを含
    む集積回路デバイス。
  26. 【請求項２６】 請求項２５に記載の集積回路デバイス
    において、前記第一の金属酸化物層の前記金属酸化物
    が、酸化タンタルと五酸化タンタルのうちの少なくとも
    １つを含む集積回路デバイス。
  27. 【請求項２７】 請求項２５に記載の集積回路デバイス
    において、前記第二の金属酸化物層が酸化チタン、酸化
    ジルコニウムおよび酸化ルテニウムのうちの少なくとも
    １つを含む集積回路デバイス。
  28. 【請求項２８】 請求項２５に記載の集積回路デバイス
    において、前記金属窒化層が窒化チタンを含む集積回路
    デバイス。
  29. 【請求項２９】 請求項２５に記載の集積回路デバイス
    において、前記金属酸化物層が約２５を超える誘電率を
    有する集積回路デバイス。
JP4302A 1999-01-13 2000-01-13 複合酸化物誘電体を有する集積回路デバイス Pending JP2000208742A (ja)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US11576999P 1999-01-13 1999-01-13
US09/344,785 US20010013616A1 (en) 1999-01-13 1999-06-25 Integrated circuit device with composite oxide dielectric
US09/344785 1999-06-25
US60/115769 1999-06-25

Publications (1)

Publication Number Publication Date
JP2000208742A true JP2000208742A (ja) 2000-07-28

Family

ID=26813545

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4302A Pending JP2000208742A (ja) 1999-01-13 2000-01-13 複合酸化物誘電体を有する集積回路デバイス

Country Status (6)

Country Link
US (1) US20010013616A1 (ja)
EP (1) EP1020896A1 (ja)
JP (1) JP2000208742A (ja)
KR (1) KR20000053449A (ja)
SG (1) SG87073A1 (ja)
TW (1) TW439175B (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6235594B1 (en) * 1999-01-13 2001-05-22 Agere Systems Guardian Corp. Methods of fabricating an integrated circuit device with composite oxide dielectric
KR100493206B1 (ko) * 2001-01-16 2005-06-03 가부시키가이샤 히타치세이사쿠쇼 반도체장치 및 그 제조방법
KR100947463B1 (ko) * 2007-08-31 2010-03-17 에스엔유 프리시젼 주식회사 엘시디를 이용한 삼차원 형상 측정장치
US9595593B2 (en) * 2015-06-29 2017-03-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with interfacial layer and method for manufacturing the same

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5153701A (en) * 1987-12-28 1992-10-06 At&T Bell Laboratories Semiconductor device with low defect density oxide
KR930012120B1 (ko) * 1991-07-03 1993-12-24 삼성전자 주식회사 반도체장치 및 그의 제조방법
JPH05198743A (ja) * 1992-01-20 1993-08-06 Mitsubishi Electric Corp 半導体装置
US5569619A (en) * 1992-06-24 1996-10-29 Lg Semicon Co., Ltd. Method for forming a capacitor of a semiconductor memory cell
JPH0677402A (ja) * 1992-07-02 1994-03-18 Natl Semiconductor Corp <Ns> 半導体デバイス用誘電体構造及びその製造方法
JP3141553B2 (ja) * 1992-08-06 2001-03-05 日本電気株式会社 半導体装置の製造方法
US5348894A (en) * 1993-01-27 1994-09-20 Texas Instruments Incorporated Method of forming electrical connections to high dielectric constant materials
JP2679599B2 (ja) * 1993-12-02 1997-11-19 日本電気株式会社 半導体装置の製造方法
KR100207467B1 (ko) * 1996-02-29 1999-07-15 윤종용 반도체 장치의 커패시터 제조 방법
EP0851473A3 (en) * 1996-12-23 1998-07-22 Lucent Technologies Inc. Method of making a layer with high dielectric K, gate and capacitor insulator layer and device

Also Published As

Publication number Publication date
SG87073A1 (en) 2002-03-19
TW439175B (en) 2001-06-07
EP1020896A1 (en) 2000-07-19
KR20000053449A (ko) 2000-08-25
US20010013616A1 (en) 2001-08-16

Similar Documents

Publication Publication Date Title
US20020197790A1 (en) Method of making a compound, high-K, gate and capacitor insulator layer
JP3098474B2 (ja) 半導体装置の製造方法
US6596602B2 (en) Method of fabricating a high dielectric constant metal oxide capacity insulator film using atomic layer CVD
US7420239B2 (en) Dielectric layer forming method and devices formed therewith
US6235594B1 (en) Methods of fabricating an integrated circuit device with composite oxide dielectric
KR20050047471A (ko) 반도체 집적회로장치 및 그 제조방법
US5365096A (en) Thin film capacitive memory device with a high dielectric constant
JPH02226754A (ja) 半導体集積回路用キャパシタ
US6888189B2 (en) Dielectric element including oxide-based dielectric film and method of fabricating the same
US6548854B1 (en) Compound, high-K, gate and capacitor insulator layer
EP0851473A2 (en) Method of making a layer with high dielectric K, gate and capacitor insulator layer and device
US6479364B2 (en) Method for forming a capacitor for semiconductor devices with diffusion barrier layer on both sides of dielectric layer
JP2000164831A (ja) 半導体装置の製造方法
US6818500B2 (en) Method of making a memory cell capacitor with Ta2O5 dielectric
JP2005166788A (ja) 半導体装置の製造方法
JP2000208742A (ja) 複合酸化物誘電体を有する集積回路デバイス
KR100602289B1 (ko) 적어도 하나의 커패시터를 갖는 회로 및 그 제조 방법
US20020047148A1 (en) Methods of manufacturing integrated circuit capacitors having ruthenium upper electrodes and capacitors formed thereby
KR100520590B1 (ko) 반도체소자의 캐패시터 제조방법
JPH0145746B2 (ja)
JPH0493067A (ja) 半導体メモリ装置
US6465300B2 (en) Method for forming a lower electrode for use in a semiconductor device
JPS60198771A (ja) 半導体装置
JPH05190797A (ja) 半導体記憶装置
JP3180404B2 (ja) 容量素子の形成方法

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20040303