JPH07263643A

JPH07263643A - 半導体装置及びその製造方法

Info

Publication number: JPH07263643A
Application number: JP4623994A
Authority: JP
Inventors: Haruhiko Suehiro; 晴彦末▲廣▼
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1994-03-17
Filing date: 1994-03-17
Publication date: 1995-10-13

Abstract

(57)【要約】【目的】トンネルダイオードと化合物半導体ＦＥＴと
の集積回路に関し、小型かつ製造が容易な構造を提供す
ることを目的とする。【構成】ソース領域３１又はドレイン領域３２上に第
一の導電型のコンタクト層２ｅが設けられた化合物半導
体電界効果トランジスタと，コンタクト層２ｅへ接続す
るトンネルダイオードとを集積した半導体装置におい
て，トンネルダイオードは，ソース領域３１又はドレイ
ン領域３２上のコンタクト層２ｅ上に設けられ，かつ，
第一の導電型の第一高濃度層３を下層とし第二の導電型
の第二高濃度層４を上層として構成され，コンタクト層
２ｅと第一高濃度層３との間にエッチストッパ層７が設
けられ，エッチストッパ層７，第一及び第二高濃度層
３，４はエピタキシャルに堆積して構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はトンネルダイオード及び
化合物半導体電界効果トランジスタを集積した半導体装
置及びその製造方法に関する。

【０００２】化合物半導体ＦＥＴ（電界効果トランジス
タ）は，ホール易動度が小さいためにｐ型ＦＥＴの動作
速度が遅く，高速動作をする相補型回路を製作すること
ができない。このため，ｎチャネルのＦＥＴと負性抵抗
素子とを組み合わせ，消費電力が小さな高速回路を構成
する試みがなされている。

【０００３】特にトンネルダイオードは，高速スイッチ
ング特性に優れた，かつ構造が単純な製造容易な負性抵
抗素子として知られ，高速のｎ型ＦＥＴであるＨＥＭＴ
（High Electron Mobility Transistor)と組み合わせて
高速集積回路を実現するものと期待されている。

【０００４】そこで，トンネルダイオードと化合物半導
体ＦＥＴとを小面積に集積し，かつ製造が容易な半導体
装置とその製造方法が必要とされている。

【０００５】

【従来の技術】トンネルダイオードは構造が単純である
ため，集積しても容易に製造できる可能性があり，従来
から，シリコンＦＥＴとトンネルダイオードとを集積し
た半導体装置が考案されていた。他方，化合物半導体Ｆ
ＥＴとトンネルダイオードとの集積は，化合物半導体装
置の製造工程における固有の困難性から，シリコンＦＥ
Ｔのように集積化は容易ではない。

【０００６】以下，従来のトンネルダイオードと化合物
半導体ＦＥＴとを集積した半導体装置の構造とその製造
方法について説明する。図７は従来の実施例断面であ
り，化合物半導体ＦＥＴとトンネルダイオードとを同一
基板上に集積した半導体装置を表している。

【０００７】先ず，図７を参照して，絶縁性半導体基板
１上に，ＦＥＴを構成する半導体となるトランジスタ形
成層２として，チャネル層２ａ，電子供給層２ｂ，コン
タクト薄層２ｃ，ストッパ層２ｄ，を順次堆積する。

【０００８】次いで，トランジスタ形成領域及びトンネ
ルダイオード形成領域をそれぞれ画定し，それぞれの領
域を絶縁分離する素子分離帯８を形成する。このときト
ンネルダイオード形成領域内のコンタクト層２ｅは絶縁
分離されて高不純物濃度の埋込層として作用する。

【０００９】次いで，トンネルダイオード形成領域上
に，トンネルダイオードのｐｎ接合を形成する第一高濃
度層３，及び第二高濃度層４を，マスクを用いた選択エ
ピタキシャル成長により堆積する。

【００１０】次いで，絶縁膜９を堆積し，ゲート電極５
形成領域のコンタクト層２ｅ，ストッパ層２ｄ，コンタ
クト薄層２ｃをエッチングして，底面に電子供給層２ｂ
を表出する溝を形成する。その後，リフトオフによりゲ
ート電極５を形成する。

【００１１】次いで，絶縁膜９に窓を開設した後，リフ
トオフにより，ソース領域３１とオーミック接続するソ
ース配線１１，及びドレイン領域３２及び埋込層６とオ
ーミック接続し互いに電気的に接続するドレイン配線１
２を形成する。その後，第二高濃度層４上にオーミック
接続する配線１０を形成して，半導体装置を製造する。

【００１２】上述した従来の半導体装置では，ＦＥＴと
トンネルダイオードを各別の素子分離領域に形成するた
め，素子の小面積化が制限され，十分な高集積化を実現
できない。また，トンネルダイオードを構成する第一及
び第二高濃度層３，４を，選択エピタキシャルにより堆
積するため，工程が複雑で，また結晶性の良好なエピタ
キシャル層を堆積するすることは困難であった。

【００１３】かかる不都合を解決し半導体装置の集積度
を向上するために，化合物半導体ＦＥＴの形成領域上に
負性抵抗素子を重畳して形成する試みが，渡辺等により
なされ，通信技報ＥＤ９３−９（１９９３−０４）に
報告されている。そこでは，負性抵抗素子として共鳴ト
ンネルダイオードを，ＦＥＴとしてＨＥＭＴが用いられ
た。

【００１４】しかし，共鳴トンネルダイオードをＨＥＭ
Ｔ上に形成するには，極めて複雑な構造と複雑かつ精密
微妙な製造工程とを必要とするため，未だ実用するには
至っていない。

【００１５】

【発明が解決しようとする課題】上述したように，従来
の半導体装置の構造では，化合物半導体ＦＥＴと負性抵
抗素子とを集積するには各別の素子分離領域を必要とす
るため，十分な小面積化が難しいという欠点がある。ま
た，トンネルダイオードを構成する半導体を選択エピタ
キシャル成長法により堆積するため，製造工程が複雑に
なり，また結晶性の良い半導体を堆積できないため，ト
ンネルダイオードの特性が劣るという問題がなる。

【００１６】本発明は，ＦＥＴを構成する化合物半導体
であるトランジスタ形成層上に，エッチストッパ層及び
トンネルダイオードを構成する半導体をエピタキシャル
成長した後，選択エッチングによりトンネルダイオード
を形成し，さらにその後，ＦＥＴを製造するもので，Ｆ
ＥＴ上にトンネルダイオードを配設した半導体装置を選
択エピタキシャル工程を用いずに製造することができ，
優れた電気的特性を有し，製造容易なかつ集積度の高い
高速化合物半導体装置及びその製造方法を提供すること
を目的としている。

【００１７】

【課題を解決するための手段】図１及び図２は本発明の
第一実施例断面工程図であり，半導体装置の図４（ａ）
の回路の一部分の断面構造を表している。図３は本発明
の第一実施例平面図であり，半導体装置の図４（ａ）の
回路の一部分の平面配置を表している。図４は本発明の
実施例回路図であり，化合物半導体ＦＥＴとトンネルダ
イオードとの組み合わせ回路を表している。なお，図１
及び図２は，図３のＡＢ断面図である。

【００１８】図５及び図６は本発明の第二実施例断面工
程図であり，半導体装置の図４（ａ）の回路の部分の断
面構造を表している。上記課題を解決するための本発明
の第一の構成は，図２（ｆ）及び図３を参照して，ソー
ス領域３１又はドレイン領域３２上に第一の導電型のコ
ンタクト層２ｅが設けられた化合物半導体電界効果トラ
ンジスタと，該コンタクト層２ｅへ電気的に接続するト
ンネルダイオードとを同一基板１上に集積した半導体装
置において，該トンネルダイオードは，該ソース領域３
１又は該ドレイン領域３２内直上の該コンタクト層２ｅ
上に設けられ，かつ，第一の導電型の半導体からなる第
一高濃度層３を下層とし第一の導電型と反対の第二の導
電型の半導体からなる第二高濃度層４を上層とするｐｎ
接合を有して構成され，該コンタクト層２ｅと第一高濃
度層３との間に，第一の導電型の化合物半導体からなる
エッチストッパ層７が設けられ，該エッチストッパ層
７，該第一高濃度層３及び該第二高濃度層４は，該コン
タクト層２ｅ上に堆積されたエピタキシャル層であるこ
とを特徴として構成し，及び，第二の構成は，第一の構
成の半導体装置において，該エッチストッパ層７は，該
第一高濃度層３及び該第二高濃度層４よりも広い禁制帯
幅を有し，かつＡｌを含む化合物半導体からなることを
特徴として構成し，及び，第三の構成は，図６（ｅ）を
参照して，ソース領域３１又はドレイン領域３２上に第
一の導電型のコンタクト層２ｅが設けられた化合物半導
体電界効果トランジスタと，該コンタクト層２ｅへ電気
的に接続するトンネルダイオードとを同一基板１上に集
積した半導体装置において，該ソース領域３１又は該ド
レイン領域３２内直上の該コンタクト層２ｅ上に設けら
れ，第一の導電型と反対の第二の導電型の半導体からな
る第二高濃度層４と，該コンタクト層２ｅと該第二高濃
度層４との間に設けられ，第一導電型の化合物半導体か
らなるエッチストッパ層７とを有し，該エッチストッパ
層７及び該第二高濃度層４は，該コンタクト層２ｅ上に
堆積されたエピタキシャル層であることを特徴として構
成し，及び，第四の構成は，第三の構成の半導体装置の
製造方法において，該エッチストッパ層７は，該コンタ
クト層２ｅ及び該第二高濃度層４よりも広い禁制帯幅を
有し，かつＡｌを含む化合物半導体からなることを特徴
として構成し，及び，第五の構成は，図１，図２及び図
３を参照して，第一又は第二の構成の半導体装置の製造
方法において，該基板１上に，該コンタクト層２ｅを最
上層とする化合物半導体からなるトランジスタ形成層２
を堆積する工程と，該コンタクト層２ｅ上に，該エッチ
ストッパ層７，該第一高濃度層３，及び該第二高濃度層
４とをこの順序で堆積する工程と，該エッチストッバ層
７をストッパとする選択的エッチングにより，該ソース
領域３１又は該ドレイン領域３２が形成されるべき領域
上に該トンネルダイオードを構成する該第一高濃度層３
及び該第二高濃度層４を残して，その他の該第一高濃度
層３及び該第二高濃度層４を除去する工程と，次いで，
該第一高濃度層３の外側に表出する該エッチストッパ層
７を，該第一高濃度層３及び該第二高濃度層４をマスク
として除去するエッチング工程とを有することを特徴と
して構成し，及び，第六の構成は，第三又は第四の構成
の半導体装置の製造方法において，該基板１上に，該コ
ンタクト層２ｅを最上層とする化合物半導体からなるト
ランジスタ形成層２を堆積する工程と，該コンタクト層
２ｅ上に，該エッチストッパ層７，及び該第二高濃度層
４とをこの順序で堆積する工程と，該エッチストッパ層
７をストッパとする選択的エッチングにより，該ソース
領域３１又は該ドレイン領域３２が形成されるべき領域
上に該トンネルダイオードを構成する該第二高濃度層４
を残して，その他の該第二高濃度層４を除去し，該コン
タクト層２ｅ，該エッチストッパ層７及び該第二高濃度
層４から構成される該トンネルダイオードを形成する工
程と，次いで，該第二高濃度層４の外側に表出する該エ
ッチストッパ層７を，該第二高濃度層４をマスクとして
除去するエッチング工程とを有することを特徴として構
成し，及び，第七の構成は，第五又は第六の構成の半導
体装置の製造方法において，該エッチストッパ層７を除
去する該エッチング工程の後，該電界効果トランジスタ
の形成領域を画定する素子分離帯８を形成する工程と，
次いで，該電界効果トランジスタのゲート電極５を画定
する開口１３を有するレジストマスク１６を用いて，該
トランジスタ形成領域表面に該コンタクト層２ｅを該ソ
ース領域３１及び該ドレイン領域３２とに分割する溝を
形成する工程と，次いで，リフトオフにより該溝上にゲ
ート電極５を形成する工程とを有することを特徴として
構成する。

【００１９】

【作用】本発明の第一の構成では，図１，図２を参照し
て，トンネルダイオードはＦＥＴのソース又はドレイン
領域（３１，３２）上に形成される。従って，トンネル
ダイオードのために特に素子分離された領域を設ける必
要がなく，素子形成面積を小さくできるから集積度が向
上する。

【００２０】また，トンネルダイオードは，ＦＥＴのコ
ンタクト層２ｅ上にエピタキシャルに堆積したエッチス
トッパ層７を堆積面として，エピタキシャルに堆積され
た第一高濃度層３及び第二高濃度層４から構成される。
従って，トンネルダイオードを構成する第一高濃度層３
及び第二高濃度層４は優れた結晶性を有し，特性のよい
トンネルダイオードが製造される。

【００２１】さらに，本構成では，第一高濃度層３とコ
ンタクト層２ｅとの間にエッチストッパ層７が設けられ
る。この構成では，第一高濃度層３及び第二高濃度層４
をエッチングしてトンネルダイオードを形成する際に，
トランジスタ形成層２の最表層であるコンタクト層２ｅ
を損傷，エッチングすることがないので，トンネルダイ
オードの製作後にＦＥＴの製造工程を置くことができ
る。このため，基板上に設けられたトランジスタ形成層
全面にエピタキシャル成長した半導体をパターニングし
てトンネルダイオードを製作できる。この結果，選択エ
ピタキシャルによるものと比較して，トンネルダイオー
ドを構成する結晶性がよい半導体を簡単な工程で堆積
し，その結晶性を維持したままＦＥＴと共に集積した半
導体装置を製造することができる。

【００２２】本発明の第三の構成では，図６（ｅ）を参
照して，第一の構成において，トンネルダイオードを構
成する第一高濃度層３とトランジスタ形成層を構成する
コンタクト層２ｅとを共通にしたものである。

【００２３】本構成では，第一の構成と同様に，コンタ
クト層２ｅ上にエピタキシャルに堆積したエッチストッ
パ層７を用いて，その上にエピタキシャルに堆積した第
二高濃度層４をエッチングしてパターニングする。従っ
て，トンネルダイオードは，エッチストッパ層７を挟ん
でコンタクト層２ｅと第二高濃度層４との間に形成され
たｐｎ接合で構成される。

【００２４】このような，ｐｎ接合間に異種の半導体層
を挟むトンネルダイオードは，動作電圧を高くすること
ができ，とくに論理集積回路に組み込み必要な論理振幅
を出力するに適している。また，本構成では，エッチス
トッパ層７上に一層の第二高濃度層４を堆積し，これを
パターニングすれば足りるので，第一高濃度層３及び第
二高濃度層４の二層をパターニングする第一の構成より
も製造が容易である。なお，素子面積の縮小，製造の容
易さ，優れたトンネルダイオード特性を維持することが
できるのは，上述の第一実施例と同様である。

【００２５】本発明の第二の構成又は第四の構成では，
エッチストッパ層７は，トンネルダイオードを構成する
他の半導体層より広い禁制帯幅を有し，かつ，Ａｌを含
む化合物半導体から構成される。かかる半導体層は，禁
制帯幅が狭い半導体層のエッチングに対して有効なスト
ッパとなるから，確実にエッチングを行うことができ
る。また，第四の構成では，トンネルダイオードの動作
電圧を高くするという前述の効果も奏する。

【００２６】本発明の第五の構成は，第一及び第二の構
成の半導体装置の製造方法に関し，第六の構成は，第三
及び第四の構成の半導体装置の製造方法に関する。第
五，第六の構成では，図１又は図５を参照して，先ずト
ランジスタ形成層２を堆積し，その上にエピタキシャル
にエッチストッパ層７，トンネルダイオードを構成する
半導体層，即ち第五の構成では第一及び第二高濃度層
３，４，第六の構成では第二高濃度層３を順次堆積す
る。これらの層は，すべて基板１上全面に一様に堆積し
てよいから，選択エピタキシャルに比較して結晶性のよ
い半導体層が製造される。

【００２７】次いで，エッチストッパ層７をストッパと
するエッチングを用いて，トンネルダイオードを構成す
る半導体層をパターニングし，トンネルダイオードを製
作する。このトンネルダイオードは，エッチングでパタ
ーニングした半導体層からなるため，堆積及び加工中に
結晶欠陥が導入されず，優れた特性を保持できる。

【００２８】次いで，トンネルダイオードの外側に表出
するエッチストッパ層７を除去し，トランジスタ形成層
２を表出することで，以後は通常のＦＥＴの製造工程に
従ってＦＥＴを製作することができる。かかる工程には
例えば第七の構成を用いることができる。なお，エッチ
ストッパ層７は，トンネルダイオードの形成工程におい
てトランジスタ形成層を保護するから，トンネルダイオ
ードの製作工程によってＦＥＴの特性が害されることは
ない。従って，トンネルダイオード及びＦＥＴ共に優れ
た特性の素子を集積した半導体装置が製造される。

【００２９】また，これらの構成では，通常の半導体装
置の製造工程と同様に，選択エピタキシャルを用いず，
基板全面のエピタキシャル堆積とエッチングにより半導
体層を形成するから，通常の製造工程への適用が容易で
ある。さらに，製造工程が簡単で微妙な調整が要求され
る工程を必要としないから，製造が容易で信頼性が高
い。

【００３０】第七の構成は，第五又は第六の製造方法に
おいて，トンネルダイオード製作後にＦＥＴを製作する
に適した半導体装置の製造方法に関する。本構成では，
第五又は第六の方法によりトンネルダイオードを製作
し，トランジスタ形成層２を表出した後，図１（ｃ）又
は図５（ｂ）を参照して，素子分離帯を形成する。かか
る素子分離帯は，例えば，レジストマスク１５でＦＥＴ
の形成領域を保護し，酸素イオン注入又はトレンチの形
成によりなすことができる。第五，第六の構成に係るト
ンネルダイオードはＦＥＴの形成領域内にあるから，本
構成では，ＦＥＴの形成領域の保護とともにトンネルダ
イオードも同時に保護され，トンネルダイオード保護の
ための特別の工程を必要としない。

【００３１】次いで，図２（ｅ）又は図６（ｄ）を参照
して，絶縁膜９，レジストを塗布し，そのレジスト及び
絶縁膜９にゲート電極５を画定する開口１３を設け，開
口１３底面のコンタクト層２ｅに溝を形成してソースと
ドレインを分割する。その後，リフトオフによりゲート
電極５を形成し，ＦＥＴを製作する。

【００３２】上記のＦＥＴの形成方法は通常の化合物半
導体の形成方法と同様であって，本発明の第一〜第四の
構成の半導体装置を，トンネルダイオード形成後は通常
のＦＥＴの製造工程と同一工程で形成することができる
から，従来の工程との適応性に優れている。

【００３３】

【実施例】本発明を実施例を参照して説明する。本発明
の第一実施例は，第一及び第二の構成に係る半導体装置
の製造方法に関し，図４（ａ）に示す負性抵抗素子を負
荷とするインバータ回路の製造に関する。なお，図４
中，ＴＤはトンネルダイオードを，ＴＲは電界効果トラ
ンジスタを表す。

【００３４】図１（ａ）を参照して，半絶縁性化合物半
導体基板１，例えばＧａＡｓ基板上に，例えばＭＢＥ法
又はＭＯＣＶＤ法により次の順で化合物半導体からな
る，チャネル層２ａ，電子供給層２ｂ，コンタクト薄層
２ｃ，ストッパ層２ｄ，コンタクト層２ｅをエピタキシ
ャル堆積して，トランジスタ形成層２を形成する。

【００３５】チャネル層２ａは，例えば厚さ２００nmの
真性半導体のＧａＡｓからなり，電子供給層から供給さ
れた２次元電子により，ゲート電極下にチャネルを形成
する。

【００３６】電子供給層２ｂは，チャネル層２ａより電
子親和力の小さな半導体，例えば厚さ３０nm，キャリア
濃度２×１０¹⁸cm^-3のｎ型ＡｌＧａＡｓからなり，チャ
ネル層２ａへ電子を供給する。

【００３７】コンタクト薄層２ｃは，例えば厚さ８nm，
キャリア濃度２×１０¹⁸cm^-3のｎ型ＧａＡｓからなり，
ソース及びドレイン領域とオーミック接続するために設
けられる。

【００３８】ストッパ層２ｄは，例えば厚さ３nm，キャ
リア濃度２×１０¹⁸cm^-3のｎ型ＡｌＧａＡｓからなり，
後述するようにゲート電極形成時にエッチストッパとし
て作用する。

【００３９】コンタクト層２ｅは，例えば厚さ８０nm，
キャリア濃度２×１０¹⁸cm^-3のｎ型ＧａＡｓからなり，
コンタクト薄層２ｃを介してソース及びドレインとオー
ミック接続し，さらに，その上面に形成される電極とオ
ーミック接続してソース，ドレイン電流を供給，出力す
る。

【００４０】なお，上記の各層からなるトランジスタ形
成層は，通常のＨＥＭＴ（高電子易動度トランジスタ）
の形成層と同様のものである。次いで，コンタクト層２
ｅ上に，トランジスタ形成層２の堆積と同様の方法で，
エッチストッパ層７をエピタキシャル堆積し，さらに，
エッチストッパ層７上に第一高濃度層３及び第二高濃度
層４をエピタキシャル堆積する。

【００４１】エッチストッパ層７は，例えば厚さ３nm，
キャリア濃度２×１０¹⁸cm^-3のｎ型ＡｌＧａＡｓからな
る。第一高濃度層３は，厚さ８０nm，キャリア濃度８×
１０¹⁸cm^-3のｎ型ＧａＡｓからなり，第二高濃度層４
は，厚さ８０nm，キャリア濃度２×１０¹⁹cm^-3のｐ型Ｇ
ａＡｓからなり，第一高濃度層３及び第二高濃度層４と
で形成されるｐｎ接合がトンネルダイオードを構成す
る。

【００４２】次いで，第二高濃度層４上に，トンネルダ
イオードを画定するレジストマスク１４を形成する。次
いで，図１（ｂ）を参照して，レジストマスク１４をエ
ッチングマスクとし，かつエッチストッパ層７をエッチ
ストッパとして，第一高濃度層３及び第二高濃度層４を
エッチングし，トンネルダイオードを形成する。

【００４３】かかるエッチングは，フロン系，例えばＣ
Ｃｌ₂Ｆ₂，ＣＨＣｌＣＣｌ₂Ｆを用いる反応性イオン
エッチング，又はＨＦ，Ｈ₂Ｏ₂及びＨ₂Ｏの混液，ク
エン酸とＨ₂Ｏ₂の混液，若しくはアンモニア，Ｈ₂Ｏ
₂及びＨ₂Ｏの混液をエッチャントとする選択エッチン
グにより行うことができる。なお_,実施例のエッチスト
ッパ層７はＡｌＧａＡｓであるが，これをＩｎＧａＰと
しても同じエッチャントを利用できる。

【００４４】次いで，トンネルダイオードの外側に表出
しているエッチストッパ層７を，第一高濃度層３及び第
二高濃度層４をマスクとし，コンタクト層２ｅをエッチ
ストッパとするエッチングにより除去し，図１（ｃ）を
参照して，トンネルダイオード形成領域の外側のコンタ
クト層２ｅ表面を表出する。

【００４５】かかるエッチングは，例えば，ＡｌＧａＡ
ｓのエッチストッパ層７の除去には，ＨＦ，Ｈ₂Ｏ₂及
びＨ₂Ｏの混液，をエッチャントする選択エッチングに
よりなされる。なお，ＩｎＧａＰのエッチストッパ層７
の除去には，塩酸水溶液が用いられる。また，実施例で
は，第一高濃度層３，第二高濃度層４及びコンタクト層
２ｅはＧａＡｓであるが，コンタクト層２ｅを導電性の
よいＩｎＧａＡｓとしても同様である。

【００４６】次いで，レジストマスク１４を剥離する。
次いで，図１（ｃ）を参照して，トランジスタ形成領域
を画定するレジストマスク１５を形成し，酸素イオンを
注入して，絶縁性の素子分離帯８を形成する。このと
き，ドレイン形成領域上に形成されているトンネルダイ
オードは，レサジストマスク１５に覆われ保護される。

【００４７】次いで，レジストマスク１５を剥離する。
次いで，図２（ｄ）を参照して，基板１上全面に，例え
ば厚さ３００nmのシリコンオキシナイトライド（ＳｉＯ
Ｎ）を例えばプラズマＣＶＤ法を用いて堆積し，絶縁膜
９とする。

【００４８】次いで，第一高濃度層４の上面の絶縁膜９
にコンタクトホールを開設し，第一高濃度層４とオーミ
ックコンタクトする配線１０を形成する。かかるコンタ
クトホールの形成は，フォトレジストを用いる通常のエ
ッチング，例えば弗酸系のエッチャントを用いるエッチ
ング，又はＣＦ₄若しくはＣＨＦ₃を用いる反応性イオ
ンエッチングによりなされる。また，ｐ型ＧａＡｓとオ
ーミック接続する配線１０は，例えばスパッタによりＷ
Ｓｉ薄膜上にＷ膜を堆積したのち，例えばＳＦ ₆ガスを
用いた反応性イオンエッチングによりパターニングして
形成できる。

【００４９】次いで_,図２（ｅ）を参照して，基板１全
面にレジストマスク１６を塗布し，フォトリソグラフィ
によりゲート電極５を画定する開口１３を開設する。次
いで，レジストマスク１６をエッチングマスクとする反
応性イオンエッチングにより，開口１３の底面に表出す
る絶縁膜９を除去し，開口１３の底にコンタクト層２ｅ
を表出する。

【００５０】次いで，クエン酸と過酸化水素水の混液，
又はアンモニアと過酸化水素水の混液をエッチャントと
し，ストッパ層２ｄをエッチストッパとして，開口１３
の底に表出するコンタクト層２ｅをエッチングして除去
する。なお，ＣＣｌ₂Ｆ₂とＨｅの混合ガスを用いたイ
オンエッチングによることもできる。

【００５１】その後，開口１３の底に表出したストッパ
層２ｄをアンモニア水溶液，あるいは希釈弗酸で除去す
る。さらに，開口１３の底に表出したコンタクト薄層２
ｃを，ＣＣｌ₂Ｆ₂を用いた異方性エッチングにより除
去する。

【００５２】上記の工程の結果，図２（ｅ）を参照し
て，レジストマスク１６に開設された開口１３底面に表
出するトランジスタ形成層２表面に溝が形成される。コ
ンタクト層２ｅ，ストッパ層２ｄ及びコンタクト薄層２
ｃは，図３を参照して，この溝で２分され，それぞれそ
の下にソース領域３１及びドレイン領域３２を形成す
る。

【００５３】次いで，図２（ｆ）を参照して例えば厚さ
３５０nmのＡｌ層を堆積し，レジストマスク１６ととも
にリフトオフすることで，溝の中にゲート電極５を形成
する。その後，レジストマスク１６を除去する。

【００５４】次いで，ソース領域３１及びドレイン領域
３２に，それぞれオーミック接続するソース配線１１，
ドレイン配線１２（図３参照）を，リフトオフにより形
成し，ＦＥＴを製作する。なお，ｎ型領域にオーミック
接続するソース配線１１，ドレイン配線１２は，例えば
厚さ３０nmのＡｕＧｅ上に厚さ２７０nmのＡｕを積層し
た配線により構成される。

【００５５】かかる工程で製造されたトンネルダイオー
ドは，図３を参照して，ＦＥＴのドレイン領域上に形成
されるから，素子形成領域が不要であり小型にできる。
さらに，図４（ａ）に示すトンネルダイオードを負荷と
するインバータ回路に用いるとき，両素子間の配線が不
要であり，素子構造を単純にできるから製造が容易にな
る。

【００５６】なお，本発明は，インバータ回路のみなら
ず，図４（ｂ）を参照して，メモリセルにも適用でき
る。即ち，２個の直列接続したトンネルダイオードＴ
Ｄ，ＴＤ２により構成される双安定回路を，ゲート配線
１４及びソース配線１１をそれぞれＸ，Ｙ配線とする電
界効果トランジスタＴＲにより駆動する。さらに，本発
明は，ＦＥＴとトンネルダイオードとを組み合わせたそ
の他の回路にも適用される。

【００５７】本発明の第二実施例は，本発明の第三又は
第四の構成に係る半導体装置の製造方法に関する。な
お，本実施例の回路は第一実施例と同じ図４（ａ）の回
路である。

【００５８】先ず，ＧａＡｓ基板１上に，例えばＭＢＥ
法，ＭＯＣＶＤ法により，チャネル層２ａ，電子供給層
２ｂ，コンタクト薄層２ｃ，ストッパ層２ｄ，コンタク
ト層２ｅをエピタキシャル堆積して，トランジスタ形成
層２を形成する。

【００５９】コンタクト層は，例えば厚さ８０nm，キャ
リア濃度８×１０¹⁸cm^-3のｎ型ＧａＡｓからなる。その
他の層は，全て第一実施例と同様である。次いで，例え
ば厚さ３nm，キャリア濃度２×１０¹⁸cm^-3のｎ型ＡｌＧ
ａＡｓからなるエッチストッパ層７をエピタキシャル堆
積する。

【００６０】次いで，厚さ８０nm，キャリア濃度２×１
０¹⁹cm^-3のｐ型ＧａＡｓからなる第二高濃度層４をエピ
タキシャル堆積する。次いで，第一実施例と同様の方法
で第二高濃度層４をパターニングし，さらにトンネルダ
イオードの形成領域外に表出するエッチストッパ層７を
除去する。

【００６１】トンネルダイオードは，このパターニング
された第二高濃度層４とコンタクト層２ｅとがエッチス
トッパ層７を挟んで形成するｐｎ接合により構成され
る。次いで，図５（ｂ）を参照して，トランジスタ形成
領域を画定するレジストマスク１５を用いて，酸素イオ
ンを注入し，素子分離帯８を形成する。

【００６２】次いで，図５（ｃ）を参照して，シリコン
オキシナイトライドの絶縁膜９を堆積し，第二高濃度層
４と接続するコンタクトホールを開設し，その上に第二
高濃度層４とオーミック接続する配線１０を形成する。

【００６３】次いで，図６（ｄ）を参照して，第一実施
例と同様に，レジストマスク１６にゲート電極５を画定
する開口１３，及び開口１３の底のトランジスタ形成層
２表面に溝を形成する。

【００６４】次いで，図６（ｅ）を参照して，リフトオ
フによりゲート電極５を形成し，さらにソース配線１１
及び図示されていないドレイン配線をリフトオフにより
形成する。

【００６５】本実施例にかかるトンネルダイオードは，
ｐｎ接合に禁制幅の広い層を含むので，動作振幅が大き
い。また，トンネルダイオードを形成する半導体層が，
第一実施例より一層すくないので，堆積工程，及びエッ
チング工程とも簡単である。

【００６６】

【発明の効果】上述したように，本発明によれば，ＦＥ
Ｔ上に結晶性の優れた半導体層からなるトンネルダイオ
ードを，ＦＥＴの形成層を損傷することなく形成するこ
とができるから，小面積で，電気的特性の優れたトンネ
ルダイオードとＦＥＴとを集積した半導体装置，及びそ
の簡単な製造方法を提供することができるので，半導体
装置の性能向上に寄与するところが大きい。

【図面の簡単な説明】

【図１】本発明の第一実施例断面工程図（その１）

【図２】本発明の第一実施例断面工程図（その２）

【図３】本発明の第一実施例平面図

【図４】本発明の実施例回路図

【図５】本発明の第二実施例断面工程図（その１）

【図６】本発明の第二実施例断面工程図（その２）

【図７】従来の実施例断面図

【符号の説明】

１基板２トランジスタ形成層２ａチャネル層２ｂ電子供給層２ｃコンタクト薄膜２ｄストッパ層２ｅコンタクト層３第一高濃度層４第二高濃度層５ゲート電極６埋込層７エッチストッパ層８素子分離帯９絶縁膜１０配線１１ソース配線１２ドレイン配線１３開口１４，１５，１６レジストマスク３１ソース領域３２ドレイン領域

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 29/88 Ｆ

Claims

【特許請求の範囲】

【請求項１】ソース領域（３１）又はドレイン領域
（３２）上に第一の導電型のコンタクト層（２ｅ）が設
けられた化合物半導体電界効果トランジスタと，該コン
タクト層（２ｅ）へ電気的に接続するトンネルダイオー
ドとを同一基板（１）上に集積した半導体装置におい
て，該トンネルダイオードは，該ソース領域（３１）又
は該ドレイン領域（３２）内直上の該コンタクト層（２
ｅ）上に設けられ，かつ，第一の導電型の半導体からな
る第一高濃度層（３）を下層とし第一の導電型と反対の
第二の導電型の半導体からなる第二高濃度層（４）を上
層とするｐｎ接合を有して構成され，該コンタクト層
（２ｅ）と第一高濃度層（３）との間に，第一の導電型
の化合物半導体からなるエッチストッパ層（７）が設け
られ，該エッチストッパ層（７），該第一高濃度層
（３）及び該第二高濃度層（４）は，該コンタクト層
（２ｅ）上に堆積されたエピタキシャル層であることを
特徴とする半導体装置。
【請求項２】請求項１記載の半導体装置において，該
エッチストッパ層（７）は，該第一高濃度層（３）及び
該第二高濃度層（４）よりも広い禁制帯幅を有し，かつ
Ａｌを含む化合物半導体からなることを特徴とする半導
体装置。
【請求項３】ソース領域（３１）又はドレイン領域
（３２）上に第一の導電型のコンタクト層（２ｅ）が設
けられた化合物半導体電界効果トランジスタと，該コン
タクト層（２ｅ）へ電気的に接続するトンネルダイオー
ドとを同一基板（１）上に集積した半導体装置におい
て，該ソース領域（３１）又は該ドレイン領域（３２）
内直上の該コンタクト層（２ｅ）上に設けられ，第一の
導電型と反対の第二の導電型の半導体からなる第二高濃
度層（４）と，該コンタクト層（２ｅ）と該第二高濃度
層（４）との間に設けられ，第一導電型の化合物半導体
からなるエッチストッパ層（７）とを有し，該エッチス
トッパ層（７）及び該第二高濃度層（４）は，該コンタ
クト層（２ｅ）上に堆積されたエピタキシャル層である
ことを特徴とする半導体装置。
【請求項４】請求項３記載の半導体装置において，該
エッチストッパ層（７）は，該コンタクト層（２ｅ）及
び該第二高濃度層（４）よりも広い禁制帯幅を有し，か
つＡｌを含む化合物半導体からなることを特徴とする半
導体装置。
【請求項５】請求項１又は請求項２記載の半導体装置
の製造方法において，該基板（１）上に，該コンタクト
層（２ｅ）を最上層とする化合物半導体からなるトラン
ジスタ形成層（２）を堆積する工程と，該コンタクト層
（２ｅ）上に，該エッチストッパ層（７），該第一高濃
度層（３），及び該第二高濃度層（４）とをこの順序で
堆積する工程と，該エッチストッパ層（７）をストッパ
とする選択的エッチングにより，該ソース領域（３１）
又は該ドレイン領域（３２）が形成されるべき領域上に
該トンネルダイオードを構成する該第一高濃度層（３）
及び該第二高濃度層（４）を残して，その他の該第一高
濃度層（３）及び該第二高濃度層（４）を除去する工程
と，次いで，該第一高濃度層（３）の外側に表出する該
エッチストッパ層（７）を，該第一高濃度層（３）及び
該第二高濃度層（４）をマスクとして除去するエッチン
グ工程とを有することを特徴とする半導体装置の製造方
法。
【請求項６】請求項３又は請求項４記載の半導体装置
の製造方法において，該基板（１）上に，該コンタクト
層（２ｅ）を最上層とする化合物半導体からなるトラン
ジスタ形成層（２）を堆積する工程と，該コンタクト層
（２ｅ）上に，該エッチストッパ層（７），及び該第二
高濃度層（４）とをこの順序で堆積する工程と，該エッ
チストッパ層（７）をストッパとする選択的エッチング
により，該ソース領域（３１）又は該ドレイン領域（３
２）が形成されるべき領域上に該トンネルダイオードを
構成する該第二高濃度層（４）を残して，その他の該第
二高濃度層（４）を除去し，該コンタクト層（２ｅ），
該エッチストッパ層（７）及び該第二高濃度層（４）か
ら構成される該トンネルダイオードを形成する工程と，
次いで，該第二高濃度層（４）の外側に表出する該エッ
チストッパ層（７）を，該第二高濃度層（４）をマスク
として除去するエッチング工程とを有することを特徴と
する半導体装置の製造方法。
【請求項７】請求項５又は請求項６記載の半導体装置
の製造方法において，該エッチストッパ層（７）を除去
する該エッチング工程の後，該電界効果トランジスタの
形成領域を画定する素子分離帯（８）を形成する工程
と，次いで，該電界効果トランジスタのゲート電極
（５）を画定する開口（１３）を有するレジストマスク
（１６）を用いて，該トランジスタ形成領域表面に該コ
ンタクト層（２ｅ）を該ソース領域（３１）及び該ドレ
イン領域（３２）とに分割する溝を形成する工程と，次
いで，リフトオフにより該溝上にゲート電極（５）を形
成する工程とを有することを特徴とする半導体装置の製
造方法。