JPH07263676A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】ホットキャリア耐圧に優れ、かつ、寄生抵抗が
小さい半導体装置およびその製造方法を提供する。 【構成】低濃度不純物拡散層３０４，３１４による電界
緩和領域を持つMOSFETにおいて、低濃度不純物拡散層３
０４，３１４より深く高濃度不純物拡散層305,３１５を
形成し、高濃度不純物層と低濃度不純物層に接する金属
層３０６，316,５０５，５１５を有する構造にする。ま
た、ゲート５００，５１０をマスクに低濃度不純物拡散
層３０４，３１４と、高濃度不純物拡散層３０５，３１
５を形成する工程と、基板１００をエッチングする工程
と、メタル層を堆積する工程を有する製造方法をとる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明構造は、微細加工性に優れ
た電界効果型トランジスタおよびその製造方法に関す
る。

【０００２】

【従来の技術】ＭＯＳＦＥＴ（Metal Oxide Silicon Fi
eld Effect Transistor)の高速動作特性を向上させる試
みとして、ゲート長に代表させる素子寸法を縮小（スケ
ーリング）することで、単位幅あたりのチャネル電流を
増大させ、かつ、負荷となるゲート容量を小さくするこ
とが行われてきた。しかし、ゲート長が短くなると、チ
ャネル部の電界が強くなり、ホットキャリア効果と呼ば
れる現象が起き、素子特性を劣化させることが問題とな
ってきている。

【０００３】ホットキャリア効果による素子特性の劣化
メカニズムは、チャネル電界により加速されたキャリア
や、このキャリアが引き起こす衝突電離により生じたキ
ャリア等が、ゲート酸化膜や、ゲート側面の層間絶縁膜
に注入されることにより、チャージがたまり、トランジ
スタの閾電圧を変動させたり、チャネルコンダクタンス
の変動を引き起こすものである。

【０００４】そのため、このホットキャリア効果を低減
するため、キャリアを加速し、ホットな状態とする電界
を緩和することが考えられてきた。代表的な構造および
製造方法として、特開昭54−4482号公報に記述のみられ
るＬＤＤ（Lightly Doped Drain)が知られている。これ
は、ゲート側面に形成した層間絶縁膜（スペーサ）とイ
オン打ち込み法を用いて低濃度の不純物拡散層を設ける
ことで、ゲート端部から高濃度層までの水平方向の距離
を離し、電界を緩和するものである。

【０００５】

【発明が解決しようとする課題】しかし、素子寸法が
０.５μ より小さくなってくると、スペーサ幅も小さく
なるため、有効な電界緩和領域を形成することができな
くなってきている。

【０００６】また、大きな緩和領域を形成すると、低濃
度不純物層によるチャネルの寄生抵抗が増大してしま
い、チャネル電流が減少する問題を生じる。

【０００７】本発明の目的は、寄生抵抗の小さな、か
つ、有効な電界緩和領域を確保した半導体装置およびそ
の製造方法を提供することにある。

【０００８】

【課題を解決するための手段】上記目的を達成するため
に、本発明では基板表面に低濃度拡散層を持ち、拡散層
より基板内部に高濃度不純物層を形成し、高濃度不純物
層に接するようにメタル層を配置した構造にする。即
ち、高濃度層と低濃度層を積層するように形成する。

【０００９】また、基板表面にゲートをマスクに低濃度
不純物層を形成する工程と、低濃度層より基板内部に高
濃度不純物層を形成する工程と、高濃度層の深さまで基
板をエッチングする工程と、高濃度層上にメタルを被着
する工程を有する製造方法にする。これらの工程は、後
で実施例を基に説明するが、全てゲートに対し自己整合
化されたプロセスにより行うことができる。

【００１０】

【作用】ドレインバイアスは、メタル層を介して高濃度
層に加えられる。このときゲート，ドレイン間の電界
は、低濃度層があるために、基板水平方向のみならず深
さ方向にも２次元的に引き延ばされることで、有効に緩
和される。また、基板内部に、低濃度層と高濃度層によ
る濃度分布があるため、電位分布が生じ、電界の最も強
い場所が、素子特性劣化を引き起こすゲート酸化膜等の
絶縁膜から離れた、基板内部に位置する。そのため、キ
ャリアの絶縁膜への注入が減り、素子特性の劣化を抑え
ることができる。

【００１１】また、高濃度層は直接、メタル層に接続す
るため、余計な抵抗を生じることを避けることができ
る。

【００１２】また、この製造工程により、ゲートとの自
己整合的に有効な電界緩和領域を持つ半導体装置を容易
に形成することができる。

【００１３】

【実施例】図１は本発明の基本的な素子構造を表わす素
子の断面図である。また、図２から図６は、図１の構造
の製造工程を示す素子の断面図である。

【００１４】図１において、基板１００表面付近に形成
されたｎ型不純物ウェル層１０５およびｐ型不純物ウェ
ル層１０６上に、それぞれ、ＰＭＯＳおよびＮＭＯＳが
形成されていることを示している。９０１は厚く形成さ
れた絶縁層の素子分離領域を示している。３０４および
３１４はソースおよびドレインとなる、それぞれＰとＮ
型の低濃度不純物拡散層であり、３０５および３１５は
それぞれＰとＮ型の高濃度不純物層である。３０６およ
び３１６は、タングステン層であり、ゲートとスペーサ
９２０により隔てられている。このタングステン層は底
面で高濃度不純物拡散層、側面で低濃度不純物拡散層と
接している。

【００１５】ゲート電極は多結晶シリコン５００，５１
０とタングステン層５０５，５１５の積層Ｔ字型構造に
より、低抵抗ゲートを実現している。ゲート電極がゲー
ト絶縁膜９１０を介して、不純物拡散層間の基板表面の
チャネルに電界効果を及ぼし、電界効果トランジスタ動
作を得ている。この構造では、低濃度拡散層の下に高濃
度拡散層があるため、水平および深さ方向の２次元的に
電界を緩和することができる。

【００１６】以下、図２から図６を用いて、Ｐ基板上に
形成したＣＭＯＳを用い本発明構造の製造方法を説明す
る。

【００１７】図２に示すように、Ｐ型シリコン単結晶基
板１００表面にイオン打ち込み法および熱処理を加える
既知の工程により、リンを含む表面層１０５、およびボ
ロンを含む表面層１０６を形成する。熱酸化により下地
酸化膜層を形成し、既知の化学気相成長法（Chemical V
apor Deposition Method：ＣＶＤ法）によりシリコン窒
化膜を堆積し、ホトレジスト法を用いて、素子領域をパ
ターニングし、基板面垂直方向に異方的にエッチング加
工する。ＮＭＯＳ領域にシリコン窒化膜をマスクにボロ
ンをイオン打ち込みする。基板を熱酸化し素子分離領域
にフィールド酸化膜９０１を形成したのち、熱リン酸に
よりシリコン窒化膜を除去する。適当なトランジスタの
閾値となるように基板表面の不純物濃度をイオン打ち込
みにより調節する。これらの工程は既知のＬＯＣＯＳ工
程であり、詳細な説明は省略する。

【００１８】図３に示すように、基板表面を弗酸水溶液
で洗浄することで、素子領域のシリコン基板を露出させ
た後、基板上に熱酸化により５ｎｍのゲート絶縁膜９１
０を形成し、ＣＶＤ法により多結晶シリコン２００ｎｍ
を堆積する。ＮＭＯＳ領域にはリンを、ＰＭＯＳ領域に
はボロンを５×１０¹⁵cm^-2のドーズ量でイオン打ち込み
する。ホトレジスト法によりゲート電極をパターニング
し異方性ドライエッチングを用いて加工する。ゲート５
００，５１０をマスクに砒素、およびボロンを加速電圧
５ｋｅＶ，ドーズ量５×１０¹³cm^-2イオン打ち込みしＲ
ＴＡ（Rapid Thermal Anneal）法を用いてイオン打ち込
みしたイオンを活性化し、低濃度層３０４，３１４を形
成する。

【００１９】図４に示すように、ＣＶＤ法によりシリコ
ン酸化膜を１５０ｎｍ堆積後、異方的にエッチングする
ことで、ゲート５００，５１０側面にスペーサ９２０を
形成する。ゲートおよびスペーサをマスクに砒素および
ボロンをそれぞれ加速電圧１７０ｋｅＶ，６０ｋｅＶ，
ドーズ量２×１０¹⁵cm^-2イオン打ち込みし、ＲＴＡを用
いて活性化し、高濃度不純物拡散層３０５，３１５を形
成する。

【００２０】図５に示すように、スペーサ９２０および
フィールド酸化膜９０１をマスクに、シリコンを異方的
に５０ｎｍエッチングし、高濃度不純物層上部を露出さ
せる。このとき、ゲートの多結晶シリコン上面に比べ、
スペーサの方が高くなる。そのため、拡散層上のタング
ステン層３０６，３１６とゲート上のタングステン層５
０５，５１５の短絡を有効に防ぐことができる。

【００２１】図６に示すように、基板表面を洗浄後、選
択ＣＶＤ法によりタングステンをシリコンおよび多結晶
シリコン上にのみ堆積する。選択ＣＶＤ法によるタング
ステンの堆積工程は、堆積前のシリコン層表面にあるド
ライエッチング等の他工程による影響層に強く支配され
る。そのため、基板にダメージを与えない洗浄により、
このダメージ層を除去することで、様々な領域に同様に
タングステン膜を成長させることができる。また、ドラ
イエッチングによるダメージは、Ｐ領域で強く現われる
ため、洗浄法により、Ｎ，Ｐ上で異なる厚さを持つ膜を
成長させることができる。これは、低抵抗を必要とする
領域に用いたＮＭＯＳの寄生抵抗を選択的に小さくする
場合等に有効である。

【００２２】以下、通常の配線工程により、図１に示し
たデバイスを得ることができる。

【００２３】実施例では、高濃度不純物層形成後、基板
のエッチングを行ったが、図７から図９に示すように、
基板をエッチングしてから、高濃度層を形成することが
できる。このとき、高濃度層のドーピング時にゲートの
多結晶シリコンへのドーピングを同時に行うことができ
る。図７は低濃度不純物拡散層３０４，３１４を形成し
たところ、図８は基板エッチング後、高濃度不純物拡散
層３０５，３１５を形成したところ、図９は、タングス
テン層を堆積したところを示している。

【００２４】図１０，図１１にさらに耐圧を上げるため
のその他の実施例を示す。チャネル長を短くすると、ソ
ース，ドレイン間にパンチスルーと呼ばれるリーク電流
が生じる。そのため、リーク電流を抑えるために、基板
濃度の高い領域を形成する必要がある。しかし、基板濃
度が高くなると電界を高くしてしまうという問題が生じ
てくる。そこで、図１０に示すように、ゲートおよびス
ペーサ形成後に、これらをマスクにイオン打ち込みする
ことで、リーク電流を抑えるための高濃度基板層３７５
を形成する。ＰＭＯＳ領域をレジスト材でマスクし、ド
レイン側から斜めにイオン打ち込みすると、ドレイン側
では、ドレイン拡散層から離れたチャネル側に高濃度基
板層を形成することができるため、電界を弱めることが
できる。図１１は、その後、ＰＭＯＳ領域に高濃度基板
層３６５を形成したところを示している。

【００２５】図１２に示すように、低濃度不純物層３０
４，３１４で、高濃度層３０５，３１５を包む構造をと
ることができる。このとき、基板との間の空乏層が広く
なるため、拡散層の寄生容量を低減することができる。

【００２６】また、図１３に示すように、高濃度層の下
に基板と反対型導電物をイオン打ち込みすることで、拡
散層下の実効的な基板濃度を低くした層３０７，３１７
を設けることで、寄生容量を下げることもできる。

【００２７】第１の実施例では、ゲートの多結晶シリコ
ンと基板を同時にエッチングしていたが、図１４から図
１６に示すように別々に加工することができる。多結晶
シリコン上にリンガラス（ＰＳＧ）９４２を積層してゲ
ート加工する（図１４）。基板エッチング時には、ＰＳ
Ｇ層９４２がエッチングのマスクとなるため、ゲートの
多結晶シリコンはエッチングされることがない。その
後、沸酸蒸気を用いて、ＰＳＧを選択的にエッチング除
去することでスペーサを隔壁とした構造を得ることがで
きる（図１５）。図１６は、タングステンを堆積したと
ころを示している。

【００２８】また、ゲート上と基板上に別々にメタルを
堆積することができる。図１７から図２１にその様子を
示す。

【００２９】図１７では上記実施例と同様にゲートの多
結晶シリコン上にシリコン窒化膜９４３を堆積した積層
構造で、ゲートの加工を行う。図１８ではＣＶＤ法によ
り酸化膜を堆積後、バイアスＥＣＲ法による酸化膜を堆
積する。図１９では酸化膜表面を化学的−機械研磨(Ｃ
ＭＰ法)によりゲート電極上のシリコン窒化膜９４３が
露出するまで研磨する。図２０ではシリコン窒化膜９４
３を除去する。図２１では拡散層へのコンタクト形成
後、配線６１０を形成する。

【００３０】この方式では、ゲート上のメタル材料にア
ルミニウムのように極めて抵抗の小さなものを選ぶこと
ができ、低抵抗化に有益である。

【００３１】本発明の構造では、ゲートおよび拡散層が
全てタングステンにより低抵抗化されるため、回路設計
上必要となる抵抗素子が形成しにくい問題がある。その
ため、図２２に示すように、タングステンの堆積前に、
薄い酸化膜層９８１を堆積し、コンタクト部を除いて、
タングステンが堆積されない様にすることができる。こ
れにより、多結晶シリコン層による抵抗素子を容易に得
ることができる。従来、高抵抗素子を得るには、不純物
のドーピングを低くしたり、薄い膜にする必要があっ
た。しかし、これらでは、抵抗値のばらつきが大きくな
ること、また、薄膜では配線層とコンタクトを形成する
ことが困難であった。この方式を用いることで、薄い多
結晶シリコンを抵抗素子として用いることができる。

【００３２】また、ゲート上にメタル層を得ることがで
きるので、両面をメタル層５０５および６１０に挾まれ
た容量素子（図２３）を容易に得ることができる。

【００３３】

【発明の効果】低濃度不純物拡散層により基板深さ方向
に電界が緩和されるため、ホットキャリア耐圧の高い、
優れた半導体装置を実現することができる。

【００３４】さらに、ゲートとの自己整合プロセスによ
って低濃度不純物拡散層および高濃度不純物拡散層をメ
タル層によりシャントすることができるため、寄生抵抗
の小さな半導体装置を容易に形成することができる。

【図面の簡単な説明】

【図１】本発明の一実施例の素子構造を示す断面図。

【図２】本発明の一実施例の素子形成の第一工程を示す
断面図。

【図３】本発明の一実施例の素子形成の第二工程を示す
断面図。

【図４】本発明の一実施例の素子形成の第三工程を示す
断面図。

【図５】本発明の一実施例の素子形成の第四工程を示す
断面図。

【図６】本発明の一実施例の素子形成の第五工程を示す
断面図。

【図７】第２の実施例による素子形成の第一工程を示す
断面図。

【図８】第２の実施例による素子形成の第二工程を示す
断面図。

【図９】第２の実施例による素子形成の第三工程を示す
断面図。

【図１０】第３の実施例による素子形成の第一工程を示
す断面図。

【図１１】第３の実施例による素子形成の第二工程を示
す断面図。

【図１２】第４の実施例の構造を示す素子の断面図。

【図１３】第５の実施例の構造を示す素子の断面図。

【図１４】第６の実施例による素子形成の第一工程を示
す断面図。

【図１５】第６の実施例による素子形成の第二工程を示
す断面図。

【図１６】第６の実施例による素子形成の第三工程を示
す断面図。

【図１７】第７の実施例による素子形成の第一工程を示
す断面図。

【図１８】第７の実施例による素子形成の第二工程を示
す断面図。

【図１９】第７の実施例による素子形成の第三工程を示
す断面図。

【図２０】第７の実施例による素子形成の第四工程を示
す断面図。

【図２１】第７の実施例による素子形成の第五工程を示
す断面図。

【図２２】第８の実施例の構造を示す素子の断面図。

【図２３】第９の実施例の構造を示す素子の断面図。

【符号の説明】 １００…シリコン基板、１０５，１０６…ウエル、３０
４，３１４…低濃度不純物拡散層、３０５，３１５…高
濃度不純物拡散層、３０７，３１７…低濃度拡散層、５
００，５１０…ゲート、３０６，３１６，５０５，５１
５…メタル層、９０１…素子分離酸化膜、９１０…ゲー
ト絶縁膜、９２０…シリコン酸化膜スペーサ。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/092 Ｈ０１Ｌ 27/08 ３２１ Ｆ 29/78 ３０１ Ｇ (72)発明者 永井 亮 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 中村 ▲吉▼孝 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 小林 伸好 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内

Claims (5)

【特許請求の範囲】
1. 【請求項１】半導体基板上に形成されたソース，ドレイ
   ン領域，前記ソース，ドレイン領域間の前記半導体基板
   の表面に絶縁膜を介して電界効果を及ぼすゲート電極を
   含む絶縁ゲート型電界効果トランジスタにおいて、前記
   ソース，ドレイン領域が低濃度不純物拡散層と高濃度不
   純物拡散層を含み、前記低濃度不純物層と前記高濃度不
   純物層に接するメタル層を持ち、前記高濃度不純物拡散
   層の少なくとも一部が、前記低濃度拡散層の下に配置さ
   れていることを特徴とする半導体装置。
2. 【請求項２】請求項１において、前記メタル層の下面が
   チャネル面となる前記半導体基板の表面に比べ、前記半
   導体基板の内部に配置されている半導体装置。
3. 【請求項３】請求項１において、前記メタル層がタング
   ステンである半導体装置。
4. 【請求項４】半導体基板上にゲート電極を形成する工程
   と、前記ゲート電極をマスクに低濃度不純物拡散層と高
   濃度不純物拡散層を形成する工程と、前記ゲート電極を
   マスクに前記半導体基板をエッチングする工程と、前記
   ゲート電極をマスクにメタル層を堆積する工程を含むこ
   とを特徴とする半導体装置の製造方法。
5. 【請求項５】請求項４において、前記メタル層を堆積す
   る工程が、選択的な堆積法である半導体装置の製造方
   法。