JPH0828501B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0828501B2 JPH0828501B2 JP60261149A JP26114985A JPH0828501B2 JP H0828501 B2 JPH0828501 B2 JP H0828501B2 JP 60261149 A JP60261149 A JP 60261149A JP 26114985 A JP26114985 A JP 26114985A JP H0828501 B2 JPH0828501 B2 JP H0828501B2
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- impurity concentration
- gate
- gate electrode
- mosfet
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Description
【発明の詳細な説明】 〔技術分野〕 本発明はMOS型電界効果トランジスタ（MOSFET）を有
する半導体装置に関し、特にショートチャネルMOSFETの
特性の向上を図った半導体装置及びその製造方法に関す
るものである。
する半導体装置に関し、特にショートチャネルMOSFETの
特性の向上を図った半導体装置及びその製造方法に関す
るものである。
〔背景技術〕 半導体装置の高集積化に伴ってMOSFETのゲート長は１
μｍからサブミクロンへと微細化が進められている。こ
のゲート長の縮小化に伴ってソース・ドレイン領域の接
合の浅型化、ゲート絶縁膜の薄型化等の問題が生じてい
るが、これと同時にホットキャリヤ注入によるMOSFET特
性の劣化が問題とされている。即ち、ドレイン近傍にお
ける衝突電離により生成されたホットな電子或いは正孔
からなるキャリヤがゲート酸化膜中に注入され、このホ
ットキャリヤがゲートしきい値電圧を変動させてMOSFET
特性を劣化、即ちホットキャリヤ耐圧やドレイン耐圧の
低下を生じさせる。
μｍからサブミクロンへと微細化が進められている。こ
のゲート長の縮小化に伴ってソース・ドレイン領域の接
合の浅型化、ゲート絶縁膜の薄型化等の問題が生じてい
るが、これと同時にホットキャリヤ注入によるMOSFET特
性の劣化が問題とされている。即ち、ドレイン近傍にお
ける衝突電離により生成されたホットな電子或いは正孔
からなるキャリヤがゲート酸化膜中に注入され、このホ
ットキャリヤがゲートしきい値電圧を変動させてMOSFET
特性を劣化、即ちホットキャリヤ耐圧やドレイン耐圧の
低下を生じさせる。
ここで、ホットキャリア耐圧とは、その電圧で一定期
間MOSFETを動作させた時に、ホットキャリアによりMOS
特性（例えば相互コンダクタンスgm）がある許容範囲以
下にまで低下してしまう電圧である。また、ドレイン耐
圧とは、その電圧をドレインに印加したとき、ドレイン
とソースとの間が導通（ドレイン・ソース及び基板から
なる寄生トランジスタがオン）してしまう電圧である。
間MOSFETを動作させた時に、ホットキャリアによりMOS
特性（例えば相互コンダクタンスgm）がある許容範囲以
下にまで低下してしまう電圧である。また、ドレイン耐
圧とは、その電圧をドレインに印加したとき、ドレイン
とソースとの間が導通（ドレイン・ソース及び基板から
なる寄生トランジスタがオン）してしまう電圧である。
このため、ドレイン近傍における電界を緩和して衝突
電離によるホットキャリヤの低減を図る試みがなされて
おり、その一つにLDD（Lightly Doped Drain）構造のMO
SFETがある。このLDD構造は、第７図に示すように、半
導体基板１、ゲート酸化膜２、ゲート電極３及びソース
・ドレイン領域4,5からなるMOSFETにおいて、ソース・
ドレイン領域4,5を高不純物濃度領域4a,5aと、チャネル
側に設けた浅い低不純物濃度領域4b,5bとで構成したも
のであり、この低不純物濃度領域4b,5bの電界緩和作用
によってドレイン近傍における衝突電離を抑制し、ホッ
トキャリヤの低減を図っている。
電離によるホットキャリヤの低減を図る試みがなされて
おり、その一つにLDD（Lightly Doped Drain）構造のMO
SFETがある。このLDD構造は、第７図に示すように、半
導体基板１、ゲート酸化膜２、ゲート電極３及びソース
・ドレイン領域4,5からなるMOSFETにおいて、ソース・
ドレイン領域4,5を高不純物濃度領域4a,5aと、チャネル
側に設けた浅い低不純物濃度領域4b,5bとで構成したも
のであり、この低不純物濃度領域4b,5bの電界緩和作用
によってドレイン近傍における衝突電離を抑制し、ホッ
トキャリヤの低減を図っている。
ところで、このLDD構造は通常ゲート電極を利用した
自己整合法によって製造しており、ゲート電極３を用い
て低不純物濃度領域を形成した後、ゲート電極３の両側
にサイドウォール6,6をCVD膜等によって形成し、このサ
イドウォール6,6を含むゲート電極３を用いて高不純物
濃度領域の形成を行っている。このため、形成されるLD
D構造は、同図から明らかなように、高不純物濃度領域4
a,5aの各内側端は略サイドウォール6,6の両端に位置さ
れ、低不純物濃度領域4b,5bはゲート電極３の両端位置
からサイドウォール6,6の下側に亘る領域に配設される
ことになる。
自己整合法によって製造しており、ゲート電極３を用い
て低不純物濃度領域を形成した後、ゲート電極３の両側
にサイドウォール6,6をCVD膜等によって形成し、このサ
イドウォール6,6を含むゲート電極３を用いて高不純物
濃度領域の形成を行っている。このため、形成されるLD
D構造は、同図から明らかなように、高不純物濃度領域4
a,5aの各内側端は略サイドウォール6,6の両端に位置さ
れ、低不純物濃度領域4b,5bはゲート電極３の両端位置
からサイドウォール6,6の下側に亘る領域に配設される
ことになる。
このようなLDD構造のMOSFETについて本発明者が種々
の実験を行ったところ、このLDD構造のMOSFETでは、低
不純物濃度領域4b,5bの濃度を低減すればそれだけ電界
の緩和には有効であるが、低不純物濃度領域におけるホ
ットキャリヤの不安定性やシリーズ抵抗の増大等が考え
られるために、低濃度化には自ら限界があり、ホットキ
ャリヤの発生減少にも限度があることが判明した。この
点について本発明者が検討を加えたところ、この原因の
一つとしてゲート電極３の両側に設けたサイドウォール
6,6にはホットキャリヤのトラップとして作用する結晶
欠陥が多く発生しており、ドレイン近傍で発生したホッ
トキャリヤがゲート酸化膜２よりもサイドウォール6,6
中に注入されてここに蓄積され、しかもこのサイドウォ
ール6,6が低不純物濃度領域4b,5bの直上位置に設けられ
ているので低不純物濃度領域に大きく影響するために、
MOSFET特性の劣化を引き起こすことがあると推測され
る。
の実験を行ったところ、このLDD構造のMOSFETでは、低
不純物濃度領域4b,5bの濃度を低減すればそれだけ電界
の緩和には有効であるが、低不純物濃度領域におけるホ
ットキャリヤの不安定性やシリーズ抵抗の増大等が考え
られるために、低濃度化には自ら限界があり、ホットキ
ャリヤの発生減少にも限度があることが判明した。この
点について本発明者が検討を加えたところ、この原因の
一つとしてゲート電極３の両側に設けたサイドウォール
6,6にはホットキャリヤのトラップとして作用する結晶
欠陥が多く発生しており、ドレイン近傍で発生したホッ
トキャリヤがゲート酸化膜２よりもサイドウォール6,6
中に注入されてここに蓄積され、しかもこのサイドウォ
ール6,6が低不純物濃度領域4b,5bの直上位置に設けられ
ているので低不純物濃度領域に大きく影響するために、
MOSFET特性の劣化を引き起こすことがあると推測され
る。
なお、LDD構造については、例えばアイイーイーイー
トランザクションズオンエレクトロンデバイセズ，オー
ディー29巻,4号（IEEE TRANSACTIONS ON ELECTRON DETI
CES,VOL,ED-29,No.4,）のP590〜P596に示されている。
トランザクションズオンエレクトロンデバイセズ，オー
ディー29巻,4号（IEEE TRANSACTIONS ON ELECTRON DETI
CES,VOL,ED-29,No.4,）のP590〜P596に示されている。
本発明の目的は、LDD構造のMOSFETにおけるホットキ
ャリヤ耐圧及びドレイン耐圧の向上を図ってMOSFET特性
の向上を図ることのできる半導体装置を提供することに
ある。
ャリヤ耐圧及びドレイン耐圧の向上を図ってMOSFET特性
の向上を図ることのできる半導体装置を提供することに
ある。
また、本発明の他の目的は、ホットキャリヤ耐圧やド
レイン耐圧の良好なMOSFETを有する半導体装置の有効な
製造方法を提供することにある。
レイン耐圧の良好なMOSFETを有する半導体装置の有効な
製造方法を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴
は、本明細書の記述および添付図面からあきらかになる
であろう。
は、本明細書の記述および添付図面からあきらかになる
であろう。
本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、LDD構造のMOSFETにおいて、ゲート電極が
少なくともドレイン領域の低不純物濃度領域上を覆うよ
うに構成することにより、低不純物濃度直上におけるサ
イドウォール等のホットキャリヤのトラップ部位を解消
し、MOSFETにおけるホットキャリヤ耐圧やドレイン耐圧
の向上を図ることができる。
少なくともドレイン領域の低不純物濃度領域上を覆うよ
うに構成することにより、低不純物濃度直上におけるサ
イドウォール等のホットキャリヤのトラップ部位を解消
し、MOSFETにおけるホットキャリヤ耐圧やドレイン耐圧
の向上を図ることができる。
また、ゲート電極（第１ゲート）のパターン形成前
に、これよりも狭い幅のマスク（第２ゲート）を形成し
て低不純物濃度領域を形成し、しかる上でこの低不純物
濃度領域を覆うようにゲート電極をパターン形成し、か
つ高不純物濃度領域を形成してLDD構造のMOSFETを製造
することにより、これまでのLDDMOSFETの製造工程を大
幅に変更することなく容易に前記構造のMOSFETを製造す
ることができる。
に、これよりも狭い幅のマスク（第２ゲート）を形成し
て低不純物濃度領域を形成し、しかる上でこの低不純物
濃度領域を覆うようにゲート電極をパターン形成し、か
つ高不純物濃度領域を形成してLDD構造のMOSFETを製造
することにより、これまでのLDDMOSFETの製造工程を大
幅に変更することなく容易に前記構造のMOSFETを製造す
ることができる。
〔参考例１〕 第１図は本発明の一参考例のMOSFETを示しており、一
導電型、例えばP-型のシリコン基板11の主面にフィール
ド酸化膜17を形成することにより活性領域を画成し、こ
の活性領域にゲート酸化膜12及び多結晶シリコンからな
るゲート電極13を形成する。また、前記シリコン基板11
の主面には基板と逆導電型（Ｎ型）の高不純物濃度領域
14a,15aと低不純物濃度領域14b,15bからなるソース・ド
レイン領域14,15を形成している。そして、ここでは前
記ゲート電極13は前記低不純物濃度領域14b,15bの略全
域を覆うような長さ、即ちゲート電極13の両端が高不純
物濃度領域14a,15aに夫々達するような長さに構成して
いる。図中、18はゲート電極13上に形成したシリコン酸
化膜でゲート電極13よりも短く形成しており、その両側
にはCVDシリコン酸化膜からなるサイドウォール絶縁膜1
6,16が形成してある。また、19は層間絶縁膜、20,21は
夫々ソース電極及びドレイン電極である。
導電型、例えばP-型のシリコン基板11の主面にフィール
ド酸化膜17を形成することにより活性領域を画成し、こ
の活性領域にゲート酸化膜12及び多結晶シリコンからな
るゲート電極13を形成する。また、前記シリコン基板11
の主面には基板と逆導電型（Ｎ型）の高不純物濃度領域
14a,15aと低不純物濃度領域14b,15bからなるソース・ド
レイン領域14,15を形成している。そして、ここでは前
記ゲート電極13は前記低不純物濃度領域14b,15bの略全
域を覆うような長さ、即ちゲート電極13の両端が高不純
物濃度領域14a,15aに夫々達するような長さに構成して
いる。図中、18はゲート電極13上に形成したシリコン酸
化膜でゲート電極13よりも短く形成しており、その両側
にはCVDシリコン酸化膜からなるサイドウォール絶縁膜1
6,16が形成してある。また、19は層間絶縁膜、20,21は
夫々ソース電極及びドレイン電極である。
この構成によれば、ソース・ドレイン領域14,15は夫
々チャネル領域側に低不純物濃度領域14b,15bを構成し
ているため、これまでのLDD構造と同様にソース・ドレ
イン領域間の特にドレイン近傍における電界を緩和し、
衝突電離によるホットキャリヤの発生を抑制してホット
キャリア耐圧の向上を図ることができる。また、この構
成ではゲート電極13が低不純物濃度領域14b,15bを覆う
ように形成しているので、この低不純物濃度領域14b,15
bの直上位置にはサイドウォールとしてのホットキャリ
ヤのトラップが多いCVDシリコン酸化膜が存在すること
はなく、ホットキャリヤが発生された場合にも低不純物
濃度領域直上位置に注入されたホットキャリヤが保持
（トラップ）されることはない。これにより、低不純物
濃度領域におけるホットキャリヤの影響が低減され、ド
レイン耐圧の向上等MOSFETの特性の向上を図ることがで
きる。
々チャネル領域側に低不純物濃度領域14b,15bを構成し
ているため、これまでのLDD構造と同様にソース・ドレ
イン領域間の特にドレイン近傍における電界を緩和し、
衝突電離によるホットキャリヤの発生を抑制してホット
キャリア耐圧の向上を図ることができる。また、この構
成ではゲート電極13が低不純物濃度領域14b,15bを覆う
ように形成しているので、この低不純物濃度領域14b,15
bの直上位置にはサイドウォールとしてのホットキャリ
ヤのトラップが多いCVDシリコン酸化膜が存在すること
はなく、ホットキャリヤが発生された場合にも低不純物
濃度領域直上位置に注入されたホットキャリヤが保持
（トラップ）されることはない。これにより、低不純物
濃度領域におけるホットキャリヤの影響が低減され、ド
レイン耐圧の向上等MOSFETの特性の向上を図ることがで
きる。
次に、前記MOSFETの製造方法を第２図（Ａ）〜（Ｆ）
を用いて説明する。
を用いて説明する。
先ず、同図（Ａ）のように、P-型のシリコン単結晶か
らなる半導体基板11に常法によってフィールド酸化膜17
とゲート酸化膜12を形成する。そして、同図（Ｂ）のよ
うに、全面に多結晶シリコン13Aを成長させ、かつその
表面を熱酸化してシリコン酸化膜18Aを形成する。そし
て、フォトレジスト22等を用いて同図（Ｃ）のように前
記シリコン酸化膜18Aを実効チャネル長に相当する長さ
にパターンエッチングする。そして、このフォトレジス
ト22及びエッチングされたシリコン酸化膜18をマスクと
して基板と逆導電型の不純物、例えばリンを低ドーズ量
（例えば、１〜５×1012cm-2）でイオン打ち込みして低
不純物濃度（N-型）領域14b,15bを形成する。
らなる半導体基板11に常法によってフィールド酸化膜17
とゲート酸化膜12を形成する。そして、同図（Ｂ）のよ
うに、全面に多結晶シリコン13Aを成長させ、かつその
表面を熱酸化してシリコン酸化膜18Aを形成する。そし
て、フォトレジスト22等を用いて同図（Ｃ）のように前
記シリコン酸化膜18Aを実効チャネル長に相当する長さ
にパターンエッチングする。そして、このフォトレジス
ト22及びエッチングされたシリコン酸化膜18をマスクと
して基板と逆導電型の不純物、例えばリンを低ドーズ量
（例えば、１〜５×1012cm-2）でイオン打ち込みして低
不純物濃度（N-型）領域14b,15bを形成する。
次いで、同図（Ｄ）のように、基板上全面にCVD法に
よってシリコン酸化膜16Aを成長させ、その後これを反
応性イオンエッチング法等の異方性の高いドライエッチ
ング法、例えばRIE（反応性イオンエッチング）によっ
てエッチングすることにより、同図（Ｅ）のように前記
シリンコン酸化膜18の両側にサイドウォール16,16を形
成する。この場合、サイドウォール16,16の長さは成長
させたCVDシリコン酸化膜16Aの厚さに依存されることは
言うまでもない。
よってシリコン酸化膜16Aを成長させ、その後これを反
応性イオンエッチング法等の異方性の高いドライエッチ
ング法、例えばRIE（反応性イオンエッチング）によっ
てエッチングすることにより、同図（Ｅ）のように前記
シリンコン酸化膜18の両側にサイドウォール16,16を形
成する。この場合、サイドウォール16,16の長さは成長
させたCVDシリコン酸化膜16Aの厚さに依存されることは
言うまでもない。
そして、このシリコン酸化膜18及びサイドウォール1
6,16をマスクとして前記多結晶シリコン13Aをエッチン
グし、同図（Ｆ）のようにゲート電極13をパターン形成
する。その上で、このゲード電極13をマスクにして基板
と逆導電型の不純物、例えば砒素を高ドーズ量（0.5〜
1.0×1016cm-2）でイオン打ち込みして高不純物濃度（N
+型）領域14a,15aを形成する。これにより、ソース・ド
レイン領域14,15は前述のようにLDD構造とされ、かつ高
不純物濃度領域14a,15aの形成によってチャネル領域両
側に残されるように形成された低不純物濃度領域14b,15
bは、その上部を前記ゲート電極13に覆われた構成にさ
れる。
6,16をマスクとして前記多結晶シリコン13Aをエッチン
グし、同図（Ｆ）のようにゲート電極13をパターン形成
する。その上で、このゲード電極13をマスクにして基板
と逆導電型の不純物、例えば砒素を高ドーズ量（0.5〜
1.0×1016cm-2）でイオン打ち込みして高不純物濃度（N
+型）領域14a,15aを形成する。これにより、ソース・ド
レイン領域14,15は前述のようにLDD構造とされ、かつ高
不純物濃度領域14a,15aの形成によってチャネル領域両
側に残されるように形成された低不純物濃度領域14b,15
bは、その上部を前記ゲート電極13に覆われた構成にさ
れる。
以下、常法によりゲート酸化膜12をエッチング除去し
てソース・ドレイン領域14,15のシリコン基板11主面を
露呈させ、その上で層間絶縁膜19を形成し、コンタクト
ホールを開設した後にソース・ドレインの各電極20,21
を形成することにより、第１図に示すMOSFETを得ること
ができる。
てソース・ドレイン領域14,15のシリコン基板11主面を
露呈させ、その上で層間絶縁膜19を形成し、コンタクト
ホールを開設した後にソース・ドレインの各電極20,21
を形成することにより、第１図に示すMOSFETを得ること
ができる。
〔参考例２〕 第３図（Ａ），（Ｂ）は本発明の他の参考例を示すも
のである。この参考例では前記参考例のシリコン酸化膜
18に代えて高融点金属シリサイド膜23を使用している。
のである。この参考例では前記参考例のシリコン酸化膜
18に代えて高融点金属シリサイド膜23を使用している。
即ち、前記第２図（Ｂ）のときに多結晶シリンコン13
A上にタングステン（又はモリブテン，チタン，タンタ
ル）等の高融点金属を形成しかつこれをシリサイド化反
応させ、或いは直接スパッタ又はCVDにより高融点金属
シリサイドを形成する。そして、これをフォトレジスト
22を利用してパターンエッチングすることにより第３図
（Ａ）のように多結晶シリコン13A上にパターン形成し
た高融点金属シリサイド膜23を得ている。そして、この
高融点金属シリサイド膜23をマスクにして不純物のイオ
ン打ち込みを行い、低不純物濃度領域14b,15bを形成す
る。
A上にタングステン（又はモリブテン，チタン，タンタ
ル）等の高融点金属を形成しかつこれをシリサイド化反
応させ、或いは直接スパッタ又はCVDにより高融点金属
シリサイドを形成する。そして、これをフォトレジスト
22を利用してパターンエッチングすることにより第３図
（Ａ）のように多結晶シリコン13A上にパターン形成し
た高融点金属シリサイド膜23を得ている。そして、この
高融点金属シリサイド膜23をマスクにして不純物のイオ
ン打ち込みを行い、低不純物濃度領域14b,15bを形成す
る。
次いで、第２図の工程と全く同様にして高融点金属シ
リサイド膜23の両側にサイドウォール16,16を形成す
る。このシリサイド膜23及びサイドウォール16をマスク
として第３図（Ｂ）のように多結晶シリコン13Aをパタ
ーン形成してゲート電極13を形成し、更に不純物のイオ
ン打ち込みを行って高不純物濃度領域14a,15aを形成す
る。
リサイド膜23の両側にサイドウォール16,16を形成す
る。このシリサイド膜23及びサイドウォール16をマスク
として第３図（Ｂ）のように多結晶シリコン13Aをパタ
ーン形成してゲート電極13を形成し、更に不純物のイオ
ン打ち込みを行って高不純物濃度領域14a,15aを形成す
る。
以下、参考例１と同様に層間絶縁膜やソース・ドレイ
ン電極を形成すれば、LDD構造のMOSFETが完成される。
ン電極を形成すれば、LDD構造のMOSFETが完成される。
本参考例によってもLDD構造のソース・ドレイン領域1
4,15の低不純物濃度領域14b,15bはゲート電極13によっ
てその上部が覆われることになり、前記第１図の構造の
ものと同様にMOSFET特性の向上を達成できる。なお、本
実施例のMOSFETはゲート電極13をシリサイド化している
ので、高速動作を可能とする。
4,15の低不純物濃度領域14b,15bはゲート電極13によっ
てその上部が覆われることになり、前記第１図の構造の
ものと同様にMOSFET特性の向上を達成できる。なお、本
実施例のMOSFETはゲート電極13をシリサイド化している
ので、高速動作を可能とする。
〔参考例３〕 第４図（Ａ），（Ｂ）は更に他の参考例を示してお
り、前記第１図と第３図の参考例を複合させた構造とし
ている。
り、前記第１図と第３図の参考例を複合させた構造とし
ている。
即ち、第４図（Ａ）のように多結晶シリコン13A上に
高融点金属シリサイド膜23とシリコン酸化膜18を積層成
長した上でこれらを一体的にフォトレジスト22でパター
ン形成し、これをマスクにして低不純物濃度領域14b,15
bを形成する。その後、高融点金属シリサイド膜23及び
シリコン酸化膜18の両側にサイドウォール16,16を形成
し、これをマスクにして多結晶シリコン13Aをパターン
形成して同図（Ｂ）のようにゲート電極13を形成する。
そして、これをマスクにして高不純物濃度領域14a,15a
を形成し、前記各参考例と同様のMOSFETを構成できる。
高融点金属シリサイド膜23とシリコン酸化膜18を積層成
長した上でこれらを一体的にフォトレジスト22でパター
ン形成し、これをマスクにして低不純物濃度領域14b,15
bを形成する。その後、高融点金属シリサイド膜23及び
シリコン酸化膜18の両側にサイドウォール16,16を形成
し、これをマスクにして多結晶シリコン13Aをパターン
形成して同図（Ｂ）のようにゲート電極13を形成する。
そして、これをマスクにして高不純物濃度領域14a,15a
を形成し、前記各参考例と同様のMOSFETを構成できる。
本参考例のMOSFETでは、ゲート電極13のシリサイド化
によって高速動作を可能にするとともに、多結晶シリコ
ン13Aのエッチング時に際しては、シリコン酸化膜18に
よってエッチングダメージから高融点金属シリサイド膜
23を保護できる。
によって高速動作を可能にするとともに、多結晶シリコ
ン13Aのエッチング時に際しては、シリコン酸化膜18に
よってエッチングダメージから高融点金属シリサイド膜
23を保護できる。
〔参考例４〕 第５図（Ａ）〜（Ｄ）は更に異なる実施例をその製造
方法とともに示す。
方法とともに示す。
この実施例は、先ず同図（Ａ）のように多結晶シリコ
ン13Bを比較的厚く成長させ更にシリコン酸化膜18BをCV
D又は熱酸化により形成する。その上でフォトレジスト2
2のマスクを形成する。そして、同図（Ｂ）のようにこ
のフォトレジスト22をマスクとして前記シリコン酸化膜
18B及び多結晶シリコン13Bを厚さ方向の途中までエッチ
ングする。この状態で不純物をイオン打ち込みし、低不
純物濃度領域14b,15bを形成する。
ン13Bを比較的厚く成長させ更にシリコン酸化膜18BをCV
D又は熱酸化により形成する。その上でフォトレジスト2
2のマスクを形成する。そして、同図（Ｂ）のようにこ
のフォトレジスト22をマスクとして前記シリコン酸化膜
18B及び多結晶シリコン13Bを厚さ方向の途中までエッチ
ングする。この状態で不純物をイオン打ち込みし、低不
純物濃度領域14b,15bを形成する。
次いで、フォトレジスト22を除去した後、同図（Ｃ）
のように、基板上全面に成長させたCVDシリコン酸化膜
の成長及びその異方性エッチングによって、シリコン酸
化膜18B及びエッチングされなかった多結晶シリコン13B
の部分の両側にサイドウォール16,16を形成する。そし
て、この状態でシリコン酸化膜18B及び16をマスクとし
て再度多結晶シリコン13Bをエッチングして薄い部分の
多結晶シリコンを完全にエッチングさせると、同図
（Ｄ）のように多結晶シリコンのサイドウォール16,16
下側の部分及びこれらに挟まれる厚い部分のみが残され
てゲート電極13が形成される。その上で、このゲート電
極13をマスクにして高不純物濃度領域14a,15aをイオン
打ち込みによって形成し、前記各参考例と同様のMOSFET
を完成する。
のように、基板上全面に成長させたCVDシリコン酸化膜
の成長及びその異方性エッチングによって、シリコン酸
化膜18B及びエッチングされなかった多結晶シリコン13B
の部分の両側にサイドウォール16,16を形成する。そし
て、この状態でシリコン酸化膜18B及び16をマスクとし
て再度多結晶シリコン13Bをエッチングして薄い部分の
多結晶シリコンを完全にエッチングさせると、同図
（Ｄ）のように多結晶シリコンのサイドウォール16,16
下側の部分及びこれらに挟まれる厚い部分のみが残され
てゲート電極13が形成される。その上で、このゲート電
極13をマスクにして高不純物濃度領域14a,15aをイオン
打ち込みによって形成し、前記各参考例と同様のMOSFET
を完成する。
本参考例では、多結晶シリコン13Bのみを形成すれば
よく、シリコン酸化膜や金属シリサイド膜等を形成する
必要がないので、製造工程を短縮できる。
よく、シリコン酸化膜や金属シリサイド膜等を形成する
必要がないので、製造工程を短縮できる。
第６図（Ａ），（Ｂ）は本発明の具体的実施例を示
す。
す。
この実施例では、同図（Ａ）のように、多結晶シリコ
ン13A上に高融点金属シリサイド膜23,シリコン酸化膜18
を積層して形成した後、第４図（Ａ）のときと同様にこ
れら高融点金属シリサイド膜23とシリコン酸化膜18をフ
ォトレジスト22をマスクとしてパターンエッチングす
る。この状態で低不純物濃度領域14b,15bを形成する。
ン13A上に高融点金属シリサイド膜23,シリコン酸化膜18
を積層して形成した後、第４図（Ａ）のときと同様にこ
れら高融点金属シリサイド膜23とシリコン酸化膜18をフ
ォトレジスト22をマスクとしてパターンエッチングす
る。この状態で低不純物濃度領域14b,15bを形成する。
次いで、全面にCVDシリコン酸化膜を成長しかつこれ
を異方性エッチングすることにより前記高融点金属シリ
サイド膜23とシリコン酸化膜18の両側に第６図（Ｂ）の
ようにサイドウォール16,16を形成する。
を異方性エッチングすることにより前記高融点金属シリ
サイド膜23とシリコン酸化膜18の両側に第６図（Ｂ）の
ようにサイドウォール16,16を形成する。
しかる上で、このサイドウォール16,16を利用して多
結晶シリコン13Aをパターン形成してゲート電極13を形
成し、更に本実施例では再度CVDシリコン酸化膜を基板
上全面に成長しかつこれを異方性エッチングすることに
より、同図（Ｂ）のように前記サイドウォール16,16及
びゲート電極13の両側にサイドウォール24,24を形成す
る。そして、このサイドウォール24,24及びゲート電極1
3等をマスクとして高不純物濃度領域14a,15aを形成す
る。
結晶シリコン13Aをパターン形成してゲート電極13を形
成し、更に本実施例では再度CVDシリコン酸化膜を基板
上全面に成長しかつこれを異方性エッチングすることに
より、同図（Ｂ）のように前記サイドウォール16,16及
びゲート電極13の両側にサイドウォール24,24を形成す
る。そして、このサイドウォール24,24及びゲート電極1
3等をマスクとして高不純物濃度領域14a,15aを形成す
る。
本実施例では全ての膜をサイドウォール16,24で覆っ
ているので、その後におけるゲート酸化膜12のエッチン
グ時におけるこれら膜のエッチングダメージを防止でき
る。
ているので、その後におけるゲート酸化膜12のエッチン
グ時におけるこれら膜のエッチングダメージを防止でき
る。
（１）LDD構造のMOSFETにおいて、ゲート電極がソース
・ドレイン領域の低不純物濃度領域上を覆うように構成
しているので、低不純物濃度直上におけるサイドウォー
ル等のホットキャリヤのトラップ部位を解消し、MOSFET
におけるホットキャリヤ耐圧やドレイン耐圧の向上を図
ることができる。
・ドレイン領域の低不純物濃度領域上を覆うように構成
しているので、低不純物濃度直上におけるサイドウォー
ル等のホットキャリヤのトラップ部位を解消し、MOSFET
におけるホットキャリヤ耐圧やドレイン耐圧の向上を図
ることができる。
（２）ゲート電極のパターン形成前に、これよりも狭い
幅のマスクを形成して低不純物濃度領域を形成し、しか
る上でこの低不純物濃度領域を覆うようにゲート電極を
パターン形成し、かつ高不純物濃度領域を形成してLDD
構造のMOSFETを製造することにより、これまでのLDDMOS
FETの製造工程を大幅に変更することなく容易に前記構
造のMOSFETを製造することができる。
幅のマスクを形成して低不純物濃度領域を形成し、しか
る上でこの低不純物濃度領域を覆うようにゲート電極を
パターン形成し、かつ高不純物濃度領域を形成してLDD
構造のMOSFETを製造することにより、これまでのLDDMOS
FETの製造工程を大幅に変更することなく容易に前記構
造のMOSFETを製造することができる。
（３）低不純物濃度領域を形成するためのマスクに金属
シリサイド膜を利用しているので、この金属シリサイド
膜がゲート電極と一体化してゲート電極の低抵抗化を図
り、MOSFETの高速化を達成できる。
シリサイド膜を利用しているので、この金属シリサイド
膜がゲート電極と一体化してゲート電極の低抵抗化を図
り、MOSFETの高速化を達成できる。
（４）低不純物濃度領域を形成するためのマスクの両側
にサイドウォールを形成しているので、これらマスクを
構成する膜を、ゲート電極のパターン形成に際してのエ
ッチングダメージから防止できる。
にサイドウォールを形成しているので、これらマスクを
構成する膜を、ゲート電極のパターン形成に際してのエ
ッチングダメージから防止できる。
（５）ゲート電極を構成する多結晶シリコンを厚く形成
しておき、これを部分的にエッチングして低不純物濃度
領域のマスク及びゲート電極を形成しているので、金属
シリサイド膜やシリコン酸化膜を形成する場合に比較し
て製造工程の簡易化を図ることができる。
しておき、これを部分的にエッチングして低不純物濃度
領域のマスク及びゲート電極を形成しているので、金属
シリサイド膜やシリコン酸化膜を形成する場合に比較し
て製造工程の簡易化を図ることができる。
以上本発明者によってなされた発明を実施例にもとづ
き具体的に説明したが、本発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。
き具体的に説明したが、本発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。
たとえば、各半導体領域の導電型は逆であってもよ
い。又、本発明はＮ及びＰチャネルMOSFETを備えた相補
型半導体装置（CMOSIC）にも適用できる。すなわち、CM
OSICにおけるＮ（Ｐ）チャネルMOSFETに適用して有効で
ある。また、第１図及び第２図，第３図，第５図の実施
例においても、最終的に形成したゲート電極の両側に、
第６図の実施例のように更にサイドウォールを形成して
おけば、後工程のエッチング時におけるエッチングダメ
ージからゲート電極を保護することができる。また、サ
イドウォールの長さを高不純物濃度領域を構成する不純
物の拡散速度に応じて適宜調整することにより、低不純
物濃度領域とこれを覆うゲート電極との関係を細かく調
整することができる。また、場合によってドレイン領域
のみをLDD構造とした場合には、このドレイン領域の低
不純物濃度領域上をゲート電極で覆うようにすればよ
い。
い。又、本発明はＮ及びＰチャネルMOSFETを備えた相補
型半導体装置（CMOSIC）にも適用できる。すなわち、CM
OSICにおけるＮ（Ｐ）チャネルMOSFETに適用して有効で
ある。また、第１図及び第２図，第３図，第５図の実施
例においても、最終的に形成したゲート電極の両側に、
第６図の実施例のように更にサイドウォールを形成して
おけば、後工程のエッチング時におけるエッチングダメ
ージからゲート電極を保護することができる。また、サ
イドウォールの長さを高不純物濃度領域を構成する不純
物の拡散速度に応じて適宜調整することにより、低不純
物濃度領域とこれを覆うゲート電極との関係を細かく調
整することができる。また、場合によってドレイン領域
のみをLDD構造とした場合には、このドレイン領域の低
不純物濃度領域上をゲート電極で覆うようにすればよ
い。
以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野であるMOSFET素子に単独
に適用した場合について説明したが、それに限定される
ものではなく、LDD構造のMOSFETを備える半導体集積回
路等の半導体装置の全てに適用できる。
明をその背景となった利用分野であるMOSFET素子に単独
に適用した場合について説明したが、それに限定される
ものではなく、LDD構造のMOSFETを備える半導体集積回
路等の半導体装置の全てに適用できる。
【図面の簡単な説明】 第１図は本発明に係る参考例の断面図、 第２図（Ａ）〜（Ｆ）は第１図の参考例の製造方法を説
明するための断面工程図、 第３図（Ａ），（Ｂ）は他の参考例の主要な製造工程を
示す断面図、 第４図（Ａ），（Ｂ）は更に他の参考例の主要な製造工
程を示す断面図、 第５図（Ａ）〜（Ｄ）は異なる参考例の主要な製造工程
を示す断面図、 第６図（Ａ），（Ｂ）は本発明の構成を示す実施例の主
要な製造工程を示す断面図、 第７図は従来のLDD構造のMOSFETの断面図である。 1,11……半導体基板、2,12……ゲート酸化膜、3,13……
ゲート電極、4,14……ソース領域、5,15……ドレイン領
域、14a,15a……高不純物濃度領域、14b,15b……低不純
物濃度領域、16……サイドウォール、17……フィールド
酸化膜、18……シリコン酸化膜、19……層間絶縁膜、20
……ソース電極、21……ドレイン電極、22……フォトレ
ジスト、23……金属シリサイド膜、24……サイドウォー
ル。
明するための断面工程図、 第３図（Ａ），（Ｂ）は他の参考例の主要な製造工程を
示す断面図、 第４図（Ａ），（Ｂ）は更に他の参考例の主要な製造工
程を示す断面図、 第５図（Ａ）〜（Ｄ）は異なる参考例の主要な製造工程
を示す断面図、 第６図（Ａ），（Ｂ）は本発明の構成を示す実施例の主
要な製造工程を示す断面図、 第７図は従来のLDD構造のMOSFETの断面図である。 1,11……半導体基板、2,12……ゲート酸化膜、3,13……
ゲート電極、4,14……ソース領域、5,15……ドレイン領
域、14a,15a……高不純物濃度領域、14b,15b……低不純
物濃度領域、16……サイドウォール、17……フィールド
酸化膜、18……シリコン酸化膜、19……層間絶縁膜、20
……ソース電極、21……ドレイン電極、22……フォトレ
ジスト、23……金属シリサイド膜、24……サイドウォー
ル。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 甲藤 久郎 東京都小平市上水本町1450番地 株式会社 日立製作所武蔵工場内 (56)参考文献 特開 昭57−83061（ＪＰ，Ａ) 特開 昭60−113472（ＪＰ，Ａ) 特開 昭61−201473（ＪＰ，Ａ) 特開 昭61−119078（ＪＰ，Ａ)
Claims (1)
- 【請求項１】半導体基体主面に絶縁膜を介して第１ゲー
トとなるべき多結晶シリコン層を形成する工程、 その多結晶シリコン層上に第２ゲートとなるべき高融点
シリサイド層を形成する工程、 前記高融点シリサイド層を選択的にエッチングし、第２
ゲートをパターン形成する工程、 第２ゲートに自己整合されるようにして第１導電型を示
す不純物を前記基体内に導入して第１不純物濃度を有す
る第１領域を形成する工程、 第２ゲートにサイドウォール絶縁膜を形成する工程、 前記サイドウォール絶縁膜を利用して前記多結晶シリコ
ン層を選択的にエッチングし、第１ゲートをパターン形
成する工程、 前記第２ゲートに、前記第１ゲートのサイドウォール絶
縁膜を含めて連続的に覆うように他のサイドウォール絶
縁膜を形成する工程、 前記第２ゲートの他のサイドウォール絶縁膜に自己整合
されるようにして第１導電型を示す不純物を前記基体内
に導入して前記第１不純物濃度より高い第２不純物濃度
で、かつその第１領域よりも深い第２領域を形成する工
程、 とから成ることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60261149A JPH0828501B2 (ja) | 1985-11-22 | 1985-11-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60261149A JPH0828501B2 (ja) | 1985-11-22 | 1985-11-22 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62122273A JPS62122273A (ja) | 1987-06-03 |
| JPH0828501B2 true JPH0828501B2 (ja) | 1996-03-21 |
Family
ID=17357782
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60261149A Expired - Lifetime JPH0828501B2 (ja) | 1985-11-22 | 1985-11-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0828501B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01138758A (ja) * | 1987-11-26 | 1989-05-31 | Toshiba Corp | 半導体装置およびその製造方法 |
| JPH01206667A (ja) * | 1988-02-15 | 1989-08-18 | Toshiba Corp | Ｍｏｓ型集積回路およびその製造方法 |
| US5141891A (en) * | 1988-11-09 | 1992-08-25 | Mitsubishi Denki Kabushiki Kaisha | MIS-type semiconductor device of LDD structure and manufacturing method thereof |
| JPH0311743A (ja) * | 1989-06-09 | 1991-01-21 | Sony Corp | Ｍｉｓ型半導体装置 |
| US5061647A (en) * | 1990-10-12 | 1991-10-29 | Motorola, Inc. | ITLDD transistor having variable work function and method for fabricating the same |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5783061A (en) * | 1980-11-11 | 1982-05-24 | Nec Corp | Manufacture of semiconductor integrated circuit |
| JPS60113472A (ja) * | 1983-11-24 | 1985-06-19 | Toshiba Corp | 半導体装置の製造方法 |
| JPS61119078A (ja) * | 1984-11-14 | 1986-06-06 | Toshiba Corp | Ｍｏｓ型半導体装置 |
| JPS61201473A (ja) * | 1985-03-04 | 1986-09-06 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
-
1985
- 1985-11-22 JP JP60261149A patent/JPH0828501B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62122273A (ja) | 1987-06-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |