JPH07264049A - 論理ゲート - Google Patents
論理ゲートInfo
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- JPH07264049A JPH07264049A JP7035312A JP3531295A JPH07264049A JP H07264049 A JPH07264049 A JP H07264049A JP 7035312 A JP7035312 A JP 7035312A JP 3531295 A JP3531295 A JP 3531295A JP H07264049 A JPH07264049 A JP H07264049A
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- gate
- logic
- pair
- transistor
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
- H03K19/21—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical
- H03K19/215—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical using field-effect transistors
- H03K19/217—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical using field-effect transistors using Schottky type FET [MESFET]
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- Physics & Mathematics (AREA)
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- General Engineering & Computer Science (AREA)
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Abstract
(57)【要約】
【目的】 排他的論理和タイプの論理ゲートにおいて、
伝搬時間を短縮し、また立ち上がりスイッチング時間と
立ち下がりスイッチング時間とを平衡させる。 【構成】 ２つの２値入力ａ、ｂを持ったＸＯＲ論理ゲ
ートであって、この論理ゲートは入力ＮＯＲゲート（１
１）と、２つの遅延回路（１３ａ、１３ｂ）と、一対の
ＮＯＲゲート（１２ａ、１２ｂ）とを備え、入力ＮＯＲ
ゲートは入力ａ、ｂを受け取り、２つの遅延回路はそれ
ぞれの入力ａ、ｂを遅延させることで、入力ＮＯＲゲー
トによってもたらされる遅れをほぼ相殺し、一対のＮＯ
Ｒゲートは、入力ＮＯＲゲートの出力信号（Ａ１）を共
に受け取り、またそれぞれ入力ａおよびｂを受け取り、
また共通の出力点（Ａ）を有し、この出力点がこのＮＯ
Ｒゲート対の出力信号（Ａ１、Ａ２）に対するＯＲ関数
を形成する。
伝搬時間を短縮し、また立ち上がりスイッチング時間と
立ち下がりスイッチング時間とを平衡させる。 【構成】 ２つの２値入力ａ、ｂを持ったＸＯＲ論理ゲ
ートであって、この論理ゲートは入力ＮＯＲゲート（１
１）と、２つの遅延回路（１３ａ、１３ｂ）と、一対の
ＮＯＲゲート（１２ａ、１２ｂ）とを備え、入力ＮＯＲ
ゲートは入力ａ、ｂを受け取り、２つの遅延回路はそれ
ぞれの入力ａ、ｂを遅延させることで、入力ＮＯＲゲー
トによってもたらされる遅れをほぼ相殺し、一対のＮＯ
Ｒゲートは、入力ＮＯＲゲートの出力信号（Ａ１）を共
に受け取り、またそれぞれ入力ａおよびｂを受け取り、
また共通の出力点（Ａ）を有し、この出力点がこのＮＯ
Ｒゲート対の出力信号（Ａ１、Ａ２）に対するＯＲ関数
を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、排他的論理和という論
理関数、または排他的否定論理和というそれの逆関数を
実行し、また通称ＸＯＲタイプの論理ゲート（ＸＯＲま
たはＮＸＯＲ）と呼ばれ、半導体中に集積された排他的
論理和タイプの論理ゲートに関するものである。さらに
特定して言えば、本発明は例えば毎秒１ギガビット以上
の速いスイッチング速度を持ったＸＯＲゲート、例えば
ガリウム砒素（ＧａＡｓ）などのＩＩＩ−Ｖ族半導体中
に集積されたＸＯＲゲートに適用される。この適用例に
おいて、本発明によるＸＯＲタイプの論理ゲートは、電
界効果トランジスタ、とりわけＭＥＳＦＥＴ（金属半導
電界効果トランジスタ）タイプのトランジスタで作るこ
とができ、その場合にさらに特定して言うと、ＢＤＣＦ
Ｌ（バッファ付き直接結合ＦＥＴ論理）論理に適してい
る。この論理ゲートはまた、ＨＥＭＴ（高電子移動度ト
ランジスタ）タイプの電界効果トランジスタを、例えば
ＡｌＧａＡｓ／ＧａＡｓタイプのガリウム砒素とアルミ
ニウム砒素のような３成分半導体材料中に集積して作る
こともできる。
理関数、または排他的否定論理和というそれの逆関数を
実行し、また通称ＸＯＲタイプの論理ゲート（ＸＯＲま
たはＮＸＯＲ）と呼ばれ、半導体中に集積された排他的
論理和タイプの論理ゲートに関するものである。さらに
特定して言えば、本発明は例えば毎秒１ギガビット以上
の速いスイッチング速度を持ったＸＯＲゲート、例えば
ガリウム砒素（ＧａＡｓ）などのＩＩＩ−Ｖ族半導体中
に集積されたＸＯＲゲートに適用される。この適用例に
おいて、本発明によるＸＯＲタイプの論理ゲートは、電
界効果トランジスタ、とりわけＭＥＳＦＥＴ（金属半導
電界効果トランジスタ）タイプのトランジスタで作るこ
とができ、その場合にさらに特定して言うと、ＢＤＣＦ
Ｌ（バッファ付き直接結合ＦＥＴ論理）論理に適してい
る。この論理ゲートはまた、ＨＥＭＴ（高電子移動度ト
ランジスタ）タイプの電界効果トランジスタを、例えば
ＡｌＧａＡｓ／ＧａＡｓタイプのガリウム砒素とアルミ
ニウム砒素のような３成分半導体材料中に集積して作る
こともできる。
【０００２】
【従来の技術】２つの論理入力ａおよびｂのＸＯＲ関数
は、ａ* およびｂ* をａおよびｂの補数とすれば、２つ
の主項（ｉｍｐｌｉｑｕａｎｔｓ）ａｂ* およびａ* ｂ
の和
は、ａ* およびｂ* をａおよびｂの補数とすれば、２つ
の主項（ｉｍｐｌｉｑｕａｎｔｓ）ａｂ* およびａ* ｂ
の和
【０００３】
【数１】
【０００４】であることが知られている。
【０００５】バイポーラトランジスタで作られたＥＣＬ
（エミッタ結合論理）論理と同様、ガリウム砒素内の電
界効果トランジスタによって作られたＳＣＦＬ（ソース
結合ＦＥＴ論理）論理においても、広く使用されている
２入力ＸＯＲゲートは、２段の差動増幅器を持った回路
を形成しており、それらの差動増幅器は電界効果トラン
ジスタ技術において通常、例えばＶｄｄおよびＶｓｓで
表される２つの電源電位の間に接続されている。それぞ
れの差動増幅器内で、各トランジスタは同じタイプ（デ
プレッション形またはエンハンスメント形）のものであ
り、また対称な差動対を形成し、交互に作動するように
なっている。２段式ＸＯＲゲートにおいて、下段の差動
増幅器の各トランジスタのソースは、第１電源電位（Ｖ
ｓｓ）に接続されている一つの定電流源から電力の供給
を受ける。各トランジスタのゲートは入力ａの２つの相
補信号を受け取り、また各トランジスタのドレインは、
それぞれが上段を負荷として使用している。上段は２つ
の差動増幅器と２つの負荷抵抗から成り、２つの差動増
幅器はそれぞれが、もう一つの入力ｂの相補信号を受け
取る。
（エミッタ結合論理）論理と同様、ガリウム砒素内の電
界効果トランジスタによって作られたＳＣＦＬ（ソース
結合ＦＥＴ論理）論理においても、広く使用されている
２入力ＸＯＲゲートは、２段の差動増幅器を持った回路
を形成しており、それらの差動増幅器は電界効果トラン
ジスタ技術において通常、例えばＶｄｄおよびＶｓｓで
表される２つの電源電位の間に接続されている。それぞ
れの差動増幅器内で、各トランジスタは同じタイプ（デ
プレッション形またはエンハンスメント形）のものであ
り、また対称な差動対を形成し、交互に作動するように
なっている。２段式ＸＯＲゲートにおいて、下段の差動
増幅器の各トランジスタのソースは、第１電源電位（Ｖ
ｓｓ）に接続されている一つの定電流源から電力の供給
を受ける。各トランジスタのゲートは入力ａの２つの相
補信号を受け取り、また各トランジスタのドレインは、
それぞれが上段を負荷として使用している。上段は２つ
の差動増幅器と２つの負荷抵抗から成り、２つの差動増
幅器はそれぞれが、もう一つの入力ｂの相補信号を受け
取る。
【０００６】２つの差動増幅器を構成しているこれらの
対称トランジスタ対は、各自のソースが下段の２つのト
ランジスタのそれぞれのドレインに接続されており、ま
た各自のゲートがそれぞれの相補信号ｂ、ｂ* を受け取
る。２つの差動増幅器のうち、一方の差動増幅器のトラ
ンジスタの一方と、他方の差動増幅器の中で前記トラン
ジスタと対称を成すトランジスタとは、それぞれのドレ
インが結合されており、また負荷抵抗の一方を介して第
２電源電位（Ｖｄｄ）につながれている。こうして２つ
の負荷抵抗は２つの相補電圧をもたらし、それらは２つ
の入力ａおよびｂのＸＯＲタイプの関数（ＸＯＲ関数お
よびＮＸＯＲ関数）を表している。この２つの電圧を後
続の２段に印加して出力信号を送出させる。
対称トランジスタ対は、各自のソースが下段の２つのト
ランジスタのそれぞれのドレインに接続されており、ま
た各自のゲートがそれぞれの相補信号ｂ、ｂ* を受け取
る。２つの差動増幅器のうち、一方の差動増幅器のトラ
ンジスタの一方と、他方の差動増幅器の中で前記トラン
ジスタと対称を成すトランジスタとは、それぞれのドレ
インが結合されており、また負荷抵抗の一方を介して第
２電源電位（Ｖｄｄ）につながれている。こうして２つ
の負荷抵抗は２つの相補電圧をもたらし、それらは２つ
の入力ａおよびｂのＸＯＲタイプの関数（ＸＯＲ関数お
よびＮＸＯＲ関数）を表している。この２つの電圧を後
続の２段に印加して出力信号を送出させる。
【０００７】このＸＯＲゲートは極めて高密度であると
いう利点をもたらす。しかしながら、入力端子と出力端
子間の信号伝搬時間は、入力信号がａ、ａ* であるか、
ｂ、ｂ* であるかに応じて大きく異なっている。信号
ａ、ａ* が下段のそれぞれのトランジスタと、上段のそ
れぞれのトランジスタを通過するのに反して、信号ｂ、
ｂ* は上段のそれぞれのトランジスタしか通過しない。
この論理ゲートを非同期論理システムに適用する場合、
この論理ゲートは最も遅い回路に適しており、例えばシ
ステムの最も遅い出力に接続されたクロック機構に適し
ている。しかし非同期論理では、伝搬時間の差は後続の
回路に影響を及ぼし、またシステムの動作を低下させ
る。
いう利点をもたらす。しかしながら、入力端子と出力端
子間の信号伝搬時間は、入力信号がａ、ａ* であるか、
ｂ、ｂ* であるかに応じて大きく異なっている。信号
ａ、ａ* が下段のそれぞれのトランジスタと、上段のそ
れぞれのトランジスタを通過するのに反して、信号ｂ、
ｂ* は上段のそれぞれのトランジスタしか通過しない。
この論理ゲートを非同期論理システムに適用する場合、
この論理ゲートは最も遅い回路に適しており、例えばシ
ステムの最も遅い出力に接続されたクロック機構に適し
ている。しかし非同期論理では、伝搬時間の差は後続の
回路に影響を及ぼし、またシステムの動作を低下させ
る。
【０００８】他方では、ガリウム砒素でできた高密度集
積回路のためのＤＣＦＬ論理およびＢＤＣＦＬ論理は、
論理ゲートが単純な構造を持つことと、通常２ボルト程
度の低い電源電圧のもとでわずかな消費電力しか要しな
いという二重の利点をもたらす。ＤＣＦＬ論理におい
て、ＸＯＲゲートは通常４つの２入力ＮＯＲゲートと、
一つのインバータとで作られる。２つの入力ａおよびｂ
は、入力ＮＯＲゲートの２つの入力端子と、２つの中間
ＮＯＲゲートのそれぞれの第１入力端子とに印加される
が、中間ＮＯＲゲートの２つの第２入力端子は入力ＮＯ
Ｒゲートの出力信号を受け取り、また中間ＮＯＲゲート
の各出力は、インバータの前に置かれた出力ＮＯＲゲー
トの２つの入力端子に印加される。
積回路のためのＤＣＦＬ論理およびＢＤＣＦＬ論理は、
論理ゲートが単純な構造を持つことと、通常２ボルト程
度の低い電源電圧のもとでわずかな消費電力しか要しな
いという二重の利点をもたらす。ＤＣＦＬ論理におい
て、ＸＯＲゲートは通常４つの２入力ＮＯＲゲートと、
一つのインバータとで作られる。２つの入力ａおよびｂ
は、入力ＮＯＲゲートの２つの入力端子と、２つの中間
ＮＯＲゲートのそれぞれの第１入力端子とに印加される
が、中間ＮＯＲゲートの２つの第２入力端子は入力ＮＯ
Ｒゲートの出力信号を受け取り、また中間ＮＯＲゲート
の各出力は、インバータの前に置かれた出力ＮＯＲゲー
トの２つの入力端子に印加される。
【０００９】従って２つの入力ａおよびｂは次々と４つ
の層を、すなわち入力ゲートと、２つの中間ゲートのう
ちの一方と、出力ゲートと、インバータとを通過する。
従って、このＸＯＲゲート内の伝搬時間は、４層のうち
のいずれか１層内の伝搬時間のほぼ４倍に相当する。他
方では、ＤＣＦＬ論理において、論理ゲートの出力信号
の立ち上がりスイッチング時間は立ち下がりスイッチン
グ時間と著しく異なることが知られている。このスイッ
チング時間の非対称性は１５％から３０％程度であり、
また４層のＸＯＲゲートが正確な寸法で作られていると
き、この４層を通過するのに際して非対称性が保存され
る。その他に、２つの中間論理ゲートはそれぞれが、入
力ａまたはｂと、入力ゲートの共通出力とを受け取る。
の層を、すなわち入力ゲートと、２つの中間ゲートのう
ちの一方と、出力ゲートと、インバータとを通過する。
従って、このＸＯＲゲート内の伝搬時間は、４層のうち
のいずれか１層内の伝搬時間のほぼ４倍に相当する。他
方では、ＤＣＦＬ論理において、論理ゲートの出力信号
の立ち上がりスイッチング時間は立ち下がりスイッチン
グ時間と著しく異なることが知られている。このスイッ
チング時間の非対称性は１５％から３０％程度であり、
また４層のＸＯＲゲートが正確な寸法で作られていると
き、この４層を通過するのに際して非対称性が保存され
る。その他に、２つの中間論理ゲートはそれぞれが、入
力ａまたはｂと、入力ゲートの共通出力とを受け取る。
【００１０】言い換えると、中間論理ゲートの２つの入
力点は、時間のずれた信号をそれぞれ受け取る。その結
果、スイッチング時間がより長くなり、また立ち上がり
スイッチング時間と立ち下がりスイッチング時間と間の
不平衡が大きくなる。従って、例えばＢＤＣＦＬ論理で
作られた両立可能な出力バッファを追加することで、Ｘ
ＯＲ出力信号を整形することがしばしば必要であり、あ
るいは有利である。確かに、この論理は立ち上がりスイ
ッチング時間と立ち下がりスイッチング時間の非対称性
を減じるという利点をもたらす。こうして、ＢＤＣＦＬ
論理でのＸＯＲゲートは平衡したスイッチング時間をも
たらすが、しかしこの論理ゲートでは、必ず４層を成す
ゲートを通過する必要がある。インバータを取り去るこ
とで、ＤＣＦＬ論理またはＢＤＣＦＬ論理でのＮＸＯＲ
ゲートが得られる。この論理ゲートはより短い伝搬時間
をもたらす。
力点は、時間のずれた信号をそれぞれ受け取る。その結
果、スイッチング時間がより長くなり、また立ち上がり
スイッチング時間と立ち下がりスイッチング時間と間の
不平衡が大きくなる。従って、例えばＢＤＣＦＬ論理で
作られた両立可能な出力バッファを追加することで、Ｘ
ＯＲ出力信号を整形することがしばしば必要であり、あ
るいは有利である。確かに、この論理は立ち上がりスイ
ッチング時間と立ち下がりスイッチング時間の非対称性
を減じるという利点をもたらす。こうして、ＢＤＣＦＬ
論理でのＸＯＲゲートは平衡したスイッチング時間をも
たらすが、しかしこの論理ゲートでは、必ず４層を成す
ゲートを通過する必要がある。インバータを取り去るこ
とで、ＤＣＦＬ論理またはＢＤＣＦＬ論理でのＮＸＯＲ
ゲートが得られる。この論理ゲートはより短い伝搬時間
をもたらす。
【００１１】
【発明が解決しようとする課題】本発明は、伝搬時間の
短縮を確実にし、また立ち上がりスイッチング時間と立
ち下がりスイッチング時間とを平衡させることを可能に
することで、これらの不都合を軽減する。
短縮を確実にし、また立ち上がりスイッチング時間と立
ち下がりスイッチング時間とを平衡させることを可能に
することで、これらの不都合を軽減する。
【００１２】
【課題を解決するための手段】本発明は、２つの２値入
力ａおよびｂを持った排他的論理和タイプの論理ゲート
１０を対象としており、この論理ゲートは一つの入力Ｎ
ＯＲゲートと、ＮＯＲゲート対と、該ＮＯＲゲート対か
らの出力信号に対してＯＲ関数を形成している手段から
成り、入力ＮＯＲゲートは入力ａおよびｂを受け取り、
また出力信号Ａ１を送り出し、ＮＯＲゲート対は入力Ｎ
ＯＲゲートの出力信号Ａ１を一緒に受け取り、またそれ
ぞれの入力ａおよびｂを受け取るようなものであって、
ＮＯＲゲート対がＢＤＣＦＬ論理で実現された２つの増
幅器で作られており、またＯＲ関数を形成している手段
が一対のＮＯＲゲートの共通出力点Ａで構成されている
ことを特徴としている。
力ａおよびｂを持った排他的論理和タイプの論理ゲート
１０を対象としており、この論理ゲートは一つの入力Ｎ
ＯＲゲートと、ＮＯＲゲート対と、該ＮＯＲゲート対か
らの出力信号に対してＯＲ関数を形成している手段から
成り、入力ＮＯＲゲートは入力ａおよびｂを受け取り、
また出力信号Ａ１を送り出し、ＮＯＲゲート対は入力Ｎ
ＯＲゲートの出力信号Ａ１を一緒に受け取り、またそれ
ぞれの入力ａおよびｂを受け取るようなものであって、
ＮＯＲゲート対がＢＤＣＦＬ論理で実現された２つの増
幅器で作られており、またＯＲ関数を形成している手段
が一対のＮＯＲゲートの共通出力点Ａで構成されている
ことを特徴としている。
【００１３】本発明はまた、上記で定義した論理ゲート
を含む集積回路をも他の目的としている。
を含む集積回路をも他の目的としている。
【００１４】本発明は、図面を参照しながら例示の目的
で与えた以下の説明から明らかとなる。
で与えた以下の説明から明らかとなる。
【００１５】
【実施例】図１に本発明に従うＸＯＲ論理ゲート１０の
実施例を図示するが、この論理ゲートは集積回路ＩＣの
ガリウム砒素内に組み込まれており、またＭＥＳＦＥＴ
タイプの電界効果トランジスタを使用して BDCFL論理で
作られている。論理ゲート１０は２つの入力ａおよびｂ
を受け取る。図示した論理ゲート１０は３つの２入力Ｎ
ＯＲゲート、すなわち一つの入力ＮＯＲゲート１１と一
対のＮＯＲゲート１２ａ、１２ｂと、２つの遅延回路１
３ａおよび１３ｂとから成り、２つの遅延回路はそれぞ
れが図示した例において、直列接続された２つのインバ
ータでできている。入力ａおよびｂはＮＯＲゲート１１
の２つの入力点と、２つの遅延回路１３ａおよび１３ｂ
のそれぞれの入力点とに印加される。
実施例を図示するが、この論理ゲートは集積回路ＩＣの
ガリウム砒素内に組み込まれており、またＭＥＳＦＥＴ
タイプの電界効果トランジスタを使用して BDCFL論理で
作られている。論理ゲート１０は２つの入力ａおよびｂ
を受け取る。図示した論理ゲート１０は３つの２入力Ｎ
ＯＲゲート、すなわち一つの入力ＮＯＲゲート１１と一
対のＮＯＲゲート１２ａ、１２ｂと、２つの遅延回路１
３ａおよび１３ｂとから成り、２つの遅延回路はそれぞ
れが図示した例において、直列接続された２つのインバ
ータでできている。入力ａおよびｂはＮＯＲゲート１１
の２つの入力点と、２つの遅延回路１３ａおよび１３ｂ
のそれぞれの入力点とに印加される。
【００１６】入力ゲート１１の出力点が２値和信号Ａ１
＝（ａ＋ｂ）* を送り出す一方で、遅延回路１３ａおよ
び１３ｂは、それぞれが遅延信号ａ1 およびｂ1 を送り
出す。遅延回路１３ａおよび１３ｂのそれぞれの遅れ
は、入力ゲート１１を通過することに起因し、また信号
Ａ１と信号ａおよびｂとの間に存在する遅れをほぼ相殺
する。従って信号ａ1 、ｂ1 およびＡ１は、それらが同
じ位相を持ち、また等しいスイッチング時間を有すると
いう意味において同じ波形を持っている。
＝（ａ＋ｂ）* を送り出す一方で、遅延回路１３ａおよ
び１３ｂは、それぞれが遅延信号ａ1 およびｂ1 を送り
出す。遅延回路１３ａおよび１３ｂのそれぞれの遅れ
は、入力ゲート１１を通過することに起因し、また信号
Ａ１と信号ａおよびｂとの間に存在する遅れをほぼ相殺
する。従って信号ａ1 、ｂ1 およびＡ１は、それらが同
じ位相を持ち、また等しいスイッチング時間を有すると
いう意味において同じ波形を持っている。
【００１７】２つのＮＯＲゲート１２ａおよび１２ｂは
各自の第１入力点において信号Ａ１を受け取り、また各
自の第２入力点においてそれぞれの信号ａ1 およびｂ1
を受け取る。２つのＮＯＲゲート１２ａおよび１２ｂは
それぞれの和信号Ａ２＝((ａ＋ｂ）* ＋ａ）* およびＡ
３＝((ａ＋ｂ) * ＋ｂ) * を送り出す。この２つの信号
の加算は出力信号
各自の第１入力点において信号Ａ１を受け取り、また各
自の第２入力点においてそれぞれの信号ａ1 およびｂ1
を受け取る。２つのＮＯＲゲート１２ａおよび１２ｂは
それぞれの和信号Ａ２＝((ａ＋ｂ）* ＋ａ）* およびＡ
３＝((ａ＋ｂ) * ＋ｂ) * を送り出す。この２つの信号
の加算は出力信号
【００１８】
【数２】
【００１９】を生成する。
【００２０】図１の実施例において、論理ゲート１１、
１２ａ、１２ｂは、一つのインバータに相当する同一の
基本回路を基に、従来からの手法でＢＤＣＦＬ論理で作
られている。この基本回路はエンハンスメント形入力ト
ランジスタＥｉと、エンハンスメント形出力トランジス
タＥｏと、２つのデプレッション形トランジスタＤｉ、
Ｄｏとから成り、Ｄｉ、Ｄｏではそれぞれのゲートがそ
れぞれのソースに接続され、それにより抵抗性負荷を構
成している。各基本回路は２つの電源電位Ｖｄｄおよび
Ｖｓｓを受け取る。各入力トランジスタＥｉにおいて、
ソースは低電位Ｖｓｓに接続され、またドレインは能動
負荷として配置されたトランジスタＤｉを経由して高電
位Ｖｄｄに接続されている。出力トランジスタＥｏにお
いて、ゲートはトランジスタＤｉのソースに接続され、
ドレインは電位Ｖｄｄに接続され、またソースは出力信
号を送り出し、また能動負荷として配置されたトランジ
スタＤｏを経由して電位Ｖｓｓに接続されている。
１２ａ、１２ｂは、一つのインバータに相当する同一の
基本回路を基に、従来からの手法でＢＤＣＦＬ論理で作
られている。この基本回路はエンハンスメント形入力ト
ランジスタＥｉと、エンハンスメント形出力トランジス
タＥｏと、２つのデプレッション形トランジスタＤｉ、
Ｄｏとから成り、Ｄｉ、Ｄｏではそれぞれのゲートがそ
れぞれのソースに接続され、それにより抵抗性負荷を構
成している。各基本回路は２つの電源電位Ｖｄｄおよび
Ｖｓｓを受け取る。各入力トランジスタＥｉにおいて、
ソースは低電位Ｖｓｓに接続され、またドレインは能動
負荷として配置されたトランジスタＤｉを経由して高電
位Ｖｄｄに接続されている。出力トランジスタＥｏにお
いて、ゲートはトランジスタＤｉのソースに接続され、
ドレインは電位Ｖｄｄに接続され、またソースは出力信
号を送り出し、また能動負荷として配置されたトランジ
スタＤｏを経由して電位Ｖｓｓに接続されている。
【００２１】ＢＤＣＦＬ基本回路はこうして、トランジ
スタＥｉと、能動負荷として配置されたトランジスタＤ
ｉとを形成しているＤＣＦＬ基本回路で作られており、
またこの基本回路には、トランジスタＥｏと、能動負荷
として配置されたトランジスタＤｏとで形成されたバッ
ファが付加されている。従ってＢＤＣＦＬ論理はＤＣＦ
Ｌ論理と両立可能である。ＢＤＣＦＬ基本回路はまた、
インバータ１４をも構成しており、このインバータが遅
延回路１３ａおよび１３ｂを形成している。論理ゲート
１１、１２ａ、１２ｂの中で、トランジスタＤｉは、並
列接続された２つの入力トランジスタＥｉに対して共通
である。従ってこの一対の論理ゲート１２ａと１２ｂ
は、ゲートが共通であることを特徴としている。こうし
て、これら２つの論理ゲートの共通出力点は、これら論
理ゲート自身の各ＮＯＲ関数に加えて、各自の出力信号
に対するＯＲ関数をも実現している。一対の論理ゲート
１２ａおよび１２ｂの共通出力点は、２つの論理ゲート
の２つのバッファ内にある同じ負荷トランジスタＤｏを
共通にすることに相当し、ＯＲゲートを追加するのを回
避できる。
スタＥｉと、能動負荷として配置されたトランジスタＤ
ｉとを形成しているＤＣＦＬ基本回路で作られており、
またこの基本回路には、トランジスタＥｏと、能動負荷
として配置されたトランジスタＤｏとで形成されたバッ
ファが付加されている。従ってＢＤＣＦＬ論理はＤＣＦ
Ｌ論理と両立可能である。ＢＤＣＦＬ基本回路はまた、
インバータ１４をも構成しており、このインバータが遅
延回路１３ａおよび１３ｂを形成している。論理ゲート
１１、１２ａ、１２ｂの中で、トランジスタＤｉは、並
列接続された２つの入力トランジスタＥｉに対して共通
である。従ってこの一対の論理ゲート１２ａと１２ｂ
は、ゲートが共通であることを特徴としている。こうし
て、これら２つの論理ゲートの共通出力点は、これら論
理ゲート自身の各ＮＯＲ関数に加えて、各自の出力信号
に対するＯＲ関数をも実現している。一対の論理ゲート
１２ａおよび１２ｂの共通出力点は、２つの論理ゲート
の２つのバッファ内にある同じ負荷トランジスタＤｏを
共通にすることに相当し、ＯＲゲートを追加するのを回
避できる。
【００２２】図２の真理値表は、論理ゲート１１、１２
ａ、１２ｂから成る集合体に関するものであり、またこ
うして、本発明に従うＸＯＲゲート１０の動作を表示し
ている。
ａ、１２ｂから成る集合体に関するものであり、またこ
うして、本発明に従うＸＯＲゲート１０の動作を表示し
ている。
【００２３】ＸＯＲゲート１０が２層の論理ゲートし
か、すなわち入力ゲート１１と、一対のゲート１２ａお
よび１２ｂしか組み込んでいないという利点をもたらす
ことは明らかである。論理ゲート１２ａおよび１３ｂの
ＢＤＣＦＬ論理はまた、より平衡に近いスイッチング時
間を持つという利点をももたらす。もし少なくとも入力
論理ゲート１１と第２インバータ１４とが、説明した実
施例におけるのと同様に、やはりＢＤＣＦＬ論理で作ら
れているならば、立ち上がり時間と立ち下がり時間との
間の平衡を調整することさえ可能である。
か、すなわち入力ゲート１１と、一対のゲート１２ａお
よび１２ｂしか組み込んでいないという利点をもたらす
ことは明らかである。論理ゲート１２ａおよび１３ｂの
ＢＤＣＦＬ論理はまた、より平衡に近いスイッチング時
間を持つという利点をももたらす。もし少なくとも入力
論理ゲート１１と第２インバータ１４とが、説明した実
施例におけるのと同様に、やはりＢＤＣＦＬ論理で作ら
れているならば、立ち上がり時間と立ち下がり時間との
間の平衡を調整することさえ可能である。
【００２４】例えばそうした場合に、入力論理ゲート１
１のバッファと、インバータ１４のバッファのトランジ
スタＥｏおよびＤｏのゲート幅を調整し、つまり、それ
ぞれの入力トランジスタＥｉに対応する容量の充電およ
び放電がほぼ等しい時間内に行われるように調整し、ま
たそうすることで、平衡のとれたスイッチング時間を確
保することが可能である。バッファのトランジスタＤｏ
およびＥｏのゲート幅の比を１程度にすれば、こうして
平衡をとることが可能になる。さらに、ＢＤＣＦＬの利
点は本質的に論理ゲート１２ａと１２ｂとのつなぎ方の
中に存在するので、論理ゲート１１とインバータ１４は
ＢＤＣＦＬ論理と両立可能な別の論理で、とりわけＤＣ
ＦＬ論理で作っても構わないということが理解できる。
１のバッファと、インバータ１４のバッファのトランジ
スタＥｏおよびＤｏのゲート幅を調整し、つまり、それ
ぞれの入力トランジスタＥｉに対応する容量の充電およ
び放電がほぼ等しい時間内に行われるように調整し、ま
たそうすることで、平衡のとれたスイッチング時間を確
保することが可能である。バッファのトランジスタＤｏ
およびＥｏのゲート幅の比を１程度にすれば、こうして
平衡をとることが可能になる。さらに、ＢＤＣＦＬの利
点は本質的に論理ゲート１２ａと１２ｂとのつなぎ方の
中に存在するので、論理ゲート１１とインバータ１４は
ＢＤＣＦＬ論理と両立可能な別の論理で、とりわけＤＣ
ＦＬ論理で作っても構わないということが理解できる。
【００２５】最後に、何よりもまず、もし論理ゲート１
１が DCFL 論理で作られているならば、信号ａ、ｂとＡ
１の間の遅れがスイッチング時間の平衡をほぼ失わせる
ことはあり得ず、またインバータ１４によって遅れを相
殺することもできない。その上、このような使用法は、
図示した実施例において簡単であるという利点を持って
いる。確かに、信号Ａ２とＡ３とのＯＲ関数は、一対の
論理ゲート１２ａおよび１２ｂによって簡単に実現され
る。ところが、図示した論理ゲート１０の出力Ａを、例
えばインバータ１４と同じような出力インバータに印加
することでＮＸＯＲゲートを得ることもできる。このよ
うなＮＸＯＲゲートは平衡のとれた短いスイッチング時
間を持つであろうが、しかし出力インバータの追加は伝
搬時間を増加させ、また従来からのＮＸＯＲゲートとさ
して変わらないことになる。しかしながら、本発明に従
うＮＸＯＲゲーであれば、平衡のとれた短いスイッチン
グ時間をもたらすという利点を保持する。
１が DCFL 論理で作られているならば、信号ａ、ｂとＡ
１の間の遅れがスイッチング時間の平衡をほぼ失わせる
ことはあり得ず、またインバータ１４によって遅れを相
殺することもできない。その上、このような使用法は、
図示した実施例において簡単であるという利点を持って
いる。確かに、信号Ａ２とＡ３とのＯＲ関数は、一対の
論理ゲート１２ａおよび１２ｂによって簡単に実現され
る。ところが、図示した論理ゲート１０の出力Ａを、例
えばインバータ１４と同じような出力インバータに印加
することでＮＸＯＲゲートを得ることもできる。このよ
うなＮＸＯＲゲートは平衡のとれた短いスイッチング時
間を持つであろうが、しかし出力インバータの追加は伝
搬時間を増加させ、また従来からのＮＸＯＲゲートとさ
して変わらないことになる。しかしながら、本発明に従
うＮＸＯＲゲーであれば、平衡のとれた短いスイッチン
グ時間をもたらすという利点を保持する。
【００２６】従って以上から、全体として本発明は、２
つの２値入力ａおよびｂを持つ排他的論理和タイプの論
理ゲート１０を対象とし、その論理ゲートは一つの入力
ＮＯＲゲート１１と、一対のＮＯＲゲート１２ａ、１２
ｂと、その一対のＮＯＲゲートの出力信号に関してＯＲ
関数を形成する手段とから成り、入力ＮＯＲゲートは入
力ａ、ｂを受け取り、また出力信号Ａ１を送り出し、一
対のＮＯＲゲートは入力ＮＯＲゲートの出力信号Ａ１を
一緒に受け取り、またそれぞれの入力ａおよびｂを受け
取るようなものであって、一対のＮＯＲゲートはＢＤＣ
ＦＬ論理で実現された２つの増幅器で作られており、ま
たＯＲ機能を形成する手段は一対のＮＯＲゲートの共通
出力点Ａによって構成されていることを特徴としてい
る。
つの２値入力ａおよびｂを持つ排他的論理和タイプの論
理ゲート１０を対象とし、その論理ゲートは一つの入力
ＮＯＲゲート１１と、一対のＮＯＲゲート１２ａ、１２
ｂと、その一対のＮＯＲゲートの出力信号に関してＯＲ
関数を形成する手段とから成り、入力ＮＯＲゲートは入
力ａ、ｂを受け取り、また出力信号Ａ１を送り出し、一
対のＮＯＲゲートは入力ＮＯＲゲートの出力信号Ａ１を
一緒に受け取り、またそれぞれの入力ａおよびｂを受け
取るようなものであって、一対のＮＯＲゲートはＢＤＣ
ＦＬ論理で実現された２つの増幅器で作られており、ま
たＯＲ機能を形成する手段は一対のＮＯＲゲートの共通
出力点Ａによって構成されていることを特徴としてい
る。
【００２７】一対の論理ゲート１２ａ、１２ｂの共通出
力点Ａは、その一対の論理ゲートの２つのバッファ内で
負荷として働いている同じデプレッション形トランジス
タを共通にすることに相当することを説明してきた。
力点Ａは、その一対の論理ゲートの２つのバッファ内で
負荷として働いている同じデプレッション形トランジス
タを共通にすることに相当することを説明してきた。
【００２８】ついでながら、ＸＯＲゲート１０に遅延回
路１３ａおよび１３ｂを備え、それによってそれぞれの
入力ａおよびｂを遅延させることで、入力ＮＯＲゲート
からもたらされる遅れをほぼ相殺し、また遅延信号（ａ
1 、ｂ1 ）を一対のＮＯＲゲートのそれぞれの入力点に
印加するようにするのがしばしば有利である。また、こ
れら遅延回路の出力バッファによって、スイッチング時
間の平衡状態を調整できることをも見てきた。しかしな
がら、もしスイッチング時間が非対称となり、あるいは
長くなっても、それがさほど不利にならなければ、遅延
回路１３ａおよび１３ｂは必要でない。
路１３ａおよび１３ｂを備え、それによってそれぞれの
入力ａおよびｂを遅延させることで、入力ＮＯＲゲート
からもたらされる遅れをほぼ相殺し、また遅延信号（ａ
1 、ｂ1 ）を一対のＮＯＲゲートのそれぞれの入力点に
印加するようにするのがしばしば有利である。また、こ
れら遅延回路の出力バッファによって、スイッチング時
間の平衡状態を調整できることをも見てきた。しかしな
がら、もしスイッチング時間が非対称となり、あるいは
長くなっても、それがさほど不利にならなければ、遅延
回路１３ａおよび１３ｂは必要でない。
【００２９】図示した実施例において、一対のＮＯＲゲ
ートの各トランジスタは〓−ｂ族半導体の中に作られて
いる。その半導体がガリウム砒素の場合、その一対のＮ
ＯＲゲートの各トランジスタはＭＥＳＦＥＴ（金属半導
体電界効果トランジスタ）タイプである。その半導体が
ＡｌＧａＡｓ／ＧａＡｓタイプの場合、その一対のＮＯ
Ｒゲートの各トランジスタはＨＥＭＴ（高電子移動度ト
ランジスタ）タイプであってもよい。このことは、この
原理がまた、ＢＤＣＦＬ論理に適用できる別の技術にも
適応できることを示している。例えば入力ゲート１１な
ど、この論理ゲートのこれ以外の構成要素は、例えばＤ
ＣＦＬなど、両立可能な別の論理で作ることもできる。
しかしながらＢＤＣＦＬ論理は、低電源電位、例えばア
ースに対応する出力信号が得られるという点でＤＣＦＬ
論理に優る利点をもたらす。従ってＢＤＣＦＬでは、雑
音の影響を受けにくい論理ゲートを得ることができる。
ートの各トランジスタは〓−ｂ族半導体の中に作られて
いる。その半導体がガリウム砒素の場合、その一対のＮ
ＯＲゲートの各トランジスタはＭＥＳＦＥＴ（金属半導
体電界効果トランジスタ）タイプである。その半導体が
ＡｌＧａＡｓ／ＧａＡｓタイプの場合、その一対のＮＯ
Ｒゲートの各トランジスタはＨＥＭＴ（高電子移動度ト
ランジスタ）タイプであってもよい。このことは、この
原理がまた、ＢＤＣＦＬ論理に適用できる別の技術にも
適応できることを示している。例えば入力ゲート１１な
ど、この論理ゲートのこれ以外の構成要素は、例えばＤ
ＣＦＬなど、両立可能な別の論理で作ることもできる。
しかしながらＢＤＣＦＬ論理は、低電源電位、例えばア
ースに対応する出力信号が得られるという点でＤＣＦＬ
論理に優る利点をもたらす。従ってＢＤＣＦＬでは、雑
音の影響を受けにくい論理ゲートを得ることができる。
【００３０】排他的否定論理和関数を得るには、例えば
ＮＯＲゲート対の共通出力点Ａを、図示されていないイ
ンバータ、とりわけインバータ１４と同じタイプのイン
バータに接続するだけで十分である。しかしながら、こ
のインバータを論理ゲート１１と、論理ゲート対１２ａ
および１２ｂとの間に付け加えるといった別の実現方法
もやはり可能である。従ってこの２つの例では、論理ゲ
ート１０に追加インバータを組み込むだけで、排他的否
定論理和関数を得るのに十分である。
ＮＯＲゲート対の共通出力点Ａを、図示されていないイ
ンバータ、とりわけインバータ１４と同じタイプのイン
バータに接続するだけで十分である。しかしながら、こ
のインバータを論理ゲート１１と、論理ゲート対１２ａ
および１２ｂとの間に付け加えるといった別の実現方法
もやはり可能である。従ってこの２つの例では、論理ゲ
ート１０に追加インバータを組み込むだけで、排他的否
定論理和関数を得るのに十分である。
【００３１】結局、もしＮＯＲゲート対の各入力トラン
ジスタ（Ｅｉ）が、図示した実施例におけるように、各
自の信号（Ａ１、ａ1 、ｂ1 ）をＢＤＣＦＬ論理の増幅
器バッファ（Ｅｏ、Ｄｏ）から受け取るならば、上記バ
ッファの２つのトランジスタのゲート幅の比を調整し
て、スイッチング時間をほぼ平衡させることができる。
ジスタ（Ｅｉ）が、図示した実施例におけるように、各
自の信号（Ａ１、ａ1 、ｂ1 ）をＢＤＣＦＬ論理の増幅
器バッファ（Ｅｏ、Ｄｏ）から受け取るならば、上記バ
ッファの２つのトランジスタのゲート幅の比を調整し
て、スイッチング時間をほぼ平衡させることができる。
【図１】本発明に従うＸＯＲゲートの構造の概略図であ
る。
る。
【図２】図１に示したＸＯＲゲートの真理値表である。
Claims (10)
- 【請求項１】 ２つの２値入力ａおよびｂを持ち、入力
ＮＯＲゲート（１１）と、ＮＯＲゲート（１２ａ、１２
ｂ）対と、該ＮＯＲゲート対の出力信号に対してＯＲ関
数を形成する手段とを備え、前記入力ＮＯＲゲートは入
力ａおよびｂを受け取り、また出力信号（Ａ１）を送り
出し、前記ＮＯＲゲート対は前記入力ＮＯＲゲートの出
力信号（Ａ１）を共に受け取り、またそれぞれ入力ａお
よびｂを受け取るような排他的論理和タイプの論理ゲー
ト（１０）であって、前記ＮＯＲゲート対が、BDCFL 論
理で実現された２つの増幅器で構成されており、また前
記ＯＲ関数を形成する手段が前記ＮＯＲゲート対の共通
出力点によって構成されることを特徴とする排他的論理
和タイプの論理ゲート。 - 【請求項２】 ＮＯＲゲート対の共通出力点が、該ＮＯ
Ｒゲート対の２つのバッファ内で負荷として働いている
同じデプレッション形トランジスタを共通にすることで
得られることを特徴とする請求項１に記載の論理ゲー
ト。 - 【請求項３】 それぞれの入力ａおよびｂを遅延させる
ための遅延回路（１３ａ、１３ｂ）を備えており、それ
により入力ゲートによってもたらされる遅れをほぼ相殺
し、また遅延信号（ａ1 、ｂ1 ）をＮＯＲゲート対のそ
れぞれの入力点に印加することを特徴とする請求項１ま
たは２に記載の論理ゲート。 - 【請求項４】 ＮＯＲゲート対の各トランジスタが、ガ
リウム砒素またはＡｌＧａＡｓ／ＧａＡｓタイプのよう
なＩＩＩ−Ｖ族半導体で作られていることを特徴とする
請求項１から３のいずれか一項に記載の論理ゲート。 - 【請求項５】 ＮＯＲゲート対の各トランジスタがＭＥ
ＳＦＥＴ（金属半導体電界効果トランジスタ）タイプで
あることを特徴とする請求項４に記載の論理ゲート。 - 【請求項６】 ＮＯＲゲート対の各トランジスタがＨＥ
ＭＴ（高電子移動度トランジスタ）タイプであることを
特徴とする請求項４に記載の論理ゲート。 - 【請求項７】 追加インバータを備え、それによって排
他的否定論理和関数を得ることを特徴とする請求項１か
ら６のいずれか一項に記載の論理ゲート。 - 【請求項８】 ＮＯＲゲート対の各入力トランジスタ
（Ｅｉ）が各自のバッファ信号（Ｅｏ、Ｄｏ）をＢＤＣ
ＦＬ論理の増幅器から受け取り、上記バッファの２つの
トランジスタのゲート幅の比を調整して、スイッチング
時間を実質的に同じにすることを特徴とする請求項１か
ら７のいずれか一項に記載の論理ゲート。 - 【請求項９】 上記バッファの各トランジスタのゲート
幅の比をほぼ１にすることを特徴とする請求項８に記載
の論理ゲート。 - 【請求項１０】 排他的論理和タイプの論理ゲートを含
み、その論理ゲートが請求項１から９のいずれか一項に
よって定義された論理ゲートであることを特徴とする集
積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9402061A FR2716586B1 (fr) | 1994-02-23 | 1994-02-23 | Porte ou-Exclusif intégrée dans un semi-conducteur III-V. |
| FR9402061 | 1994-02-23 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07264049A true JPH07264049A (ja) | 1995-10-13 |
Family
ID=9460353
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7035312A Pending JPH07264049A (ja) | 1994-02-23 | 1995-02-23 | 論理ゲート |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0670634A1 (ja) |
| JP (1) | JPH07264049A (ja) |
| FR (1) | FR2716586B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7312634B2 (en) | 2005-02-17 | 2007-12-25 | Samsung Electronics Co., Ltd. | Exclusive-or and/or exclusive-nor circuits including output switches and related methods |
| TWI872481B (zh) * | 2022-04-12 | 2025-02-11 | 台灣積體電路製造股份有限公司 | 邏輯電路系統、邏輯電路裝置及產生脈寬調制信號的方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2279155C1 (ru) * | 2004-12-15 | 2006-06-27 | Государственное образовательное учреждение высшего профессионального образования "Таганрогский государственный радиотехнический университет" (ТРТУ) | Интегральный логический элемент или на квантовых эффектах |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5131180A (ja) * | 1974-09-11 | 1976-03-17 | Hitachi Ltd | |
| JPS6358957A (ja) * | 1986-08-29 | 1988-03-14 | Mitsubishi Electric Corp | ダイナミツク型ｃｍｏｓ論理回路の縦列接続構造 |
| JPH04330823A (ja) * | 1991-05-02 | 1992-11-18 | Fujitsu Ltd | 論理回路及び半導体集積回路装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56162542A (en) * | 1980-05-19 | 1981-12-14 | Nec Corp | Exclusive or circuit using field effect transistor |
| FR2485832A1 (fr) * | 1980-06-24 | 1981-12-31 | Thomson Csf | Inverseur logique, et operateur a plusieurs sorties derive de cet inverseur, utilisant au moins un transistor a effet de champ a faible tension de seuil |
-
1994
- 1994-02-23 FR FR9402061A patent/FR2716586B1/fr not_active Expired - Fee Related
-
1995
- 1995-02-16 EP EP95400337A patent/EP0670634A1/fr not_active Withdrawn
- 1995-02-23 JP JP7035312A patent/JPH07264049A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5131180A (ja) * | 1974-09-11 | 1976-03-17 | Hitachi Ltd | |
| JPS6358957A (ja) * | 1986-08-29 | 1988-03-14 | Mitsubishi Electric Corp | ダイナミツク型ｃｍｏｓ論理回路の縦列接続構造 |
| JPH04330823A (ja) * | 1991-05-02 | 1992-11-18 | Fujitsu Ltd | 論理回路及び半導体集積回路装置 |
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| US7312634B2 (en) | 2005-02-17 | 2007-12-25 | Samsung Electronics Co., Ltd. | Exclusive-or and/or exclusive-nor circuits including output switches and related methods |
| TWI872481B (zh) * | 2022-04-12 | 2025-02-11 | 台灣積體電路製造股份有限公司 | 邏輯電路系統、邏輯電路裝置及產生脈寬調制信號的方法 |
| US12334925B2 (en) | 2022-04-12 | 2025-06-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Pulse width control apparatus and method |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0670634A1 (fr) | 1995-09-06 |
| FR2716586A1 (fr) | 1995-08-25 |
| FR2716586B1 (fr) | 1996-04-05 |
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