JPH0774556A - 差動形ｃｍｏｓ論理回路 - Google Patents
差動形ｃｍｏｓ論理回路Info
- Publication number
- JPH0774556A JPH0774556A JP5240741A JP24074193A JPH0774556A JP H0774556 A JPH0774556 A JP H0774556A JP 5240741 A JP5240741 A JP 5240741A JP 24074193 A JP24074193 A JP 24074193A JP H0774556 A JPH0774556 A JP H0774556A
- Authority
- JP
- Japan
- Prior art keywords
- differential
- circuit
- logic circuit
- source
- cmos logic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Amplifiers (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】 負荷容量が大きくなったときにおける遅延時
間を短縮することができ、しかも差動形ＣＭＯＳ論理回
路を２つ縦列接続したときに、その後段の差動形ＣＭＯ
Ｓ論理回路が確実に小振幅論理動作を行うことができる
差動形ＣＭＯＳ論理回路を提供することを目的とするも
のである。 【構成】 ＣＭＯＳ差動増幅回路において、高電位電源
と駆動トランジスタの共通ソースとの間にダイオードを
接続するか、または、差動入力信号を印加する第１、２
の駆動トランジスタのゲート・ソース間にそれぞれ第
１、２のダイオードを接続するものである。
間を短縮することができ、しかも差動形ＣＭＯＳ論理回
路を２つ縦列接続したときに、その後段の差動形ＣＭＯ
Ｓ論理回路が確実に小振幅論理動作を行うことができる
差動形ＣＭＯＳ論理回路を提供することを目的とするも
のである。 【構成】 ＣＭＯＳ差動増幅回路において、高電位電源
と駆動トランジスタの共通ソースとの間にダイオードを
接続するか、または、差動入力信号を印加する第１、２
の駆動トランジスタのゲート・ソース間にそれぞれ第
１、２のダイオードを接続するものである。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＭＯＳ論理回路の構
成法に係り、特に、小振幅信号で論理をとることができ
る差動形ＣＭＯＳ論理回路に関するものである。
成法に係り、特に、小振幅信号で論理をとることができ
る差動形ＣＭＯＳ論理回路に関するものである。
【０００２】
【従来の技術】図１０は、ＭＯＳＦＥＴを用いたＣＭＯ
Ｓ論理回路構成としてのＣＭＯＳインバータ回路の従来
例を示す図である。この従来例は、香山著「超高速ＭＯ
Ｓデバイス」、ｐｐ２０７、１９８６年に記載されてい
る。
Ｓ論理回路構成としてのＣＭＯＳインバータ回路の従来
例を示す図である。この従来例は、香山著「超高速ＭＯ
Ｓデバイス」、ｐｐ２０７、１９８６年に記載されてい
る。
【０００３】
【発明が解決しようとする課題】この従来のインバータ
回路は、ｎＭＯＳＦＥＴ１１とｐＭＯＳＦＥＴ１２とを
接続し、両ゲートを入力端子とし、各ドレインを出力端
子にすることによって、反転動作を実現している。ま
た、このインバータ回路は、大振幅信号で動作する（０
Ｖと電源電圧との間を振幅として動作する）ので、特
に、負荷容量が大きくなると、遅延時間が増大するとい
う問題がある。
回路は、ｎＭＯＳＦＥＴ１１とｐＭＯＳＦＥＴ１２とを
接続し、両ゲートを入力端子とし、各ドレインを出力端
子にすることによって、反転動作を実現している。ま
た、このインバータ回路は、大振幅信号で動作する（０
Ｖと電源電圧との間を振幅として動作する）ので、特
に、負荷容量が大きくなると、遅延時間が増大するとい
う問題がある。
【０００４】この問題を解決するには、つまり、負荷容
量が大きくなったときにおける遅延時間を短縮するに
は、図１１（１）に示す差動増幅回路を使用すればよ
い。この従来の差動増幅回路は、ｎＭＯＳＦＥＴ１３の
ドレインと高電位電源（ＧＮＤ）との間に負荷Ｚを接続
し、ｎＭＯＳＦＥＴ１３のソースに定電流源ＰＳを接続
し、ｎＭＯＳＦＥＴ１４のドレインと高電位電源（ＧＮ
Ｄ）との間に負荷Ｚを接続し、ｎＭＯＳＦＥＴ１４のソ
ースに定電流源ＰＳを接続し、ｎＭＯＳＦＥＴ１３、１
４の各ゲートにそれぞれ差動入力信号を印加し、ｎＭＯ
ＳＦＥＴ１３、１４の各ドレインから出力信号を取り出
すものである。
量が大きくなったときにおける遅延時間を短縮するに
は、図１１（１）に示す差動増幅回路を使用すればよ
い。この従来の差動増幅回路は、ｎＭＯＳＦＥＴ１３の
ドレインと高電位電源（ＧＮＤ）との間に負荷Ｚを接続
し、ｎＭＯＳＦＥＴ１３のソースに定電流源ＰＳを接続
し、ｎＭＯＳＦＥＴ１４のドレインと高電位電源（ＧＮ
Ｄ）との間に負荷Ｚを接続し、ｎＭＯＳＦＥＴ１４のソ
ースに定電流源ＰＳを接続し、ｎＭＯＳＦＥＴ１３、１
４の各ゲートにそれぞれ差動入力信号を印加し、ｎＭＯ
ＳＦＥＴ１３、１４の各ドレインから出力信号を取り出
すものである。
【０００５】図１１（１）に示す差動増幅回路を使用す
ることによって、出力信号を小振幅化することができ、
負荷容量が大きくなったときでも遅延時間を短縮するこ
とができる。なお、出力信号を小振幅化するとは、ＥＣ
Ｌレベル（高レベルを−０．８Ｖとし、低レベルを−
１．６Ｖとするレベル）で論理をとることである。
ることによって、出力信号を小振幅化することができ、
負荷容量が大きくなったときでも遅延時間を短縮するこ
とができる。なお、出力信号を小振幅化するとは、ＥＣ
Ｌレベル（高レベルを−０．８Ｖとし、低レベルを−
１．６Ｖとするレベル）で論理をとることである。
【０００６】しかし、この場合、高レベルの入力信号に
対して完全な電流切り換えを行なうことができず、つま
り、図１１（２）に示すように、出力信号のレベルが低
レベル側にシフトしてしまう。このために、図１１
（１）に示す従来の差動増幅回路と同一の回路を、図１
１（１）に示す従来の差動増幅回路の後段に接続すると
（すなわち、図１１（１）に示す従来の差動増幅回路を
２つ縦列接続すると）、後段回路から見た入力信号のレ
ベルが低過ぎるので、上記後段回路の入力信号に対応し
た信号を上記後段回路が出力できず、つまり、上記後段
回路が小振幅論理動作を実行することができないという
問題がある。
対して完全な電流切り換えを行なうことができず、つま
り、図１１（２）に示すように、出力信号のレベルが低
レベル側にシフトしてしまう。このために、図１１
（１）に示す従来の差動増幅回路と同一の回路を、図１
１（１）に示す従来の差動増幅回路の後段に接続すると
（すなわち、図１１（１）に示す従来の差動増幅回路を
２つ縦列接続すると）、後段回路から見た入力信号のレ
ベルが低過ぎるので、上記後段回路の入力信号に対応し
た信号を上記後段回路が出力できず、つまり、上記後段
回路が小振幅論理動作を実行することができないという
問題がある。
【０００７】本発明は、負荷容量が大きくなったときに
おける遅延時間を短縮することができ、しかも差動形Ｃ
ＭＯＳ論理回路を２つ縦列接続したときに、その後段の
差動形ＣＭＯＳ論理回路が確実に小振幅論理動作を行う
ことができる差動形ＣＭＯＳ論理回路を提供することを
目的とするものである。
おける遅延時間を短縮することができ、しかも差動形Ｃ
ＭＯＳ論理回路を２つ縦列接続したときに、その後段の
差動形ＣＭＯＳ論理回路が確実に小振幅論理動作を行う
ことができる差動形ＣＭＯＳ論理回路を提供することを
目的とするものである。
【０００８】
【課題を解決するための手段】本発明は、ＣＭＯＳ差動
増幅回路において、高電位電源と駆動トランジスタの共
通ソースとの間にダイオードを接続するか、または、差
動入力信号を印加する第１、２の駆動トランジスタのゲ
ート・ソース間にそれぞれ第１、２のダイオードを接続
するものである。
増幅回路において、高電位電源と駆動トランジスタの共
通ソースとの間にダイオードを接続するか、または、差
動入力信号を印加する第１、２の駆動トランジスタのゲ
ート・ソース間にそれぞれ第１、２のダイオードを接続
するものである。
【０００９】
【作用】本発明は、ＣＭＯＳ差動増幅回路において、高
電位電源と駆動トランジスタの共通ソースとの間にダイ
オードを接続するか、または、差動入力信号を印加する
第１、２の駆動トランジスタのゲート・ソース間にそれ
ぞれ第１、２のダイオードを接続するので、負荷容量が
大きくなったときにおける遅延時間を短縮することがで
き、しかも差動形ＣＭＯＳ論理回路を２つ縦列接続した
ときに、その後段の差動形ＣＭＯＳ論理回路が確実に小
振幅論理動作を行うことができる。
電位電源と駆動トランジスタの共通ソースとの間にダイ
オードを接続するか、または、差動入力信号を印加する
第１、２の駆動トランジスタのゲート・ソース間にそれ
ぞれ第１、２のダイオードを接続するので、負荷容量が
大きくなったときにおける遅延時間を短縮することがで
き、しかも差動形ＣＭＯＳ論理回路を２つ縦列接続した
ときに、その後段の差動形ＣＭＯＳ論理回路が確実に小
振幅論理動作を行うことができる。
【００１０】
【実施例】図１は、本発明の第１実施例である差動形Ｃ
ＭＯＳ論理回路Ｌ１を示す回路図である。
ＭＯＳ論理回路Ｌ１を示す回路図である。
【００１１】この差動形ＣＭＯＳ論理回路Ｌ１は、駆動
トランジスタであるｎＭＯＳＦＥＴ２１、２２と負荷素
子Ｚと定電流源ＰＳとを有するＣＭＯＳ差動増幅回路
と、ショットキー・ダイオードＤ１、Ｄ２とで構成され
ている。
トランジスタであるｎＭＯＳＦＥＴ２１、２２と負荷素
子Ｚと定電流源ＰＳとを有するＣＭＯＳ差動増幅回路
と、ショットキー・ダイオードＤ１、Ｄ２とで構成され
ている。
【００１２】ｎＭＯＳＦＥＴ２１のドレインが負荷素子
Ｚを介して高電位源（ＧＮＤ）に接続され、ｎＭＯＳＦ
ＥＴ２１のソースが定電流源ＰＳに接続され、ｎＭＯＳ
ＦＥＴ２１のゲートに入力信号Ｖinが供給され、ｎＭＯ
ＳＦＥＴ２１のドレインに入力信号Ｖinの反転信号（Ｖ
out にバーを付して示した信号）が出力される。また、
ｎＭＯＳＦＥＴ２２のドレインが負荷素子Ｚを介して高
電位源（ＧＮＤ）に接続され、ｎＭＯＳＦＥＴ２２のソ
ースが定電流源ＰＳに接続され、ｎＭＯＳＦＥＴ２２の
ゲートに入力信号Ｖinの反転信号が供給され、ｎＭＯＳ
ＦＥＴ２２のドレインに入力信号Ｖinと同じ信号（Ｖ
out で示した信号）が出力される。
Ｚを介して高電位源（ＧＮＤ）に接続され、ｎＭＯＳＦ
ＥＴ２１のソースが定電流源ＰＳに接続され、ｎＭＯＳ
ＦＥＴ２１のゲートに入力信号Ｖinが供給され、ｎＭＯ
ＳＦＥＴ２１のドレインに入力信号Ｖinの反転信号（Ｖ
out にバーを付して示した信号）が出力される。また、
ｎＭＯＳＦＥＴ２２のドレインが負荷素子Ｚを介して高
電位源（ＧＮＤ）に接続され、ｎＭＯＳＦＥＴ２２のソ
ースが定電流源ＰＳに接続され、ｎＭＯＳＦＥＴ２２の
ゲートに入力信号Ｖinの反転信号が供給され、ｎＭＯＳ
ＦＥＴ２２のドレインに入力信号Ｖinと同じ信号（Ｖ
out で示した信号）が出力される。
【００１３】ショットキー・ダイオードＤ１、Ｄ２は、
互いに直列接続され、高電位電源（ＧＮＤ）と、ｎＭＯ
ＳＦＥＴ２１、２２の共通ソースとの間に接続され、ダ
イオードＤ１のアノードが高電位電源（ＧＮＤ）に接続
され、ダイオードＤ１のカソードとダイオードＤ２のア
ノードとが接続され、ダイオードＤ２のカソードが上記
共通ソースに接続されている。
互いに直列接続され、高電位電源（ＧＮＤ）と、ｎＭＯ
ＳＦＥＴ２１、２２の共通ソースとの間に接続され、ダ
イオードＤ１のアノードが高電位電源（ＧＮＤ）に接続
され、ダイオードＤ１のカソードとダイオードＤ２のア
ノードとが接続され、ダイオードＤ２のカソードが上記
共通ソースに接続されている。
【００１４】次に、上記差動形ＣＭＯＳ論理回路Ｌ１の
動作について説明する。
動作について説明する。
【００１５】図２は、上記差動形ＣＭＯＳ論理回路Ｌ１
における入力信号波形と出力信号波形との関係を示す図
である。
における入力信号波形と出力信号波形との関係を示す図
である。
【００１６】入力信号Ｖinに着目すると、この入力信号
Ｖinは−０．８Ｖ〜−１．６Ｖの振幅を有している。ま
た、ダイオードＤ１、Ｄ２のビルトイン電圧を１．６Ｖ
に設定してあり、このために、ｎＭＯＳＦＥＴ２１、２
２の共通ソースと定電流回路ＰＳとの接続点の電圧が−
１．６Ｖに固定され、負荷素子Ｚ等の値を調整すること
によってｎＭＯＳＦＥＴ２１の閾値を０．８Ｖに設定し
てあったとする。
Ｖinは−０．８Ｖ〜−１．６Ｖの振幅を有している。ま
た、ダイオードＤ１、Ｄ２のビルトイン電圧を１．６Ｖ
に設定してあり、このために、ｎＭＯＳＦＥＴ２１、２
２の共通ソースと定電流回路ＰＳとの接続点の電圧が−
１．６Ｖに固定され、負荷素子Ｚ等の値を調整すること
によってｎＭＯＳＦＥＴ２１の閾値を０．８Ｖに設定し
てあったとする。
【００１７】ここで、入力信号Ｖinが−０．８Ｖである
場合には、入力信号Ｖinの値と閾値の値とが同じである
ので、ｎＭＯＳＦＥＴ２１に電流が流れず、その出力信
号Ｖout のバーの信号が図２に示すように０Ｖ（ＧＮ
Ｄ）になり、一方、入力信号Ｖinが−１．６Ｖである場
合には、入力信号Ｖinの値が閾値の値よりも大きいの
で、ｎＭＯＳＦＥＴ２１に電流が流れ、その出力信号Ｖ
out のバーの信号が図２に示すように−０．８になる。
これらの動作は、ｎＭＯＳＦＥＴ２２についても同様で
ある。
場合には、入力信号Ｖinの値と閾値の値とが同じである
ので、ｎＭＯＳＦＥＴ２１に電流が流れず、その出力信
号Ｖout のバーの信号が図２に示すように０Ｖ（ＧＮ
Ｄ）になり、一方、入力信号Ｖinが−１．６Ｖである場
合には、入力信号Ｖinの値が閾値の値よりも大きいの
で、ｎＭＯＳＦＥＴ２１に電流が流れ、その出力信号Ｖ
out のバーの信号が図２に示すように−０．８になる。
これらの動作は、ｎＭＯＳＦＥＴ２２についても同様で
ある。
【００１８】上記差動形ＣＭＯＳ論理回路Ｌ１におい
て、差動増幅回路の出力信号の高レベルが高電位電源レ
ベルと一致するので、動形ＣＭＯＳ論理回路Ｌ１が小振
幅論理動作（ＥＣＬレベル（高レベルを−０．８Ｖと
し、低レベルを−１．６Ｖとするレベル）で論理をとる
動作）を実行できるので、差動形ＣＭＯＳ論理回路Ｌ１
を２つ縦列接続したときに、その後段の差動形ＣＭＯＳ
論理回路Ｌ１が確実に小振幅論理動作を行うことができ
る。また、上記差動形ＣＭＯＳ論理回路Ｌ１が小振幅論
理動作を実行するので、負荷容量が大きくなったときで
も遅延時間を短縮することができる。
て、差動増幅回路の出力信号の高レベルが高電位電源レ
ベルと一致するので、動形ＣＭＯＳ論理回路Ｌ１が小振
幅論理動作（ＥＣＬレベル（高レベルを−０．８Ｖと
し、低レベルを−１．６Ｖとするレベル）で論理をとる
動作）を実行できるので、差動形ＣＭＯＳ論理回路Ｌ１
を２つ縦列接続したときに、その後段の差動形ＣＭＯＳ
論理回路Ｌ１が確実に小振幅論理動作を行うことができ
る。また、上記差動形ＣＭＯＳ論理回路Ｌ１が小振幅論
理動作を実行するので、負荷容量が大きくなったときで
も遅延時間を短縮することができる。
【００１９】なお、差動形ＣＭＯＳ論理回路Ｌ１におい
て、ショットキー・ダイオードが２つ（Ｄ１、Ｄ２）設
けられているが、ショットキー・ダイオードＤ１または
Ｄ２のビルトイン電圧を調整することによって、ショッ
トキー・ダイオードＤ１とＤ２との代わりに、ショット
キー・ダイオードＤ１のみを設けるようにしてもよい。
つまり、上記実施例は、ＭＯＳＦＥＴで構成した差動増
幅回路において、差動増幅回路の高電位電源と、差動入
力信号を印加する第１、第２の駆動トランジスタの共通
ソースとの間に、ダイオードを接続したものであるが、
このダイオードを１つのみ設けてもよくまた２つ以上設
けるようにしてもよい。
て、ショットキー・ダイオードが２つ（Ｄ１、Ｄ２）設
けられているが、ショットキー・ダイオードＤ１または
Ｄ２のビルトイン電圧を調整することによって、ショッ
トキー・ダイオードＤ１とＤ２との代わりに、ショット
キー・ダイオードＤ１のみを設けるようにしてもよい。
つまり、上記実施例は、ＭＯＳＦＥＴで構成した差動増
幅回路において、差動増幅回路の高電位電源と、差動入
力信号を印加する第１、第２の駆動トランジスタの共通
ソースとの間に、ダイオードを接続したものであるが、
このダイオードを１つのみ設けてもよくまた２つ以上設
けるようにしてもよい。
【００２０】なお、ｎＭＯＳＦＥＴ２１、２２の閾値
は、ダイオードＤ１、Ｄ２のビルトイン電圧の値よりも
小さければ、任意の値を採用することができる。
は、ダイオードＤ１、Ｄ２のビルトイン電圧の値よりも
小さければ、任意の値を採用することができる。
【００２１】図３は、本発明の第２実施例であるシリー
ズ・ゲート形の差動論理回路Ｌ２の構成例を示す図であ
る。
ズ・ゲート形の差動論理回路Ｌ２の構成例を示す図であ
る。
【００２２】シリーズ・ゲート形の差動論理回路Ｌ２
は、差動形ＣＭＯＳ論理回路Ｌ１と同様の回路を２つ設
け、１つ目の差動形ＣＭＯＳ論理回路Ｌ１における共通
ソースと定電流回路ＰＳとの間にｎＭＯＳＦＥＴ２５が
設けられ、２つ目の差動形ＣＭＯＳ論理回路Ｌ１におけ
る共通ソースと定電流回路ＰＳとの間にｎＭＯＳＦＥＴ
２８が設けられ、高電位電源（ＧＮＤ）と定電流回路Ｐ
Ｓとの間にショットキー・ダイオードＤ７、Ｄ８、Ｄ９
の直列回路が設けられている。
は、差動形ＣＭＯＳ論理回路Ｌ１と同様の回路を２つ設
け、１つ目の差動形ＣＭＯＳ論理回路Ｌ１における共通
ソースと定電流回路ＰＳとの間にｎＭＯＳＦＥＴ２５が
設けられ、２つ目の差動形ＣＭＯＳ論理回路Ｌ１におけ
る共通ソースと定電流回路ＰＳとの間にｎＭＯＳＦＥＴ
２８が設けられ、高電位電源（ＧＮＤ）と定電流回路Ｐ
Ｓとの間にショットキー・ダイオードＤ７、Ｄ８、Ｄ９
の直列回路が設けられている。
【００２３】つまり、互いに直列接続されたショットキ
ー・ダイオードＤ３、Ｄ４を、高電位電源（ＧＮＤ）
と、１段目のゲートを構成する駆動トランジスタである
ｎＭＯＳＦＥＴ２３、２４の共通ソースとの間に接続
し、互いに直列接続されたショットキー・ダイオードＤ
５、Ｄ６を、高電位電源（ＧＮＤ）と、２段目のゲート
を構成する駆動トランジスタであるｎＭＯＳＦＥＴ２
６、２７の共通ソースとの間に接続してある。
ー・ダイオードＤ３、Ｄ４を、高電位電源（ＧＮＤ）
と、１段目のゲートを構成する駆動トランジスタである
ｎＭＯＳＦＥＴ２３、２４の共通ソースとの間に接続
し、互いに直列接続されたショットキー・ダイオードＤ
５、Ｄ６を、高電位電源（ＧＮＤ）と、２段目のゲート
を構成する駆動トランジスタであるｎＭＯＳＦＥＴ２
６、２７の共通ソースとの間に接続してある。
【００２４】シリーズ・ゲート形の差動論理回路Ｌ２の
場合も、差動形ＣＭＯＳ論理回路Ｌ１の場合と同様に、
シリーズ・ゲート形の差動論理回路Ｌ２の出力信号の高
レベルが高電位電源レベルと一致するので、小振幅論理
動作を実行することができ、したがって、負荷容量が大
きくなったときでも遅延時間を短縮することができ、ま
た、シリーズ・ゲート形の差動論理回路Ｌ２を２つ縦列
接続したときに、その後段のシリーズ・ゲート形の差動
論理回路Ｌ２が確実に小振幅論理動作を行うことができ
る。
場合も、差動形ＣＭＯＳ論理回路Ｌ１の場合と同様に、
シリーズ・ゲート形の差動論理回路Ｌ２の出力信号の高
レベルが高電位電源レベルと一致するので、小振幅論理
動作を実行することができ、したがって、負荷容量が大
きくなったときでも遅延時間を短縮することができ、ま
た、シリーズ・ゲート形の差動論理回路Ｌ２を２つ縦列
接続したときに、その後段のシリーズ・ゲート形の差動
論理回路Ｌ２が確実に小振幅論理動作を行うことができ
る。
【００２５】なお、シリーズ・ゲート形の差動論理回路
Ｌ２において、入力信号ＶinA 、ＶinB が「１、１」に
なったときに、出力信号Ｖout0のみが「１」になり、他
の出力信号Ｖout1、Ｖout2、Ｖout3が「０」になり、同
様に、入力信号ＶinA 、ＶinB が「１、０」、「０、
１」、「０、０」になったときに、出力信号Ｖout0、Ｖ
out1、Ｖout2、Ｖout3がそれぞれ「１」になり、「１」
になった出力信号以外の出力信号が「０」になる。
Ｌ２において、入力信号ＶinA 、ＶinB が「１、１」に
なったときに、出力信号Ｖout0のみが「１」になり、他
の出力信号Ｖout1、Ｖout2、Ｖout3が「０」になり、同
様に、入力信号ＶinA 、ＶinB が「１、０」、「０、
１」、「０、０」になったときに、出力信号Ｖout0、Ｖ
out1、Ｖout2、Ｖout3がそれぞれ「１」になり、「１」
になった出力信号以外の出力信号が「０」になる。
【００２６】また、ショットキー・ダイオードＤ７、Ｄ
８、Ｄ９の代わりに、１つ、２つまたは４つ以上のショ
ットキー・ダイオードを使用してもよい。
８、Ｄ９の代わりに、１つ、２つまたは４つ以上のショ
ットキー・ダイオードを使用してもよい。
【００２７】図４は、本発明の第３実施例である差動形
ＣＭＯＳ論理回路Ｌ３の構成を示す回路図である。
ＣＭＯＳ論理回路Ｌ３の構成を示す回路図である。
【００２８】この差動形ＣＭＯＳ論理回路Ｌ３は、図１
に示すＣＭＯＳ差動増幅回路Ｌ１の後段に、ＭＯＳＦＥ
Ｔで構成したソース・フォロワ回路を付加することによ
って、出力の高負荷駆動を可能にしたものであり、上記
ソース・フォロワ回路は、ｎＭＯＳＦＥＴ２９と定電流
源ＰＳ、ｎＭＯＳＦＥＴ３０と定電流源ＰＳで構成され
ている。
に示すＣＭＯＳ差動増幅回路Ｌ１の後段に、ＭＯＳＦＥ
Ｔで構成したソース・フォロワ回路を付加することによ
って、出力の高負荷駆動を可能にしたものであり、上記
ソース・フォロワ回路は、ｎＭＯＳＦＥＴ２９と定電流
源ＰＳ、ｎＭＯＳＦＥＴ３０と定電流源ＰＳで構成され
ている。
【００２９】また、上記ソース・フォロワ回路における
ｎＭＯＳＦＥＴ２９、３０に流す定電流値、またはｎＭ
ＯＳＦＥＴ２９、３０の閾値電圧を調整することによっ
て、出力信号のレベルシフト量を任意に調整することが
できる。さらに、差動形ＣＭＯＳ論理回路Ｌ３の入出力
レベルをバイポーラＥＣＬ回路の入出力レベルに一致さ
せれば、ＥＣＬインタフェース（高レベル：−０．８
Ｖ、低レベル：−１．６Ｖ）が可能となる。
ｎＭＯＳＦＥＴ２９、３０に流す定電流値、またはｎＭ
ＯＳＦＥＴ２９、３０の閾値電圧を調整することによっ
て、出力信号のレベルシフト量を任意に調整することが
できる。さらに、差動形ＣＭＯＳ論理回路Ｌ３の入出力
レベルをバイポーラＥＣＬ回路の入出力レベルに一致さ
せれば、ＥＣＬインタフェース（高レベル：−０．８
Ｖ、低レベル：−１．６Ｖ）が可能となる。
【００３０】図５は、上記各実施例において、差動形論
理回路Ｌ１、Ｌ２、Ｌ３の遅延時間に対する信号振幅の
関係を示す図である。
理回路Ｌ１、Ｌ２、Ｌ３の遅延時間に対する信号振幅の
関係を示す図である。
【００３１】ここで、縦軸には、差動形論理回路Ｌ１、
Ｌ２、Ｌ３の遅延時間として、図１０に示す従来のＣＭ
ＯＳインバータ回路の遅延時間で規格化した値を示し、
横軸には、信号振幅として、電源電圧で規格化した値を
示してある。
Ｌ２、Ｌ３の遅延時間として、図１０に示す従来のＣＭ
ＯＳインバータ回路の遅延時間で規格化した値を示し、
横軸には、信号振幅として、電源電圧で規格化した値を
示してある。
【００３２】図５において、「Ｃpd」は、上記各実施例
における遅延時間であり、「Ｃpd（ＣＭＯＳ）」は、図
１０に示す従来のＣＭＯＳインバータ回路における遅延
時間である。なお、上記「遅延時間」は、たとえば入力
信号が「０」から「１」になる場合、入力信号が「０」
と「１」との間の１／２になってから、出力信号が
「１」と「０」との間の１／２になるまでの時間であ
る。
における遅延時間であり、「Ｃpd（ＣＭＯＳ）」は、図
１０に示す従来のＣＭＯＳインバータ回路における遅延
時間である。なお、上記「遅延時間」は、たとえば入力
信号が「０」から「１」になる場合、入力信号が「０」
と「１」との間の１／２になってから、出力信号が
「１」と「０」との間の１／２になるまでの時間であ
る。
【００３３】図５から、差動形ＣＭＯＳ論理回路Ｌ１、
Ｌ２、Ｌ３の信号振幅を小振幅化すればする程、差動形
ＣＭＯＳ論理回路Ｌ１、Ｌ２、Ｌ３の遅延時間が短縮さ
れ、高速動作が可能になることが理解される。たとえ
ば、信号振幅を電源電圧の１／４に設定した場合、図１
０に示す従来のＣＭＯＳインバータ回路に比べて、その
遅延時間を約１／２に短縮することができる。
Ｌ２、Ｌ３の信号振幅を小振幅化すればする程、差動形
ＣＭＯＳ論理回路Ｌ１、Ｌ２、Ｌ３の遅延時間が短縮さ
れ、高速動作が可能になることが理解される。たとえ
ば、信号振幅を電源電圧の１／４に設定した場合、図１
０に示す従来のＣＭＯＳインバータ回路に比べて、その
遅延時間を約１／２に短縮することができる。
【００３４】図６は、本発明の第４実施例である差動形
ＣＭＯＳ論理回路Ｌ４の構成例を示す図である。
ＣＭＯＳ論理回路Ｌ４の構成例を示す図である。
【００３５】差動形ＣＭＯＳ論理回路Ｌ４は、駆動トラ
ンジスタであるｎＭＯＳＦＥＴ３１、３２と負荷素子Ｚ
と定電流源ＰＳとを有するＣＭＯＳ差動増幅回路と、シ
ョットキー・ダイオードＤ１０、Ｄ１１とで構成されて
いる。
ンジスタであるｎＭＯＳＦＥＴ３１、３２と負荷素子Ｚ
と定電流源ＰＳとを有するＣＭＯＳ差動増幅回路と、シ
ョットキー・ダイオードＤ１０、Ｄ１１とで構成されて
いる。
【００３６】ｎＭＯＳＦＥＴ３１のドレインが負荷素子
Ｚを介して高電位源（ＧＮＤ）に接続され、ｎＭＯＳＦ
ＥＴ３１のソースが定電流源ＰＳに接続され、ｎＭＯＳ
ＦＥＴ３１のゲートに入力信号Ｖinが供給され、ｎＭＯ
ＳＦＥＴ３１のドレインに入力信号Ｖinの反転信号（Ｖ
out にバーを付して示した信号）が出力される。また、
ｎＭＯＳＦＥＴ３２のドレインが負荷素子Ｚを介して高
電位源（ＧＮＤ）に接続され、ｎＭＯＳＦＥＴ３２のソ
ースが定電流源ＰＳに接続され、ｎＭＯＳＦＥＴ３２の
ゲートに入力信号Ｖinの反転信号が供給され、ｎＭＯＳ
ＦＥＴ３２のドレインに入力信号Ｖinと同じ信号（Ｖ
out で示した信号）が出力される。
Ｚを介して高電位源（ＧＮＤ）に接続され、ｎＭＯＳＦ
ＥＴ３１のソースが定電流源ＰＳに接続され、ｎＭＯＳ
ＦＥＴ３１のゲートに入力信号Ｖinが供給され、ｎＭＯ
ＳＦＥＴ３１のドレインに入力信号Ｖinの反転信号（Ｖ
out にバーを付して示した信号）が出力される。また、
ｎＭＯＳＦＥＴ３２のドレインが負荷素子Ｚを介して高
電位源（ＧＮＤ）に接続され、ｎＭＯＳＦＥＴ３２のソ
ースが定電流源ＰＳに接続され、ｎＭＯＳＦＥＴ３２の
ゲートに入力信号Ｖinの反転信号が供給され、ｎＭＯＳ
ＦＥＴ３２のドレインに入力信号Ｖinと同じ信号（Ｖ
out で示した信号）が出力される。
【００３７】ショットキー・ダイオードＤ１のアノード
がｎＭＯＳＦＥＴ３１のゲートに接続され、ショットキ
ー・ダイオードＤ１のカソードがｎＭＯＳＦＥＴ３１の
ソースに接続され、ショットキー・ダイオードＤ２のア
ノードがｎＭＯＳＦＥＴ３２のゲートに接続され、ショ
ットキー・ダイオードＤ２のカソードがｎＭＯＳＦＥＴ
３２のソースに接続されている。
がｎＭＯＳＦＥＴ３１のゲートに接続され、ショットキ
ー・ダイオードＤ１のカソードがｎＭＯＳＦＥＴ３１の
ソースに接続され、ショットキー・ダイオードＤ２のア
ノードがｎＭＯＳＦＥＴ３２のゲートに接続され、ショ
ットキー・ダイオードＤ２のカソードがｎＭＯＳＦＥＴ
３２のソースに接続されている。
【００３８】次に、差動形ＣＭＯＳ論理回路Ｌ４の動作
について説明する。
について説明する。
【００３９】この場合も、入力信号と出力信号との関係
は、図２に示す場合と同じであるとする。つまり、入力
信号Ｖinに着目すると、この入力信号Ｖinは−０．８Ｖ
〜−１．６Ｖの振幅を有している。ただし、ダイオード
Ｄ１０、Ｄ１１のビルトイン電圧が０．８Ｖに設定さ
れ、負荷素子Ｚ等の値を調整することによってｎＭＯＳ
ＦＥＴ３１、３２の閾値が０Ｖに設定してあったとする
と、入力電圧が−０．８Ｖ〜−１．６Ｖである場合、入
力電圧の−０．８ＶとダイオードＤ１０のビルトイン電
圧の−０．８Ｖとが加算されて−１．６Ｖになるので、
ｎＭＯＳＦＥＴ３１、３２の共通ソースと定電流回路Ｐ
Ｓとの接続点の電圧が−１．６Ｖに固定される。
は、図２に示す場合と同じであるとする。つまり、入力
信号Ｖinに着目すると、この入力信号Ｖinは−０．８Ｖ
〜−１．６Ｖの振幅を有している。ただし、ダイオード
Ｄ１０、Ｄ１１のビルトイン電圧が０．８Ｖに設定さ
れ、負荷素子Ｚ等の値を調整することによってｎＭＯＳ
ＦＥＴ３１、３２の閾値が０Ｖに設定してあったとする
と、入力電圧が−０．８Ｖ〜−１．６Ｖである場合、入
力電圧の−０．８ＶとダイオードＤ１０のビルトイン電
圧の−０．８Ｖとが加算されて−１．６Ｖになるので、
ｎＭＯＳＦＥＴ３１、３２の共通ソースと定電流回路Ｐ
Ｓとの接続点の電圧が−１．６Ｖに固定される。
【００４０】ここで、入力信号Ｖinが−０．８Ｖである
場合には、ｎＭＯＳＦＥＴ３１のソースとゲートとの間
の電圧は０．８Ｖであり、閾値の値が０Ｖであるので、
ｎＭＯＳＦＥＴ２１に電流が流れ、その出力信号が−
０．８Ｖになり、一方、入力信号Ｖinが−１．６Ｖであ
る場合には、ｎＭＯＳＦＥＴ３１のソースとゲートとの
間の電圧は０Ｖであり、閾値の値０Ｖと同じになり、ｎ
ＭＯＳＦＥＴ３１に電流が流れず、その出力信号が−０
Ｖ（ＧＮＤ）になる。これらの動作は、ｎＭＯＳＦＥＴ
３２についても同様である。
場合には、ｎＭＯＳＦＥＴ３１のソースとゲートとの間
の電圧は０．８Ｖであり、閾値の値が０Ｖであるので、
ｎＭＯＳＦＥＴ２１に電流が流れ、その出力信号が−
０．８Ｖになり、一方、入力信号Ｖinが−１．６Ｖであ
る場合には、ｎＭＯＳＦＥＴ３１のソースとゲートとの
間の電圧は０Ｖであり、閾値の値０Ｖと同じになり、ｎ
ＭＯＳＦＥＴ３１に電流が流れず、その出力信号が−０
Ｖ（ＧＮＤ）になる。これらの動作は、ｎＭＯＳＦＥＴ
３２についても同様である。
【００４１】なお、ｎＭＯＳＦＥＴ３１、３２の閾値
は、ダイオードＤ１０、Ｄ１１のビルトイン電圧の値よ
りも小さければ、任意の値を採用することができる。
は、ダイオードＤ１０、Ｄ１１のビルトイン電圧の値よ
りも小さければ、任意の値を採用することができる。
【００４２】上記差動形ＣＭＯＳ論理回路Ｌ４におい
て、差動増幅回路の出力信号の高レベルが高電位電源レ
ベルと一致するので、差動形ＣＭＯＳ論理回路Ｌ４が小
振幅論理動作（ＥＣＬレベル（高レベルを−０．８Ｖと
し、低レベルを−１．６Ｖとするレベル）で論理をとる
動作）を実行でき、したがって、負荷容量が大きくなっ
たときでも遅延時間を短縮することができ、また、差動
形ＣＭＯＳ論理回路Ｌ４を２つ縦列接続したときに、そ
の後段の差動形ＣＭＯＳ論理回路Ｌ４が確実に小振幅論
理動作を行うことができる。
て、差動増幅回路の出力信号の高レベルが高電位電源レ
ベルと一致するので、差動形ＣＭＯＳ論理回路Ｌ４が小
振幅論理動作（ＥＣＬレベル（高レベルを−０．８Ｖと
し、低レベルを−１．６Ｖとするレベル）で論理をとる
動作）を実行でき、したがって、負荷容量が大きくなっ
たときでも遅延時間を短縮することができ、また、差動
形ＣＭＯＳ論理回路Ｌ４を２つ縦列接続したときに、そ
の後段の差動形ＣＭＯＳ論理回路Ｌ４が確実に小振幅論
理動作を行うことができる。
【００４３】なお、差動形ＣＭＯＳ論理回路Ｌ４におい
て、１つのｎＭＯＳＦＥＴについてショットキー・ダイ
オードが１つ設けられているが、たとえばショットキー
・ダイオードＤ１０のビルトイン電圧を調整することに
よって、ショットキー・ダイオードＤ１０の代わりに、
複数のショットキー・ダイオードを直列接続したものを
設けるようにしてもよい。
て、１つのｎＭＯＳＦＥＴについてショットキー・ダイ
オードが１つ設けられているが、たとえばショットキー
・ダイオードＤ１０のビルトイン電圧を調整することに
よって、ショットキー・ダイオードＤ１０の代わりに、
複数のショットキー・ダイオードを直列接続したものを
設けるようにしてもよい。
【００４４】つまり、上記差動形ＣＭＯＳ論理回路Ｌ４
は、ＭＯＳＦＥＴで構成した差動増幅回路において、差
動増幅回路の差動入力信号の一方を印加する第１の駆動
トランジスタのゲート・ソース間に第１のダイオードを
接続し、差動入力信号の他方を印加する第２の駆動トラ
ンジスタのゲート・ソース間に第２のダイオードを接続
したものであるが、第１のダイオードまたは第２のダイ
オードとして、１つのみのダイオードを設けてもよく、
また２つ以上のダイオードを直列接続したものを設ける
ようにしてもよい。
は、ＭＯＳＦＥＴで構成した差動増幅回路において、差
動増幅回路の差動入力信号の一方を印加する第１の駆動
トランジスタのゲート・ソース間に第１のダイオードを
接続し、差動入力信号の他方を印加する第２の駆動トラ
ンジスタのゲート・ソース間に第２のダイオードを接続
したものであるが、第１のダイオードまたは第２のダイ
オードとして、１つのみのダイオードを設けてもよく、
また２つ以上のダイオードを直列接続したものを設ける
ようにしてもよい。
【００４５】図７は、本発明の第５実施例である差動形
ＣＭＯＳ論理回路Ｌ５を示す図であり、図６に示すＣＭ
ＯＳ差動増幅回路Ｌ４の後段に、ＭＯＳＦＥＴで構成し
たソース・フォロワ回路を付加した構成を示す回路図で
ある。
ＣＭＯＳ論理回路Ｌ５を示す図であり、図６に示すＣＭ
ＯＳ差動増幅回路Ｌ４の後段に、ＭＯＳＦＥＴで構成し
たソース・フォロワ回路を付加した構成を示す回路図で
ある。
【００４６】差動形ＣＭＯＳ論理回路Ｌ５において、ソ
ース・フォロワ回路は、ｎＭＯＳＦＥＴ３３と定電流源
ＰＳ、ｎＭＯＳＦＥＴ３４と定電流源ＰＳとで構成され
ており、ＭＯＳＦＥＴで構成したソース・フォロワ回路
を、ＣＭＯＳ差動増幅回路の後段に付加することによっ
て、出力の高負荷駆動が可能になる。
ース・フォロワ回路は、ｎＭＯＳＦＥＴ３３と定電流源
ＰＳ、ｎＭＯＳＦＥＴ３４と定電流源ＰＳとで構成され
ており、ＭＯＳＦＥＴで構成したソース・フォロワ回路
を、ＣＭＯＳ差動増幅回路の後段に付加することによっ
て、出力の高負荷駆動が可能になる。
【００４７】また、第５実施例の上記ソース・フォロワ
回路におけるｎＭＯＳＦＥＴ３３、３４に流す定電流
値、またはｎＭＯＳＦＥＴ３３、３４の閾値電圧を調整
することによって、出力信号のレベルシフト量を任意に
調整することができる。さらに、差動形ＣＭＯＳ論理回
路Ｌ５の入出力レベルをバイポーラＥＣＬ回路の入出力
レベルに一致させれば、ＥＣＬインタフェース（高レベ
ル：−０．８Ｖ、低レベル：−１．６Ｖ）が可能とな
る。
回路におけるｎＭＯＳＦＥＴ３３、３４に流す定電流
値、またはｎＭＯＳＦＥＴ３３、３４の閾値電圧を調整
することによって、出力信号のレベルシフト量を任意に
調整することができる。さらに、差動形ＣＭＯＳ論理回
路Ｌ５の入出力レベルをバイポーラＥＣＬ回路の入出力
レベルに一致させれば、ＥＣＬインタフェース（高レベ
ル：−０．８Ｖ、低レベル：−１．６Ｖ）が可能とな
る。
【００４８】上記差動形ＣＭＯＳ論理回路Ｌ４、Ｌ５に
おいても、図５に示すように、差動形論理回路の信号振
幅を小振幅化すればする程、差動形論理回路の遅延時間
が短縮され、高速動作が可能になる。たとえば、信号振
幅を電源電圧の１／４に設定した場合、図１０に示す従
来のＣＭＯＳインバータ回路に比べて、その遅延時間を
約１／２に短縮することができる。
おいても、図５に示すように、差動形論理回路の信号振
幅を小振幅化すればする程、差動形論理回路の遅延時間
が短縮され、高速動作が可能になる。たとえば、信号振
幅を電源電圧の１／４に設定した場合、図１０に示す従
来のＣＭＯＳインバータ回路に比べて、その遅延時間を
約１／２に短縮することができる。
【００４９】図８は、差動形ＣＭＯＳ論理回路Ｌ４にお
けるＭＯＳＦＥＴ３１とショットキー・ダイオードＤ１
０とを、同一の絶縁基板上に形成した例を示す図であ
る。
けるＭＯＳＦＥＴ３１とショットキー・ダイオードＤ１
０とを、同一の絶縁基板上に形成した例を示す図であ
る。
【００５０】絶縁基板上では、従来のバルク基板と比較
すると、ショットキー・ダイオードを小面積で実現で
き、寄生容量を小さくすることができるので、論理動作
の高速化を図ることができる。
すると、ショットキー・ダイオードを小面積で実現で
き、寄生容量を小さくすることができるので、論理動作
の高速化を図ることができる。
【００５１】図９は、ＭＯＳＦＥＴ３１とショットキー
・ダイオードＤ１０とを、絶縁基板上の同一シリコン活
性層４１に形成したものであり、図８に示す例のデバイ
ス構造と比較すると、小面積化を図ることができる。
・ダイオードＤ１０とを、絶縁基板上の同一シリコン活
性層４１に形成したものであり、図８に示す例のデバイ
ス構造と比較すると、小面積化を図ることができる。
【００５２】また、上記各実施例において、ショットキ
ー・ダイオードの代わりに、ショットキー・ダイオード
以外のダイオードを使用してもよい。
ー・ダイオードの代わりに、ショットキー・ダイオード
以外のダイオードを使用してもよい。
【００５３】
【発明の効果】本発明によれば、負荷容量が大きくなっ
たときにおける遅延時間を短縮することができ、しかも
差動形ＣＭＯＳ論理回路を２つ縦列接続したときに、そ
の後段の差動形ＣＭＯＳ論理回路が確実に小振幅論理動
作を行うことができるという効果を奏する。
たときにおける遅延時間を短縮することができ、しかも
差動形ＣＭＯＳ論理回路を２つ縦列接続したときに、そ
の後段の差動形ＣＭＯＳ論理回路が確実に小振幅論理動
作を行うことができるという効果を奏する。
【図１】本発明の第１実施例である差動形ＣＭＯＳ論理
回路Ｌ１を示す回路図である。
回路Ｌ１を示す回路図である。
【図２】差動形ＣＭＯＳ論理回路Ｌ１における入力信号
波形と出力信号波形との関係を示す図である。
波形と出力信号波形との関係を示す図である。
【図３】本発明の第２実施例であるシリーズ・ゲート形
の差動論理回路Ｌ２の構成例を示す図である。
の差動論理回路Ｌ２の構成例を示す図である。
【図４】本発明の第３実施例である差動形ＣＭＯＳ論理
回路Ｌ３の構成を示す回路図である。
回路Ｌ３の構成を示す回路図である。
【図５】上記各実施例において、差動形論理回路Ｌ１、
Ｌ２、Ｌ３の遅延時間に対する信号振幅の関係を示す図
である。
Ｌ２、Ｌ３の遅延時間に対する信号振幅の関係を示す図
である。
【図６】本発明の第４実施例である差動形ＣＭＯＳ論理
回路Ｌ４の構成例を示す図である。
回路Ｌ４の構成例を示す図である。
【図７】本発明の第５実施例である差動形ＣＭＯＳ論理
回路Ｌ５を示す図である。
回路Ｌ５を示す図である。
【図８】差動形ＣＭＯＳ論理回路Ｌ４におけるＭＯＳＦ
ＥＴ３１とショットキー・ダイオードＤ１０とを、同一
の絶縁基板上に形成した例を示す図である。
ＥＴ３１とショットキー・ダイオードＤ１０とを、同一
の絶縁基板上に形成した例を示す図である。
【図９】ＭＯＳＦＥＴ３１とショットキー・ダイオード
Ｄ１０とを、絶縁基板上の同一シリコン活性層４１に形
成したものの例を示す図である。
Ｄ１０とを、絶縁基板上の同一シリコン活性層４１に形
成したものの例を示す図である。
【図１０】ＭＯＳＦＥＴを用いたＣＭＯＳ論理回路構成
としてのＣＭＯＳインバータ回路の従来例を示す図であ
る。
としてのＣＭＯＳインバータ回路の従来例を示す図であ
る。
【図１１】小振幅動作を行なう従来の差動増幅回路を示
す図と、その差動増幅回路における入力信号と出力信号
との関係を示す図である。
す図と、その差動増幅回路における入力信号と出力信号
との関係を示す図である。
Ｌ１〜Ｌ５…差動形ＣＭＯＳ論理回路、 Ｄ１〜Ｄ１１…ショットキー・ダイオード、 ２１〜３４…ｎＣＭＯＳＦＥＴ、 ４１…シリコン活性層、 ＰＳ…定電流源、 Ｚ…負荷素子。
Claims (4)
- 【請求項１】 ＭＯＳＦＥＴで構成した差動増幅回路に
おいて、 上記差動増幅回路の高電位電源と、差動入力信号を印加
する第１、第２の駆動トランジスタの共通ソースとの間
に、ダイオードを接続したことを特徴とする差動形ＣＭ
ＯＳ論理回路。 - 【請求項２】 ＭＯＳＦＥＴで構成した差動増幅回路に
おいて、 上記差動増幅回路の差動入力信号の一方を印加する第１
の駆動トランジスタのゲート・ソース間に第１のダイオ
ードを接続し、上記差動入力信号の他方を印加する第２
の駆動トランジスタのゲート・ソース間に第２のダイオ
ードを接続したことを特徴とする差動形ＣＭＯＳ論理回
路。 - 【請求項３】 請求項１または２において、 上記差動増幅回路の各出力端子に、ＭＯＳＦＥＴで構成
したソース・フォロワ回路を接続し、上記ソース・フォ
ロワ回路の出力信号を上記差動形ＣＭＯＳ論理回路の出
力信号とすることを特徴とする差動形ＣＭＯＳ論理回
路。 - 【請求項４】 請求項２または３において、 上記ＭＯＳＦＥＴと上記ダイオードとは、同一の絶縁基
板上または絶縁基板上の同一シリコン活性領域に形成さ
れていることを特徴とする差動形ＣＭＯＳ論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5240741A JPH0774556A (ja) | 1993-09-01 | 1993-09-01 | 差動形ｃｍｏｓ論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5240741A JPH0774556A (ja) | 1993-09-01 | 1993-09-01 | 差動形ｃｍｏｓ論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0774556A true JPH0774556A (ja) | 1995-03-17 |
Family
ID=17064014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5240741A Pending JPH0774556A (ja) | 1993-09-01 | 1993-09-01 | 差動形ｃｍｏｓ論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0774556A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2385711A (en) * | 2001-11-01 | 2003-08-27 | Hewlett Packard Co | Differential CMOS logic with dynamic bias |
| CN101930976A (zh) * | 2009-06-19 | 2010-12-29 | 三洋电机株式会社 | 半导体装置 |
-
1993
- 1993-09-01 JP JP5240741A patent/JPH0774556A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2385711A (en) * | 2001-11-01 | 2003-08-27 | Hewlett Packard Co | Differential CMOS logic with dynamic bias |
| US6731136B2 (en) | 2001-11-01 | 2004-05-04 | Hewlett-Packard Development Company, L.P. | Differential CMOS logic with dynamic bias |
| US6882179B2 (en) | 2001-11-01 | 2005-04-19 | Hewlett-Packard Development Company, L.P. | Differential CMOS logic with dynamic bias |
| GB2385711B (en) * | 2001-11-01 | 2005-06-01 | Hewlett Packard Co | Differential CMOS logic with dynamic bias |
| CN101930976A (zh) * | 2009-06-19 | 2010-12-29 | 三洋电机株式会社 | 半导体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5034629A (en) | Output control circuit for reducing through current in CMOS output buffer | |
| US6765430B2 (en) | Complementary source follower circuit controlled by back bias voltage | |
| US4042839A (en) | Low power dissipation combined enhancement depletion switching driver circuit | |
| US11295789B2 (en) | Latching sense amplifier | |
| JPH05243940A (ja) | 出力バッファ装置 | |
| US4092548A (en) | Substrate bias modulation to improve mosfet circuit performance | |
| US20080100342A1 (en) | Circuit arrangement comprising a level shifter and method | |
| US4490632A (en) | Noninverting amplifier circuit for one propagation delay complex logic gates | |
| KR100263785B1 (ko) | 상보형 금속 산화막 반도체 회로 | |
| US5894227A (en) | Level restoration circuit for pass logic devices | |
| US5850153A (en) | Tristatable output driver for use with 3.3 or 5 volt CMOS logic | |
| US6535017B1 (en) | CMOS ECL input buffer | |
| JPH0774556A (ja) | 差動形ｃｍｏｓ論理回路 | |
| JPH0677804A (ja) | 出力回路 | |
| US5994944A (en) | Level converting circuit having a high switching speed | |
| KR910018900A (ko) | 병렬 가산기 | |
| JP2002198800A (ja) | レベルシフト回路 | |
| JPH09270684A (ja) | 比較器 | |
| US6624666B2 (en) | Differential type logic circuit | |
| US20040145389A1 (en) | High speed current mode NOR logic circuit | |
| JP2743729B2 (ja) | Ｅｃｌレベル出力回路およびｅｃｌ／ｄｃｆｌレベル変換入力回路ならびに半導体集積回路装置 | |
| JPS62208715A (ja) | 半導体集積回路 | |
| JPH0625063Y2 (ja) | 電流切換形論理回路 | |
| JP4273881B2 (ja) | 差動信号出力回路及びそれを内蔵した半導体集積回路 | |
| JPH02145018A (ja) | レベルシフト回路 |