JPH07264251A - ２ｔプリコードバイナリ信号をデコードする回路 - Google Patents
２ｔプリコードバイナリ信号をデコードする回路Info
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- JPH07264251A JPH07264251A JP6315115A JP31511594A JPH07264251A JP H07264251 A JPH07264251 A JP H07264251A JP 6315115 A JP6315115 A JP 6315115A JP 31511594 A JP31511594 A JP 31511594A JP H07264251 A JPH07264251 A JP H07264251A
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
- H04L25/497—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems by correlative coding, e.g. partial response coding or echo modulation coding transmitters and receivers for partial response systems
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- H04L7/00—Arrangements for synchronising receiver with transmitter
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- Signal Processing For Digital Recording And Reproducing (AREA)
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Abstract
(57)【要約】
【目的】 簡単でかつ再生信号のブロック同期における
問題を回避した２Ｔプリコード信号のためのデコード回
路を提供する。 【構成】 従来のデコード回路を第１回路と第２回路と
に分割し、前記第１回路をシフトレジスタの入力側に配
設し、第２回路をシフトレジスタのタップまたは拡張部
分に接続した構成である。
問題を回避した２Ｔプリコード信号のためのデコード回
路を提供する。 【構成】 従来のデコード回路を第１回路と第２回路と
に分割し、前記第１回路をシフトレジスタの入力側に配
設し、第２回路をシフトレジスタのタップまたは拡張部
分に接続した構成である。
Description
【０００１】
【産業上の利用分野】本発明は、２つのＤフリップフロ
ップおよび１つのＥＸＯＲゲートから構成される２Ｔプ
リコードをキャンセルするのに必要な回路は、第１回路
と第２回路とに分割され、各回路は１つのＤフリップフ
ロップおよびＥＸＯＲゲートを有しており、前記第１回
路はビットパターンの検出に必要なシフトレジスタの入
力側に配設され、第２回路はシフトレジスタのタップま
たは拡張部分に接続されていることを特徴とする２Ｔプ
リコードバイナリ信号をデコードする回路に関する。そ
のような回路はドイツ連邦共和国特許公開第４１ １２
８５６号明細書から公知である。
ップおよび１つのＥＸＯＲゲートから構成される２Ｔプ
リコードをキャンセルするのに必要な回路は、第１回路
と第２回路とに分割され、各回路は１つのＤフリップフ
ロップおよびＥＸＯＲゲートを有しており、前記第１回
路はビットパターンの検出に必要なシフトレジスタの入
力側に配設され、第２回路はシフトレジスタのタップま
たは拡張部分に接続されていることを特徴とする２Ｔプ
リコードバイナリ信号をデコードする回路に関する。そ
のような回路はドイツ連邦共和国特許公開第４１ １２
８５６号明細書から公知である。
【０００２】
【従来の技術】信号およびデータの記録において、所定
の記録領域にできる限り多量の信号を収容するために高
記録密度が目的とされる。このことは特にデジタルビデ
オ記録に言えることである。効果的に記録密度を増加さ
せる１つの手段は、できる限り低い冗長度を有する記録
コードを用いることであるが、強い低周波のスペクトル
成分と大きなラン長の値を容認しなければならない。磁
気テープからそのような信号を再生している間、最尤検
出器、たとえばビタービタイプ等のパーシャルレスポン
ス方式のクラスＩＶ等化（ＰＲ４）が今日最もよく使用
されている。ＰＲ４チャネルと共に、この検出方法は記
録と比較して規則的に変化するバイナリ信号を供給す
る。記録されたビットパターンを図１に示す公知の回路
を用いて修復することができる。これは巡回型回路であ
るので、信号の誤りビットは無限の誤り伝搬を引き起こ
す。従来プリコーダ（２Ｔプリコーダ）としてＥＸＯＲ
ゲートおよび２つのＤフリップフロップを有する図１に
示す回路を用いる。結果として、記録されたビットパタ
ーンは、元のビットパターンをＰＲ４チャネルの出力側
に生成するように変化させる。Ｔはここではビットクロ
ックｃｌｋの周期の持続時間を意味する。
の記録領域にできる限り多量の信号を収容するために高
記録密度が目的とされる。このことは特にデジタルビデ
オ記録に言えることである。効果的に記録密度を増加さ
せる１つの手段は、できる限り低い冗長度を有する記録
コードを用いることであるが、強い低周波のスペクトル
成分と大きなラン長の値を容認しなければならない。磁
気テープからそのような信号を再生している間、最尤検
出器、たとえばビタービタイプ等のパーシャルレスポン
ス方式のクラスＩＶ等化（ＰＲ４）が今日最もよく使用
されている。ＰＲ４チャネルと共に、この検出方法は記
録と比較して規則的に変化するバイナリ信号を供給す
る。記録されたビットパターンを図１に示す公知の回路
を用いて修復することができる。これは巡回型回路であ
るので、信号の誤りビットは無限の誤り伝搬を引き起こ
す。従来プリコーダ（２Ｔプリコーダ）としてＥＸＯＲ
ゲートおよび２つのＤフリップフロップを有する図１に
示す回路を用いる。結果として、記録されたビットパタ
ーンは、元のビットパターンをＰＲ４チャネルの出力側
に生成するように変化させる。Ｔはここではビットクロ
ックｃｌｋの周期の持続時間を意味する。
【０００３】記録信号を供給する等化回路および検出回
路が、２Ｔプリコードを用いて記録信号の再生に用いら
れる場合、続いてプリコードを、再び公知のＥＸＯＲゲ
ート３および２つのＤフリップフロップ２、６を用い
て、図２に示す回路によりキャンセルしなければならな
い。低い冗長度の記録に適し、記録信号を供給する再生
回路は、たとえばドイツ連邦共和国特許公開第４１１２
８５６号明細書に記載されている。
路が、２Ｔプリコードを用いて記録信号の再生に用いら
れる場合、続いてプリコードを、再び公知のＥＸＯＲゲ
ート３および２つのＤフリップフロップ２、６を用い
て、図２に示す回路によりキャンセルしなければならな
い。低い冗長度の記録に適し、記録信号を供給する再生
回路は、たとえばドイツ連邦共和国特許公開第４１１２
８５６号明細書に記載されている。
【０００４】図２に説明した回路の誤り伝搬は２ビット
に制限されるので、再生側での使用が許容される。その
回路の１つの欠点は、回路の出力側でのビットパターン
識別が明確でなく、つまり回路の入力側での種々のビッ
トパターンが、回路の出力側で求めるビットパターンを
生成することがあるということである。ビットパターン
最初からプリコーダの２つのフリップフロップが、各々
の場合において０、０または１、１にセットされると、
記録の期間中に図３によるビットパターンにより、２Ｔ
プリコーダの出力側にｂまたはｃのビットパターンが生
成される。たとえば信号ｂおよびｃは、記録信号の完全
同期パターンである。
に制限されるので、再生側での使用が許容される。その
回路の１つの欠点は、回路の出力側でのビットパターン
識別が明確でなく、つまり回路の入力側での種々のビッ
トパターンが、回路の出力側で求めるビットパターンを
生成することがあるということである。ビットパターン
最初からプリコーダの２つのフリップフロップが、各々
の場合において０、０または１、１にセットされると、
記録の期間中に図３によるビットパターンにより、２Ｔ
プリコーダの出力側にｂまたはｃのビットパターンが生
成される。たとえば信号ｂおよびｃは、記録信号の完全
同期パターンである。
【０００５】両方のパターンは、図２に示す回路の出力
側にパターンｄを生成し、パターンｄは、２ビットを別
にして元のパターンａと一致する。しかし、パターンｄ
はビットパターンｅおよびｆでも生成される。このこと
は、再生信号のブロック同期における問題を引き起こす
ことがある。
側にパターンｄを生成し、パターンｄは、２ビットを別
にして元のパターンａと一致する。しかし、パターンｄ
はビットパターンｅおよびｆでも生成される。このこと
は、再生信号のブロック同期における問題を引き起こす
ことがある。
【０００６】
【発明が解決しようとする課題】本発明の課題は、でき
る限り簡単でかつ前記の問題を回避した２Ｔプリコード
信号のためのデコード回路を提供することである。
る限り簡単でかつ前記の問題を回避した２Ｔプリコード
信号のためのデコード回路を提供することである。
【０００７】
【課題を解決するための手段】本発明の課題は、２Ｔプ
リコードをキャンセルするのに必要な回路は、２つのＤ
フリップフロップおよび１つのＥＸＯＲゲートから構成
され、第１回路と第２回路とに分割され、各回路は１つ
のＤフリップフロップおよびＥＸＯＲゲートを有してお
り、前記第１回路はビットパターンの検出に必要なシフ
トレジスタの入力側に配設され、第２回路はシフトレジ
スタのタップまたは拡張部分に接続されている本発明に
より達成される。本発明の別の利点は、実施態様に記載
されている。
リコードをキャンセルするのに必要な回路は、２つのＤ
フリップフロップおよび１つのＥＸＯＲゲートから構成
され、第１回路と第２回路とに分割され、各回路は１つ
のＤフリップフロップおよびＥＸＯＲゲートを有してお
り、前記第１回路はビットパターンの検出に必要なシフ
トレジスタの入力側に配設され、第２回路はシフトレジ
スタのタップまたは拡張部分に接続されている本発明に
より達成される。本発明の別の利点は、実施態様に記載
されている。
【０００８】本発明において、２Ｔプリコードをキャン
セルするために、図２による回路は第１回路と第２回路
とに分割され、各回路は１つのＤフリップフロップおよ
びＥＸＯＲゲートを有しており、前記第１回路はビット
パターンの検出に必要なシフトレジスタの入力側に配設
され、第２回路はシフトレジスタのタップまたは拡張部
分に接続されている。第２回路のＤフリップフロップ
は、シフトレジスタのＤフリップフロップにより形成さ
れる。シフトレジスタは、さらに復号信号の遅延時間を
等化するのに用いられる。
セルするために、図２による回路は第１回路と第２回路
とに分割され、各回路は１つのＤフリップフロップおよ
びＥＸＯＲゲートを有しており、前記第１回路はビット
パターンの検出に必要なシフトレジスタの入力側に配設
され、第２回路はシフトレジスタのタップまたは拡張部
分に接続されている。第２回路のＤフリップフロップ
は、シフトレジスタのＤフリップフロップにより形成さ
れる。シフトレジスタは、さらに復号信号の遅延時間を
等化するのに用いられる。
【０００９】
【実施例】次に、本発明を図３および図４を参照して詳
細に説明する。
細に説明する。
【００１０】この点について、図３および図４の小文字
ａ〜ｇは、図３のビット列を示し、前期ビット列は図４
の各ポイントに示されている。
ａ〜ｇは、図３のビット列を示し、前期ビット列は図４
の各ポイントに示されている。
【００１１】入力側１に配設されたＤフリップフロップ
２およびＥＸＯＲゲート３を有する回路は、入力信号ｂ
またはｃから信号ｇを生成する。ビットパターンｄと対
比して、ビットパターンｇによって、記録信号の完全同
期パターンを示す図３で説明したビットパターンｂおよ
びｃが明確に特定（規定）される。ゲート構成５と共に
シフトレジスタ４は、ビットパターンｇを検出するため
に配設されている。第２ＥＸＯＲゲート７は、シフトレ
ジスタ４の２つの隣接するタップに接続されている。第
２ＥＸＯＲゲート７は、その出力側に元のプリコードさ
れていない信号ａまたはｄを供給し、前記信号はフリッ
プフロップ８を介して出力側９に供給され、回路の他の
全てのフリップフロップと共にフリップフロップ８は、
ビットクロックｃｌｋをクロックとする。ＥＸＯＲゲー
ト７に対するタップを選定することにより、出力側９で
の信号の遅延時間をゲート回路５の出力側での同期パル
スの発生時間とマッチさせることができる。このため
に、シフトレジスタ４を拡張することもでき、またはフ
リップフロップ８をシフトレジスタに置換することがで
きる。
２およびＥＸＯＲゲート３を有する回路は、入力信号ｂ
またはｃから信号ｇを生成する。ビットパターンｄと対
比して、ビットパターンｇによって、記録信号の完全同
期パターンを示す図３で説明したビットパターンｂおよ
びｃが明確に特定（規定）される。ゲート構成５と共に
シフトレジスタ４は、ビットパターンｇを検出するため
に配設されている。第２ＥＸＯＲゲート７は、シフトレ
ジスタ４の２つの隣接するタップに接続されている。第
２ＥＸＯＲゲート７は、その出力側に元のプリコードさ
れていない信号ａまたはｄを供給し、前記信号はフリッ
プフロップ８を介して出力側９に供給され、回路の他の
全てのフリップフロップと共にフリップフロップ８は、
ビットクロックｃｌｋをクロックとする。ＥＸＯＲゲー
ト７に対するタップを選定することにより、出力側９で
の信号の遅延時間をゲート回路５の出力側での同期パル
スの発生時間とマッチさせることができる。このため
に、シフトレジスタ４を拡張することもでき、またはフ
リップフロップ８をシフトレジスタに置換することがで
きる。
【００１２】
【発明の効果】本発明により、簡単でかつ再生信号のブ
ロック同期における問題を回避した２Ｔプリコード信号
のためのデコード回路を提供することができる。
ロック同期における問題を回避した２Ｔプリコード信号
のためのデコード回路を提供することができる。
【図１】記録されたビットパターンを修復する公知の回
路図である。
路図である。
【図２】プリコードをキャンセルする公知の回路図であ
る。
る。
【図３】ビットパターンの例を示す図である。
【図４】本発明によるプリコードをキャンセルする回路
図である。
図である。
４ シフトレジスタ ５ ゲート構成 ６ Ｄフリップフロップ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヴェルナー ショルツ ドイツ連邦共和国 ゲールデン オスター シュトラーセ 20
Claims (3)
- 【請求項１】 ２Ｔプリコードバイナリ信号のデコード
をし、信号再生によりプリコードのキャンセルされてい
ない、同期信号等の所定のビットパターンを検出する２
Ｔプリコードバイナリ信号をデコードするための回路に
おいて、２Ｔプリコードをキャンセルするのに必要な回
路は、２つのＤフリップフロップ（２、６）および１つ
のＥＸＯＲゲート（３）（図２）から構成され、第１回
路と第２回路とに分割され、各回路は１つのＤフリップ
フロップ（２、６）およびＥＸＯＲゲート（３、７）を
有しており、前記第１回路（２、３）はビットパターン
の検出に必要なシフトレジスタ（４）の入力側に配設さ
れ、第２回路（６、７）はシフトレジスタ（４）のタッ
プまたは拡張部分に接続されていることを特徴とする２
Ｔプリコードバイナリ信号をデコードする回路。 - 【請求項２】 第２回路（６、７）のＤフリップフロッ
プは、シフトレジスタ（４）のＤフリップフロップ
（６）により形成されることを特徴とする請求項１記載
の回路。 - 【請求項３】 シフトレジスタ（４）は、さらに復号信
号（ｄ）の遅延時間を等化するのに用いられることを特
徴とする請求項１記載の回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE4343252A DE4343252A1 (de) | 1993-12-17 | 1993-12-17 | Schaltung zum Dekodieren von 2T-vorkodierten Binärsignalen |
| DE4343252.2 | 1993-12-17 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07264251A true JPH07264251A (ja) | 1995-10-13 |
Family
ID=6505383
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6315115A Pending JPH07264251A (ja) | 1993-12-17 | 1994-12-19 | ２ｔプリコードバイナリ信号をデコードする回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5502408A (ja) |
| EP (1) | EP0661852A1 (ja) |
| JP (1) | JPH07264251A (ja) |
| DE (1) | DE4343252A1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5793548A (en) * | 1995-05-12 | 1998-08-11 | Cirrus Logic, Inc. | Fault tolerant sync mark detector for comparing a sign and magnitude of a detected sequence to a target sync mark in sampled amplitude magnetic recording |
| US5796535A (en) * | 1995-05-12 | 1998-08-18 | Cirrus Logic, Inc. | Sampled amplitude read channel employing a user data frequency synthesizer and a servo data frequency synthesizer |
| DE29701339U1 (de) * | 1997-01-28 | 1997-06-12 | Holtek Microelectronics Inc., Hsinchu | Datenschiebesteuerschaltung |
| US6023386A (en) * | 1997-10-31 | 2000-02-08 | Cirrus Logic, Inc. | Fault tolerant sync mark detector for synchronizing a time varying sequence detector in a sampled amplitude read channel |
| US8405924B2 (en) * | 2004-04-30 | 2013-03-26 | Agere Systems Llc | Method and apparatus for improved address mark detection |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5224409A (en) * | 1975-08-20 | 1977-02-23 | Fujitsu Ltd | Partial response modulation system |
| DE2826320C3 (de) * | 1978-06-15 | 1981-11-05 | Siemens AG, 1000 Berlin und 8000 München | Verfahren und Anordnung zur Fehlererkennung und zur Fehlerkorektur bei der Umwandlung von im 3B/2T-Code vorliegenden ternären Signalen in binäre Signale |
| FR2490902B1 (fr) * | 1980-09-24 | 1988-02-19 | France Etat | Procede de generation de modulations duobinaire fsk, tamed fsk et tfm, et modulateurs mettant en oeuvre ces procedes |
| JPS6067556U (ja) * | 1983-10-14 | 1985-05-14 | ヤマハ株式会社 | クロツク再生回路 |
| JPS61154321A (ja) * | 1984-12-27 | 1986-07-14 | Hitachi Ltd | 復号化回路 |
| JP2577896B2 (ja) * | 1986-10-24 | 1997-02-05 | クラリオン株式会社 | ｍ系列符号発生器 |
| JPH0748675B2 (ja) * | 1987-08-21 | 1995-05-24 | 日本電気株式会社 | デジタル伝送方式 |
| US5111486A (en) * | 1989-03-15 | 1992-05-05 | Motorola, Inc. | Bit synchronizer |
| DE4011894A1 (de) * | 1990-04-12 | 1991-10-17 | Thomson Brandt Gmbh | Uebertragungsverfahren fuer ein binaersignal |
| DE4041717A1 (de) * | 1990-12-24 | 1992-06-25 | Thomson Brandt Gmbh | Verfahren und schaltung zur regenerierung des binaeren bitstroms aus einem ternaeren signal |
| DE4104645A1 (de) * | 1991-02-15 | 1992-08-20 | Thomson Brandt Gmbh | Schaltung zum erzeugen eines binaersignals aus einem ternaeren signal |
-
1993
- 1993-12-17 DE DE4343252A patent/DE4343252A1/de not_active Withdrawn
-
1994
- 1994-12-08 EP EP94119373A patent/EP0661852A1/de not_active Withdrawn
- 1994-12-14 US US08/356,076 patent/US5502408A/en not_active Expired - Lifetime
- 1994-12-19 JP JP6315115A patent/JPH07264251A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| DE4343252A1 (de) | 1995-06-22 |
| US5502408A (en) | 1996-03-26 |
| EP0661852A1 (de) | 1995-07-05 |
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