JPH0727013B2 - 集積回路のスキャンパス回路 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は集積回路、即ちLSI,VLSI等のテストを目的とす
る所謂スキャンパスデザインを実現するための回路構成
に関するものである。

〔従来の技術〕

LSI,VLSI等の集積回路内に集積形成される論理回路の機
能が正常であるか否かのテストは、集積回路の製造時に
欠くべからざるテストである。

このような目的で、従来たとえば所謂スキャンパスデザ
インと称される回路構成が知られている。

第４図は上述のスキャンパスデザインを採用した集積回
路の構成を示す模式図である。

図中100は集積回路を示している。

１は外部入力端子としてのスキャンイン端子であり、テ
ストパターンのデータが入力される。

２は出力端子としてのスキャンアウト端子であり、最終
的なテスト結果データが出力される。

３はスキャンモード端子であり、集積回路100上に集積
形成されている回路の動作モードを制御するためのモー
ド信号が入力される。

４はスキャンクロック端子であり、テスト時にテスト用
のクロックパルスが供給される。

5a,5b,5c,5dはそれぞれシフトレジスタラッチであり、
スキャンイン端子１から入力されたテストパターンデー
タが入力され、これを保持する。

6a,6b,6cはそれぞれ論理回路ブロックであり、スキャン
パス回路のテスト対象となる。

7a,7b,7cはシフトレジスタラッチであり、それぞれ論理
回路ブロック6a,6b,6cから出力されたテスト結果データ
を保持する。

ここで、シフトレジスタラッチ5a,5b,5c,5d,7a,7b,7cは
LSIの構成要素としての通常の動作、即ちロード動作
と、スキャンパス回路の構成要素としての動作、即ちシ
フト動作との二通りの動作に使用されるためにシフトレ
ジスタラッチが使用されているが、LSIの構成要素とし
ては単なるレジスタでよい。

８はスキャンパスであり、テスト時のデータのパスとし
て使用される。このスキャンパス８はスキャンイン端子
１からシフトレジスタラッチ5a,5b,5c,5d及びシフトレ
ジスタラッチ7a,7b,7cを直列に接続してスキャンアウト
端子２へ致っている。

このような従来のスキャンパス回路の動作は以下の如く
である。なお、第５図はそのタイミングチャートであ
る。

動作はフェイズ0,1,2の３段階に分かれており、最初の
フェイズ０はテストパターンのデータの入力、即ちスキ
ャンインである。

このフェイズ０では、まずスキャンモード端子３に入力
されるモード信号SMDをスキャンモード（“1"）として
シフトレジスタラッチ5a,5b,5c,5d及びシフトレジスタ
ラッチ7a,7b,7cをシフト動作のみ行う状態とする。そし
て、スキャンイン端子１から直列のテストパターンデー
タSIを入力すると共にスキャンクロック端子４からスキ
ャンクロックSCKを入力する。これにより、テストパタ
ーンデータSIはスキャンクロックSCKに同期して、スキ
ャンパス８上に直列接続されたシフトレジスタラッチ5
a,5b,5c,5d及びシフトレジスタラッチ7a,7b,7cを順次シ
フトされる。従って、スキャンクロックSCKのクロック
数を適宜に設定することにより、テストパターンデータ
SIに含まれる有効なデータを所望のシフトレジスタラッ
チにまでシフトさせれば、所望のテストパターンデータ
をスキャンパス８を介して任意のシフトレジスタラッチ
5a（5b,5c,5d）に設定することが出来る。

以上でスキャンインが完了する（第５図のタイミングチ
ャートのT1の時点）。

なお、このフェイズ０においては、スキャンアウト端子
２から出力されるテスト結果データS0は無意味なデータ
となっている。

次のフェイズ１では、スキャンモード端子３に入力され
るモード信号SMDをロードモード（“0"）としてシフト
レジスタラッチ5a,5b,5c,5d及びシフトレジスタラッチ7
a,7b,7cをシフト動作は行わずに通常のロード動作のみ
行う状態とする。そして、フェイズ０においていずれか
のシフトレジスタラッチ5a（5b,5c,5d）に設定したテス
トパターンデータSIをテストの対象のいずれかの論理回
路ブロック6a（6b,6c）に与えて動作させ、その動作結
果の出力、即ちテスト結果データS0をいずれかのシフト
レジスタラッチ7a（7b,7c）に記憶させる（第５図のタ
イミングチャートのT2）。

フェイズ２では、フェイズ１と同様に、スキャンモード
端子３に入力されるモード信号SMDをスキャンモード
（“1"）としてシフトレジスタラッチ5a,5b,5c,5d及び
シフトレジスタラッチ7a,7b,7cはシフト動作のみ行う状
態とする。そして、スキャンクロック端子４にスキャン
クロックSCKを適宜のクロック数入力すれば、これと同
期してフェイズ２においていずれかのシフトレジスタラ
ッチ7a（7b,7c）に記憶されたテスト結果データS0がス
キャンパス８を介してスキャンアウト端子２から直列デ
ータとして出力される（第５図のタイミングチャートの
T3）。

なお、このフェイズ２においては、スキャンイン端子１
から入力されるデータは無意味なデータである。

〔発明が解決しようとする課題〕

以上のような従来の集積回路のスキャンパス回路では、
論理回路ブロックへの入出力用の記憶素子の総て、ある
いは相当程度をシフトレジスタラッチとして形成する必
要がある。しかし、シフトレジスタラッチは、通常のレ
ジスタと比較するとハードウェア量が大きいため、集積
回路全体としてのハードウェア量が増大するか、あるい
はハードウェア量が一定に制約されている場合には、集
積回路の実質的なハードウェア量が削減されることにな
る。

このような問題は、たとえば第６図に示す如き集積回路
100内に同期型のデータバス10a,10b,10cを有し、トライ
ステートバッファ9a〜9eにてタイミング制御を行うよう
な構成の今日一般的なVLSI等においても同様である。

本発明はこのような問題に鑑みてなされたものであり、
集積回路のスキャンパス回路を構成するに際して、ハー
ドウェア量の増大を回避し、集積形成される素子を有効
に利用し得る集積回路のスキャンパス回路の提供を目的
とする。

〔課題を解決するための手段〕

本発明の集積回路のスキャンパス回路は、テストパター
ンデータを記憶する入力側シフトレジスタラッチと、テ
スト結果データを記憶する出力側シフトレジスタラッチ
と、これらのシフトレジスタラッチに対するデータの入
出力を制御する入力側及び出力側ゲートと、これらのゲ
ートの開閉を制御用のマイクロプログラムを記憶するシ
フトレジスタラッチとを制御回路を組込む構成を採って
いる。

〔作用〕

本発明の集積回路のスキャンパス回路では、シフトレジ
スタラッチに記憶されたマイクロプログラムの制御によ
り、テストパターンデータが所望の論理回路ブロックに
与えられ、またそのテスト結果データが出力される。

〔発明の実施例〕

以下、本発明をその実施例を示す図面に基づいて詳述す
る。

第１図は本発明に係るスキャンパス回路を組込んだ集積
回路の構成を示す模式図である。

第１図において100は集積回路を示しており、論理回路
ブロック6a,6b,6cと、これらにデータを入力するための
入力側レジスタ5a,5b,5c,5d及び出力されたデータを保
持するための出力側レジスタ7a,7b,7cが備えられている
ことは従来例同様であるが、レジスタ5a,5b,5c,5d及び
レジスタ7a,7b,7cは従来のスキャンパス回路を組込んだ
集積回路ではシフトレジスタラッチを使用する必要があ
ったが、本発明ではそれとは異なり、単なるレジスタを
使用している。

レジスタ5b,5dはデータ入力用の同期型データバス10aに
接続され、レジスタ5a,5cは同じくデータバス10bに接続
されている。また、レジスタ7a,7b,7cはそれぞれトライ
ステートバッファ9a,9b,9cを介してデータ出力用の同期
型データバス10cに接続されている。

更に、データ入力用のデータバス10a,10bとデータ出力
用のデータバス10cとは、トライステートバッファ9d,9e
を介して接続されている。

以上は集積回路としての通常の構成であり、以下スキャ
ンパス回路を形成する構成について説明する。

第１図において、１は外部入力端子としてのスキャンイ
ン端子であり、テストパターンデータが入力される。

２は出力端子としてのスキャンアウト端子であり、最終
的なテスト結果のデータが出力される。

３はスキャンモード端子であり、集積回路100上に集積
形成されている回路の動作モードを制御するためのモー
ド信号が入力される。

４はスキャンクロック端子であり、テスト時にテスト用
のクロックパルスが供給される。

11はシフトレジスタラッチであり、その入力端子はスキ
ャンイン端子１に接続されている。このシフトレジスタ
ラッチ11は、テスト時における集積回路100内の後述す
るレジスタ，シフトレジスタラッチ，トライステートバ
ッファ等の動作を制御するマイクロプログラムがスキャ
ンイン端子１を介して入力され、これを保持する。

12aは入力側シフトレジスタラッチであり、その入力端
子はパス8aを介してシフトレジスタラッチ11に接続され
ている。またこの入力側シフトレジスタラッチ12aから
は、トライステートバッファ13aを介して入力側のデー
タバス10aに、またトライステートバッファ13bを介して
出力側のデータバス10bに、更にトライステートバッフ
ァ13を介して第３のデータバス10cにそれぞれデータ出
力可能なように構成されている。

12bは出力側シフトレジスタラッチであり、その出力端
子はパス8bを介してスキャンアウト端子２に接続されて
いる。またこの出力側シフトレジスタラッチ12aへは、
トライステートバッファ14aを介して入力側のデータバ
ス10aから、またトライステートバッファ14bを介して出
力側のデータバス10bから、更にトライステートバッフ
ァ14cを介して第３のデータバス10cからそれぞれデータ
入力可能なように構成されている。

次に上述のような構成の本発明の集積回路のスキャンパ
ス回路の動作について、第２図のタイミングチャートを
参照して説明する。

本発明の集積回路のスキャンパス回路の動作は従来例同
様、フェイズ0,1,2の３段階に分かれているが、最初の
フェイズ０はテストパターンデータSI及びマイクロプロ
グラムコードの入力である。

このフェイズ０では、まずスキャンモード端子３に入力
されるモード信号SMDをスキャンモード（“1"）として
シフトレジスタラッチ11,12a,12bをシフト動作を行う状
態とする。そして、スキャンイン端子１からテストパタ
ーン及びマイクロプログラムコードのデータSIを直列デ
ータとして入力すると共に、スキャンクロック端子４か
らスキャンクロックSCKを適宜パルス数入力する。これ
により、テストパターンデータSIはシフトレジスタラッ
チ12aに、またマイクロプログラムコードはシフトレジ
スタラッチ11にそれぞれ入力され、保持されうる。

以上により第２図のタイミングチャートのT11において
スキャンインが完了する。

なお、シフトレジスタラッチ11に保持されるマイクロプ
ログラムコードは、いずれの論理回路ブロック6a（6b,6
c）をテスト対象としているのかに応じてレジスタ5a（5
b,5c,5d），レジスタ7a（7b,7c）及びトライステートバ
ッファ13a（13b,13c）,14a（14b,14c）等を適切に制御
し得る必要がある。

次のフェイズ１では、スキャンモード端子３に入力され
るモード信号SMDをロードモード（“0"）とし、フェイ
ズ０においてシフトレジスタラッチ11に保持されている
マイクロプログラムを起動させる（第２図のタイミング
チャートのT12）。これにより、入力側のシフトレジス
タラッチ12aに保持されているテストパターンデータSI
はトライステートバッファ13a（13b）データバス10a（1
0b）を経由してテスト対象のいずれかの論理回路ブロッ
ク6a（6b,6c）に対応するレジスタ5a（5b,5c,5d）に与
えられて設定される（第２図のタイミングチャートのT1
3）。そして、このレジスタ5a（5b,5c,5d）のいずれか
に設定されたテストパターンデータSIがテスト対象の論
理回路ブロック6a（6b,6c）に与えられ、そのテスト結
果のデータがレジスタ7a（7b,7c）のいずれかに出力さ
れて格納される（第２図のタイミングチャートのT1
4）。

この後更に、シフトレジスタラッチ11に設定されている
マイクロプログラムコードに従っていずれかのトライス
テートバッファ9a（9b,9c）が制御されることにより、
テスト結果データS0はデータバス10cに出力され、更に
データバス10cからトライステートバッファ14cを介して
出力側シフトレジスタラッチ12bに格納される（第２図
のタイミングチャートのT15）。

フェイズ２では、フェイズ１と同様に、スキャンモード
端子３に入力されるモード信号SMDをスキャンモード
（“1"）として出力側のシフトレジスタラッチ12bに格
納されているテスト結果データS0をスキャンクロックSC
Kに同期させてスキャンアウト端子２から出力させる。
これにより、テスト結果が集積回路100の外部で観測さ
れることになる。

なお、上記実施例では、スキャンパス回路用のトライス
テートバッファ13a,13b,13c,14a,14b,14cをシフトレジ
スタラッチ11にセットされたマイクロプログラムにより
制御する構成を採っているが、たとえば第３図に示す如
く、各トライステートバッファ13a,13b,13c,14a,14b,14
cにそれぞれ外部制御端子15a,15b,15c,16a,16b,16cから
制御信号XIC,YIC,ZIC,XOC,YOC,ZOCを与えて制御する構
成を採ることも可能である。この場合、集積回路100の
外部端子が増加することになるが、シフトレジスタラッ
チ11に記憶させるマイクロプログラムの負担は軽くな
り、またシフトレジスタラッチ11を小型化することが可
能になる。

〔発明の効果〕

以上のように本発明の集積回路のスキャンパス回路によ
れば、集積回路として本来必要なレジスタに代えて、こ
れに比してハードウェア量が大きいシフトレジスタラッ
チをスキャンパス回路のために使用する必要はなく、３
個ののシフトレジスタラッチを使用するのみなので、集
積回路のハードウェア量を削減することが可能になり、
またハードウェア量一定であれば実際の用途に使用可能
なハードウェア量を増大させることが可能になる。

【図面の簡単な説明】

第１図は本発明に係るスキャンパス回路を組込んだ集積
回路の構成を示す模式図、第２図はそのテスト動作時の
タイミングチャート、第３図は本発明の他の実施例を示
す集積回路の模式図、第４図は従来の集積回路における
スキャンパス回路の例を示す模式図、第５図はその動作
説明のためのタイミングチャート、第６図は集積回路の
他の例を示す模式図である。 １…スキャンイン端子、２…スキャンアウト端子、３…
スキャンモード端子、5a,5b,5c,5d…レジスタ、6a,6b,6
c…論理回路ブロック、7a,7b,7c…レジスタ、10a,10b,1
0c…データバス、11…シフトレジスタラッチ、12a…入
力側シフトレジスタラッチ、12b…出力側シフトレジス
タラッチ、100…集積回路 なお、各図中同一符号は同一又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 【請求項１】複数の論理回路ブロックと、前記各論理回
   路ブロック間のデータ転送を行う複数のバスと、これら
   の各バスから前記各論理回路ブロックへの入力データを
   保持する複数の入力側レジスタと、前記各論理回路ブロ
   ックから出力されるデータを保持する複数の出力側レジ
   スタとを備えた集積回路の前記各論理回路ブロックに外
   部からテストパターンのデータを入力して処理させ、そ
   の結果出力されるテスト結果データにより前記各論理回
   路ブロックの機能をテストするスキャンパス回路におい
   て、 前記集積回路外から入力されたテストパターンのデータ
   を保持するための入力側シフトレジスタラッチと、 該入力側シフトレジスタラッチに保持されたデータを前
   記バスを介して前記入力側レジスタへ与えるための入力
   側ゲート回路と、 テスト結果データを保持する出力側シフトレジスタラッ
   チと、 前記論理回路ブロックから出力され、前記出力側レジス
   タに保持されたテスト結果データを前記バスを介して前
   記出力側シフトレジスタラッチへ与えるための出力側ゲ
   ート回路と、 前記入力側シフトレジスタラッチに記憶されているテス
   トパターンデータを任意の論理回路ブロックに与えるべ
   く前記入力側ゲート回路を、またテスト結果データを前
   記出力側シフトレジスタラッチへ記憶させるべく前記出
   力側ゲート回路をそれぞれ制御するためのプログラムを
   記憶するシフトレジスタラッチと を備えたことを特徴とする集積回路のスキャンパス回
   路。