JPH07271653A

JPH07271653A - メモリ制御装置

Info

Publication number: JPH07271653A
Application number: JP6084018A
Authority: JP
Inventors: Shinichi Onishi; 伸一大西
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1994-03-30
Filing date: 1994-03-30
Publication date: 1995-10-20

Abstract

(57)【要約】【構成】外部装置からのメモリアクセスアドレス３２
は、デコード部２２に入力し、アクセスヒットかアクセ
スミスかの判定が行われる。一方、アクセス要求３１が
アクセス調停部２４に入力すると、デコード部２２の判
定を待たずにリフレッシュ制御部２３等とのアクセス競
合調整を行い、直ちに制御信号生成部２６がメモリアク
セスのための制御信号を生成する。こうしてメモリアク
セスが開始されても、デコード部２２がアクセスミスの
判定を行えば、その時点でアクセス処理が中止される。【効果】デコード部２２の判定を待ってアクセス調停
を行い、その後メモリアクセスのための制御信号を生成
する場合に比べてアクセス速度が向上する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ダイナミック・ランダ
ム・アクセス・メモリのアクセス制御を行うメモリ制御
装置に関する。

【０００２】

【従来の技術】ダイナミック・ランダム・アクセス・メ
モリは、大容量高速アクセスを実現する記憶素子として
情報処理装置に広く使用されている。このメモリはよく
知られているように、適当な周期で記憶内容をリフレッ
シュする必要がある。通常、データ入出力の間に、この
リフレッシュ処理を挟む一定の制御が行われる。従っ
て、外部回路からのアクセス要求とリフレッシュ制御部
からのアクセス要求が競合すると、その競合調整を行う
機能回路が設けられる。

【０００３】

【発明が解決しようとする課題】ところで、上記のよう
なランダム・アクセス・メモリをアクセス制御するため
のメモリ制御装置には次のような解決すべき課題があっ
た。外部回路からアクセス先アドレスが入力すると、メ
モリアクセスを制御する回路は、そのアクセス先アドレ
スが自己のダイナミック・ランダム・アクセス・メモリ
に対するものかどうか判断を行う。そして、自己に対す
るアクセスであればリフレッシュ制御部からの競合する
アクセス要求があるかどうかを判断する。このような処
理が終了してからメモリアクセス制御のための信号を生
成し、実際のアクセス処理に移る。しかしながら、この
ような制御を行う装置は、中央処理装置や入出力制御装
置等から見た場合、メモリアクセス時間をより短縮して
動作の高速化を図ることが要求される。

【０００４】

【課題を解決するための手段】本発明は上記の点を解決
するため次の構成を採用する。このメモリ制御装置は、
デコード部とアクセス調停部とメモリアクセス制御部と
から構成される。デコード部は、メモリアクセスアドレ
スが自己の制御するダイナミック・ランダム・アクセス
・メモリに対するものかどうかを検査し、アクセスヒッ
トかアクセスミスかのいずれかの判定を行う部分であ
る。

【０００５】また、アクセス調停部は、ダイナミック・
ランダム・アクセス・メモリに対する２以上の競合する
アクセス要求を受け入れて調停し、いずれか一方のアク
セス要求を許可するよう動作する部分である。更に、メ
モリアクセス制御部は、ダイナミック・ランダム・アク
セス・メモリのアクセス処理を実行する部分である。

【０００６】デコード部とアクセス調停部とは、アクセ
ス要求を受信すると、それぞれ互いに並行して判定処理
と調停処理を実行する。そして、メモリアクセス制御部
はアクセス調停部の調停処理が終了すると、デコード部
の処理の終了を待たずにダイナミック・ランダム・アク
セス・メモリのアクセス処理を開始し、その後、デコー
ド部がアクセスミスの判定を行ったとき、そのアクセス
処理を中止する。

【０００７】

【作用】外部装置からのメモリアクセスアドレスは、デ
コード部に入力し、アクセスヒットかアクセスミスかの
判定が行われる。一方、アクセス要求がアクセス調停部
に入力すると、デコード部の判定を待たずにリフレッシ
ュ制御部等とのアクセス競合調整を行い、直ちに制御信
号生成部がメモリアクセスのための制御信号を生成す
る。こうしてメモリアクセスが開始されても、デコード
部がアクセスミスの判定を行えば、その時点でアクセス
処理が中止される。こうすれば、デコード部の判定を待
ってアクセス調停を行い、その後メモリアクセスのため
の制御信号を生成する場合に比べてアクセス速度が向上
する。

【０００８】

【実施例】以下、本発明を図の実施例を用いて詳細に説
明する。図１は、本発明によるメモリ制御装置実施例を
示すブロック図である。この装置は、アクセス要求受信
部２１、デコード部２２、リフレッシュ制御部２３、ア
クセス調停部２４及びメモリアクセス制御部２５から構
成される。このメモリアクセス制御部２５には、制御信
号生成部２６とメモリアドレス生成部２７とが設けられ
ている。

【０００９】アクセス要求受信部２１には外部回路から
アクセス要求３１が入力する。また、デコード部２２と
メモリアドレス生成部２７には、外部からメモリアクセ
スアドレス３２が入力する。アクセス要求受信部２１
は、アクセス要求３１を一時的に格納するラッチ回路等
から構成される。リフレッシュ制御部２３はタイマ等か
ら構成され、一定の周期でランダム・アクセス・メモリ
に対するリフレッシュ処理を起動するための信号を出力
する回路である。この回路のアクセス要求とアクセス要
求受信部２１の出力は、アクセス調停部２４に入力する
構成とされている。アクセス調停部２４は、このような
２以上のアクセス要求を受け入れ、原則として最先のア
クセス要求を優先し、そのアクセス要求を許可したり、
優先的にリフレッシュ制御部２３のアクセス要求を許可
したりする機能を持つ回路である。これらの回路自体
は、従来よく知られたダイナミック・ランダム・アクセ
ス・メモリ制御のための回路と同一の構成となる。

【００１０】制御信号生成部２６は、アクセス調停部２
４からのアクセス要求を受け入れ、リフレッシュ処理の
場合には、リフレッシュ制御部２３からリフレッシュ制
御信号を受け入れて動作する。この回路は、他の外部回
路からのアクセス要求を処理する場合には、メモリアク
セスアドレス３２と、アクセス内容が書き込みか読み出
しかを区別するアクセス種別３３とを受け入れて、一定
のメモリアクセス制御信号を生成する回路である。な
お、このようなアクセス処理の際には、アクセス要求を
受け付けたかどうかを外部回路に通知するためにアクセ
ス応答３４を出力する。

【００１１】制御信号生成部２６は、図に示すように、
ロウアドレスストローブＲＡＳ＃と、カラムアドレスス
トローブＣＡＳ＃と、書き込みイネーブル信号ＷＥ＃
と、出力イネーブル信号ＯＥ＃と、データラッチ制御信
号３６と、方向制御信号３７とを出力する回路である。
これらはランダム・アクセス・メモリ制御のため必要と
されるよく知られた信号で、これらの信号内容自体特に
新しい部分はない。本発明ではこれらの信号の出力タイ
ミングが問題となる。

【００１２】メモリアドレス生成部２７は、外部回路か
らメモリアクセスアドレス３２を受け入れ、あるいはリ
フレッシュ制御部２３からリフレッシュアドレスを受け
入れて、ランダム・アクセス・メモリをアクセスするた
めのメモリアドレス３５を生成し出力する回路である。

【００１３】図２に、上記のようなメモリ制御装置の周
辺回路ブロック図を示す。情報処理装置において、上記
のようなメモリ制御装置はこの図に示すような状態で使
用される。即ち、この情報処理装置は、中央処理装置
（ＣＰＵ）１と、ＩＯ制御装置（ＩＯ）２と、記憶装置
３が、バスライン４に接続された構成となっている。

【００１４】記憶装置３は、メモリ制御装置５と、ＤＲ
ＡＭアレイ６と、バッファメモリ７とを備えている。上
記中央処理装置１は情報処理装置の動作を制御するプロ
セッサから構成される。ＩＯ制御装置２は、プリンタ、
ディスプレイ、その他各種の入出力装置に接続され、こ
れらの装置を制御するための回路である。記憶装置３の
メモリ制御装置５は、バスライン４を通じて受け入れる
アクセス要求とメモリアクセスアドレスを使用して、Ｄ
ＲＡＭアレイ６に対しメモリアクセス制御のための信号
を出力する。バッファメモリ７は、ＤＲＡＭ６に対し書
き込まれるデータをバスライン４から取り入れて一時格
納したり、あるいはＤＲＡＭアレイ６から読み出された
データを一時格納してバスライン４に出力するために設
けられている。

【００１５】なお、図１に示すデータラッチ制御信号３
６と方向制御信号３７とは、図２に示すバッファメモリ
７の制御のための信号で、データラッチ制御信号３６が
有効になると、バッファメモリ７に対しデータが格納さ
れる。また、方向制御信号３７は、どの方向から来たデ
ータを格納するかを示すもので、これによって、図２に
示すＤＲＡＭアレイ６から読み出されたデータをバッフ
ァメモリ７に格納するか、あるいはバスライン４から受
け入れられたデータをバッファメモリ７に格納するかが
決定される。

【００１６】本発明のメモリ制御装置は、例えばこのよ
うな情報処理装置において、ＤＲＡＭアレイ６に対し必
要なメモリアクセスアドレスを供給し、高速でそのアク
セス制御を行う機能を持つ。

【００１７】図３には、メモリ制御装置比較例ブロック
図を示す。従来一般のメモリ制御装置はこの図に示すよ
うな構成とされていた。即ち、この図を図１に示す本発
明のメモリ制御装置と比較すると、メモリアクセスアド
レス３２を受け入れて、自己の制御するダイナミック・
ランダム・アクセス・メモリに対するものかどうかを検
索するデコード部２２の出力が、アクセス調停部４１に
入力するよう構成されている。回路構成上は、図１と図
３を比較して分かるように、このデコード部２２の出力
方向が本発明と比較例とを区別する特徴的部分である。

【００１８】図４に、比較例の制御概略説明図を示す。
なお、この例ではメモリアクセスアドレスが自己のダイ
ナミック・ランダム・アクセス・メモリに対するアドレ
スと判定され、アドレスヒットとなった場合のタイムチ
ャートを示している。図の横軸は時間である。まず、時
刻ｔ１に外部回路からアクセス要求を受信すると、図３
に示すデコード部２２はメモリアクセスアドレス３２の
上位ビットをデコードする。通常、メモリアクセスアド
レスの上位ビットは、具体的にどのデバイスをアクセス
するものかを表現している。従って、デコード部２２は
その部分の信号を受け入れて、例えば自己のランダム・
アクセス・メモリをアクセスするものであればロウレベ
ル、他の装置のランダム・アクセス・メモリを制御する
ものであればハイレベルの内容の信号を出力する。

【００１９】図４の時刻ｔ２に、この信号がアクセス調
停部４１に入力する。自己のランダム・アクセス・メモ
リに対するアクセスであれば、アクセス調停部４１はア
クセス要求受信部２１からそのアクセス要求を受け入
れ、リフレッシュ制御部２３からのアクセス要求との調
停を行って、その結果を制御信号生成部４３に向けて出
力する。これが時刻ｔ３のタイミングで実行され、その
後メモリアクセス制御部４２によってアクセス制御が開
始される。こうして、時刻ｔ４でアクセス応答の出力が
得られる。

【００２０】一方、上記デコード部２２がミスヒットと
いう判定を行った場合には、図５に示すような処理が実
行される。図５は、比較例の制御概略説明図である。図
に示すように、時刻ｔ１にアクセス要求が受信されてデ
コード部２２が判定を行うと、時刻ｔ２においてミスヒ
ットという結論が得られる。これに従って、メモリアク
セス動作は終了する。

【００２１】これに対して、本発明の装置は次のように
動作する。まず、図６に、アクセスヒットの場合の本発
明による制御概略説明図を示す。まず、時刻ｔ１におい
て、アクセス要求３１を受信すると、図１に示すデコー
ド部２２とアクセス調停部２４とがほぼ同時に動作を開
始する。即ち、デコード部２２はアクセスヒットかアク
セスミスかのいずれかの判定を行う判定処理を開始し、
アクセス調停部２４はアクセス要求受信部２１から送り
込まれる外部回路によるアクセス要求とリフレッシュ制
御部２３から入力するアクセス要求との調停を行う。

【００２２】通常、アクセスヒットかアクセスミスかの
判定を行うためには、メモリアクセスアドレスの上位ビ
ットを受け入れて一定の演算処理を行い判定をする一
方、複数のアクセス要求を受け入れたアクセス調停部２
４は、比較的単純な処理によって一方のアクセス要求を
選択する。従って、一般に、デコード部２２の動作より
もアクセス調停部２４の動作の方が先に終了する。即
ち、図６に示すように、アクセス調停部２４の調停処理
がデコード部の処理より先に終了し、時刻ｔ２において
制御信号生成部２６が起動しメモリアクセスを開始す
る。

【００２３】その後、デコード部２２がアドレスヒット
という判定を出力すると、その結果が時刻ｔ３に制御信
号生成部２６に入力する。従って、この場合には、制御
信号生成部２６は通常通りのメモリアクセスをそのまま
続行し、時刻ｔ４にアクセス応答を出力する。これを図
４に示した例と比較すると、図４においてアクセス要求
を受信した時刻ｔ１からメモリアクセスを開始する時刻
ｔ３までの間の時間は、図６の実施例ではアクセス調停
部２４の調停処理に要する時間まで短縮され、全体とし
てアクセス処理速度が向上している。

【００２４】図７は、本発明による制御概略説明図で、
アクセスミスヒットの場合を示している。この図に示す
ように、アクセスミスヒットという結果になるとして
も、アクセス要求を受信してからデコード部２２とアク
セス調停部２４とがほぼ同時に動作を開始し、並行に判
定処理と調停処理を実行する点に変わりはない。従っ
て、メモリアクセスも図６に示した場合と同様に時刻ｔ
２に開始される。ここで、デコード部２２の判定処理が
時刻ｔ３に終了し、その結果が制御信号生成部２６に入
力すると、直ちにメモリアクセスは中止される。従っ
て、メモリアクセスは時刻ｔ４で終了する。

【００２５】図８には、一般のランダム・アクセス・メ
モリに対するメモリアクセスタイムチャートを示す。こ
れは、データリード動作の場合のタイムチャートであ
る。なお、この図の（ａ）にはメモリアドレス、（ｂ）
はロウアドレスストローブＲＡＳ＃、（ｃ）は出力イネ
ーブル信号ＯＥ＃、（ｄ）はカラムアドレスストローブ
ＣＡＳ＃、（ｅ）はリードデータを示している。

【００２６】図に示すように、図１に示すメモリアクセ
ス制御部２５のメモリアドレス生成部２７からは制御信
号生成部２６の制御によってメモリアドレス３５が出力
される。これは、この図８に示すように、時刻ｔ１から
時刻ｔ４の間にロウアドレス、時刻ｔ４から時刻ｔ７の
間にカラムアドレスという順番で出力される。この場
合、ロウアドレスストローブＲＡＳ＃はロウアドレスが
出力されている時刻ｔ２から有効とされ、カラムアドレ
ス出力終了後の時刻ｔ９で無効とされる。なお、この図
はグラフをロウアクティブで表している。

【００２７】また、出力イネーブル信号ＯＥ＃は、ロウ
アドレスストローブＲＡＳ＃の出力されている時刻ｔ３
から時刻ｔ９の間有効となる。そして、カラムアドレス
ストローブＣＡＳ＃はカラムアドレスが出力されている
時刻ｔ５から時刻ｔ７の間に有効になり、この間にデー
タの読み出しが行われる。即ち、時刻ｔ６から時刻ｔ８
でダイナミック・ランダム・アクセス・メモリからリー
ドデータが取り出される。

【００２８】図９に、一般のメモリアクセスタイムチャ
ートであって、データのライト動作時のものを示す。こ
の図の（ａ）、（ｂ）、（ｄ）の信号は、図８に示す信
号と全く同一に対応させてある。

【００２９】即ち、時刻ｔ１から時刻ｔ４までロウアド
レスが出力され、時刻ｔ４から時刻ｔ６までカラムアド
レスが出力される。ロウアドレスストローブＲＡＳ＃の
出力タイミングも時刻ｔ２から時刻ｔ７の間とされ、タ
イミング的にはリード動作の場合と同様である。ここ
で、（ｃ）の書き込みイネーブル信号ＷＥ＃が時刻ｔ３
から時刻ｔ７の間有効となる。そして、（ｄ）に示すよ
うに、カラムアドレスストローブＣＡＳ＃が時刻ｔ５か
ら時刻ｔ６の間有効になって、（ｅ）に示すライトデー
タは時刻ｔ３から時刻ｔ６の間に図２に示したバッファ
メモリ７に保持され、このライトデータがランダム・ア
クセス・メモリに書き込まれる。なお、（ｅ）に示すラ
イトデータは、カラムアドレスストローブＣＡＳ＃が立
ち下がって有効になるタイミングで、規定のセットアッ
プ時間とホールド時間を満足するだけの期間出力され
る。

【００３０】図１０と図１１に、本発明によるメモリア
クセスタイムチャートを示す。図１０は、アドレスヒッ
トの場合のメモリアクセスタイムチャートである。図に
おいて、（ａ）は、図１に示すデコード部２２の出力す
るデコード結果を示す。即ち、判定処理の結果、この例
では時刻ｔ３にアクセスヒットという判定を制御信号生
成部２６に出力するよう動作している。なお、（ｂ）、
（ｃ）、（ｄ）、（ｅ）及び（ｆ）は、図８に示したメ
モリアドレス、ロウアドレスストローブＲＡＳ＃、出力
イネーブル信号ＯＥ＃、カラムアドレスストローブＣＡ
Ｓ＃とリードデータをそのまま表示したものである。

【００３１】この図に示すように、メモリアドレスとし
て、時刻ｔ１から時刻ｔ５の間、ロウアドレスが出力さ
れる。時刻ｔ６から時刻ｔ８の間は、カラムアドレスが
出力される。そして、時刻ｔ２からロウアドレスストロ
ーブＲＡＳ＃が有効になっている。その少し後の時刻ｔ
３に、デコード結果が図の（ａ）に示すように、アクセ
スヒットという内容で制御信号生成部２６に入力する。
制御信号生成部２６はこの結果を受け入れると、図８に
示した通常通りのアクセス制御をそのまま続行し、時刻
ｔ９でリードデータを得て、時刻ｔ１０で一連のデータ
リード動作を終了する。

【００３２】一方、図１１はアドレスミスヒットの場合
の動作を示す。ここでは図の（ａ）に示すように、デコ
ード結果が時刻ｔ３にアクセスミスという形で制御信号
生成部２６に入力する。この場合にも、時刻ｔ１から既
にロウアドレスが出力され、時刻ｔ２にはロウアドレス
ストローブＲＡＳ＃が有効になっている。その少し後の
時刻ｔ３にアクセスミスという結果が受け入れられる
と、出力イネーブル信号ＯＥ＃、書き込みイネーブル信
号ＷＥ＃あるいはカラムアドレスストローブＣＡＳ＃
は、この時点で出力が中止される。従って、この図に示
すように、時刻ｔ１から時刻ｔ４までロウアドレスが出
力され、カラムアドレスは出力されない。また、ロウア
ドレスストローブＲＡＳ＃は時刻ｔ２から時刻ｔ５まで
有効になり、これでアクセス処理が中止される。

【００３３】この図１１に示す動作は、ランダム・アク
セス・メモリの一般のＲＡＳオンリリフレッシュ動作と
同一となる。従って、この実施例では、アクセスミスの
判定によってランダム・アクセス・メモリのアクセスを
無条件に中止するのではなく、既に開始されたアクセス
によってＲＡＳオンリリフレッシュ動作を完結させるよ
うにしている。この結果、中止されたメモリアクセス動
作によって、ランダム・アクセス・メモリ中のデータに
悪影響を及ぼさない。

【００３４】なお、ランダム・アクセス・メモリは、カ
ラムアドレスストローブＣＡＳ＃が有効になった段階
で、データの読み出しあるいは書き込みが可能となるこ
とから、もしデコード部２２の処理がある程度時間を要
するようであれば、カラムアドレスストローブ出力前の
状態で待機し、判定結果によって更にアクセス処理を進
めるか中止するかを決めるようにしてもよい。

【００３５】なお、上記実施例では、アクセス調停部２
４がアクセス要求受信部２１を介して外部回路からアク
セス要求を受け入れ、そのアクセス要求とリフレッシュ
制御部２３のアクセス要求との競合調整を図るようにし
ていた。先に説明したように、一般にリフレッシュ制御
部２３のアクセス要求は外部回路のアクセス要求に対し
優先される。しかしながら、アクセス調停部２４に２以
上の任意の外部回路からのアクセス要求が入力し、その
競合を調停するような構成のものでも本発明は有効に利
用が可能である。

【００３６】また、上記各回路ブロックの構成や結線、
出力信号等は、本発明の趣旨の範囲で自由に変更し、あ
るいは統合したり省略して差し支えない。

【００３７】

【発明の効果】以上説明した本発明のメモリ制御装置
は、メモリアクセスアドレスを受け入れて、これが自己
の制御するダイナミック・ランダム・アクセス・メモリ
に対するものかどうかを検査し、アクセスヒットかアク
セスミスかのいずれかの判定を行うデコード部の判定処
理と、２以上のアクセス要求を受け入れて調停し、いず
れか一方のアクセス要求を許可するアクセス調停部の調
停処理とを、それぞれ互いに並行して実行し、アクセス
調停部の調停処理が終了すると、メモリアクセス制御部
はダイナミック・ランダム・アクセス・メモリのアクセ
ス処理を開始し、その後、デコード部がアクセスミスの
判定を行ったとき、そのアクセス制御を中止するように
したので、デコード部による判定処理を受け入れた後、
調停処理を開始し、その調停処理終了後にメモリアクセ
ス制御部を起動する場合に比べて、アクセス時間を十分
に短縮できる。従って、ランダム・アクセス・メモリの
アクセス高速化を図ることができる。

【図面の簡単な説明】

【図１】本発明によるメモリ制御装置ブロック図であ
る。

【図２】メモリ制御装置の周辺回路ブロック図である。

【図３】メモリ制御装置比較例ブロック図である。

【図４】比較例の制御概略説明図（ヒット）である。

【図５】比較例の制御概略説明図（ミスヒット）であ
る。

【図６】本発明による制御概略説明図（ヒット）であ
る。

【図７】本発明による制御概略説明図（ミスヒット）で
ある。

【図８】一般のメモリアクセスタイムチャート（リー
ド）である。

【図９】一般のメモリアクセスタイムチャート（ライ
ト）である。

【図１０】本発明によるメモリアクセスタイムチャート
（ヒット）である。

【図１１】本発明によるメモリアクセスのタイムチャー
ト（ミスヒット）である。

【符号の説明】

２１アクセス要求受信部２２デコード部２３リフレッシュ制御部２４アクセス調停部２５メモリアクセス制御部３１アクセス要求３２メモリアクセスアドレス

Claims

【特許請求の範囲】

【請求項１】メモリアクセスアドレスが、自己の制御
するダイナミック・ランダム・アクセス・メモリに対す
るものかどうかを検査して、アクセスヒットかアクセス
ミスかのいずれかの判定を行うデコード部と、前記ダイナミック・ランダム・アクセス・メモリに対す
る２以上の競合するアクセス要求を受け入れて調停し、
いずれか一方のアクセス要求を許可するアクセス調停部
と、前記ダイナミック・ランダム・アクセス・メモリのアク
セス処理を実行するメモリアクセス制御部とを備え、前記デコード部とアクセス調停部とは、アクセス要求を
受信すると、それぞれ互いに並行して判定処理と調停処
理を実行し、前記メモリアクセス制御部は、前記アクセス調停部の調
停処理が終了すると、前記ダイナミック・ランダム・ア
クセス・メモリのアクセス処理を開始し、その後に前記
デコード部がアクセスミスの判定を行ったとき、そのア
クセス処理を中止することを特徴とするメモリ制御装
置。
【請求項２】メモリアクセス制御部は、メモリアクセ
ス処理の開始後、メモリアドレスを生成し、カラムアド
レスストローブの出力前の状態で前記デコード部の判定
を受け入れることを特徴とする請求項１記載のメモリ制
御装置。
【請求項３】アクセス調停部は、外部回路からのアク
セス要求と、自己の制御するダイナミック・ランダム・
アクセス・メモリのリフレッシュ処理を行うリフレッシ
ュ制御部のアクセス要求を受け入れて、両者のアクセス
要求の競合を調整することを特徴とする請求項１記載の
メモリ制御装置。
【請求項４】メモリアクセス制御部は、ＲＡＳオンリ
リフレッシュ処理の動作後、デコード部の判定を待つこ
とを特徴とする請求項１記載のメモリ制御装置。