JPH0923007A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 従来のトランジスタのソース・ドレイン領域
上に形成したいわゆる積み上げ拡散層は、その表面を平
坦化するとソース・ドレイン領域間で短絡が生じ、その
短絡を防ぐ構造にするとその表面の平坦化ができなかっ
た。 【解決手段】 半導体基体11に形成した素子分離絶縁膜
14により分離される第１，第２領域12,13 のゲート電極
23が素子分離絶縁膜14上を通って形成され、第１，第２
領域12,13 の第１，第２ソース・ドレイン領域31,32,4
1,42 上にいわゆる積み上げ拡散層となる第１，第２導
電層33,34,43,44 が形成されている半導体装置1 であっ
て、ゲート電極23が形成される素子分離絶縁膜14の領域
14A は半導体基体11の表面とほぼ同一平面上に形成さ
れ、かつ素子分離絶縁膜14の最上面とゲート電極23と第
１，第２導電層33,34,43,44 の各表面はほぼ同一高さに
形成されているものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特には複数のトランジスタのゲー
ト電極が接続された状態に形成されている半導体装置お
よびその製造方法に関するものである。

【０００２】

【従来の技術】従来の金属−酸化膜−半導体（以下、Ｍ
ＯＳという、ＭＯＳはMetal-Oxide-Semiconductor の
略）トランジスタは、素子分離絶縁膜によって分離され
たアクティブ領域に形成される。そしてＬＯＣＯＳ（Lo
cal Oxidation of Silicon）法で形成された素子分離絶
縁膜やＭＯＳトランジスタのゲート電極は、半導体基体
の表面に対して段差を形成する。その段差を解消するト
ランジスタ構造として、ゲート電極の両側にサイドウォ
ール絶縁膜を介してソース・ドレイン領域上に接続する
導電層を形成した、いわゆる積み上げ拡散層を有するト
ランジスタが開示されている。

【０００３】

【発明が解決しようとする課題】しかしながら、上記積
み上げ拡散層は、導電層形成膜を成膜した後、リソグラ
フィー工程とエッチング工程とによってその導電層形成
膜をパターニングして形成される。またはソース・ドレ
イン領域上に積み上げ拡散層となる材料をエピタキシャ
ル成長させて形成される。そのため、製造コストがかか
る。また素子分離絶縁膜上に配設されたゲート電極の段
差を解消することはできない。そのため、多層配線を形
成する際に、焦点深度が小さい露光方法を採用すること
ができないため、高精度で微細な配線パターンの形成が
困難となる。また、積み上げ拡散層となる導電層形成膜
を形成した後、その導電層形成膜を研磨することによっ
てソース・ドレイン領域上に積み上げ拡散層を選択的に
形成する方法もある。しかしながら、この方法では、素
子分離絶縁膜上のゲート電極の側壁に形成された余分な
導電層形成膜を除去することができない。このように導
電層形成膜が残ると、トランジスタ間の積み上げ拡散層
が短絡される問題が生じる。

【０００４】本発明は、低コストなプロセスでトランジ
スタ間の短絡を防ぐとともに平坦化に優れた半導体装置
およびその製造方法を提供することを目的とする。

【０００５】

【課題を解決するための手段】本発明は、上記目的を達
成するためになされた半導体装置およびその製造方法で
ある。

【０００６】すなわち、半導体装置は以下のような構成
を成すもので、半導体基体には素子を形成するための第
１領域と第２領域とを分離する素子分離絶縁膜が形成さ
れている。この第１，第２領域上にはゲート絶縁膜を介
して素子分離絶縁膜上を通るゲート電極が形成されてい
る。このゲート電極の両側における半導体基体の第１領
域には第１ソース・ドレイン領域が形成され、第２領域
には第２ソース・ドレイン領域が形成されている。各第
１ソース・ドレイン領域上にはゲート電極の両側に第１
絶縁膜を介して第１導電層が接続され、各第２ソース・
ドレイン領域上にはゲート電極の両側に第２絶縁膜を介
して第２導電層が接続されているものである。そして、
ゲート電極が形成される部分の素子分離絶縁膜の表面と
半導体基体の表面とはほぼ同一の高さに形成され、かつ
素子分離絶縁膜とゲート電極と第１導電層と第２導電層
との各表面はほぼ同一の高さに形成されている。

【０００７】その製造方法は、第１工程で、第１領域と
第２領域とを分離する素子分離絶縁膜を半導体基体に形
成し、続いてその素子分離絶縁膜上を通って第１，第２
領域上に設けられるものでゲート電極の形成予定領域上
に開口部を設けたマスクパターンを形成した後、開口部
内に露出している素子分離絶縁膜を半導体基体の表面と
ほぼ同等の高さになるまで除去する。次いで第２工程
で、開口部内の半導体基体表面にゲート絶縁膜を形成し
た後、開口部内を埋め込む状態にゲート電極を形成する
とともに、マスクパターンを除去しかつゲート電極の表
面と素子分離絶縁膜の最上面とをほぼ同一の高さに形成
する。続いて第３工程で、ゲート電極の両側に第１，第
２絶縁膜を形成しかつゲート電極の両側における半導体
基体の第１領域に第１ソース・ドレイン領域を形成する
とともに第２領域に第２ソース・ドレイン領域を形成す
る。その後第４工程で、第１，第２ソース・ドレイン領
域上に導電層形成膜を成膜した後、素子分離絶縁膜をス
トッパとして素子分離絶縁膜とほぼ同等の高さになるま
で導電層形成膜の一部分を除去して、第１，第２ソース
・ドレイン領域に接続する第１，第２導電層を形成す
る。

【０００８】上記構成の半導体装置では、ゲート電極が
形成される部分の素子分離絶縁膜の表面と半導体基体の
表面とはほぼ同一の高さに形成されていて、素子分離絶
縁膜の最上面とゲート電極の表面とがほぼ同一の高さに
形成されていることから、その素子分離絶縁膜上を通し
て第１，第２領域のゲート電極を導通させた状態で、素
子分離絶縁膜上のゲート電極との段差がほぼ解消され
る。また第１，第２導電層の各表面がゲート電極および
素子分離絶縁膜の各表面はほぼ同一の高さに形成されて
いることから、半導体装置の表面はほぼ平坦化される。

【０００９】上記製造方法では、ゲート電極の形成予定
領域における素子分離絶縁膜を半導体基体の表面とほぼ
同等の高さになるまで除去した後、ゲート絶縁膜を形成
してから第１，第２領域にその素子分離絶縁膜上を通る
ゲート電極を形成することから、第１，第２領域に形成
されるゲート電極を接続した状態で形成される。またゲ
ート電極の表面と素子分離絶縁膜の最上面とをほぼ同一
の高さになる状態に形成することから、素子分離絶縁膜
に対するゲート電極の段差が解消される。

【００１０】そして導電層形成膜を成膜した後、素子分
離絶縁膜をストッパにして導電層形成膜を除去すること
から、成膜工程と除去工程とを行うことでいわゆる自己
整合的に第１，第２導電層が形成される。そのため、こ
の工程においてコストのかかるリソグラフィー工程また
はエピタキシャル成長工程を行う必要がない。また、第
１，第２導電層の各表面と素子分離絶縁膜やゲート電極
の各表面とはほぼ同一の高さに形成される。

【００１１】またゲート電極の表面と素子分離絶縁膜の
最上面とがほぼ同一の高さに形成されていることから、
導電層形成膜を研磨した際にゲート電極の両側に導電層
形成膜は残らない。そのため、第１，第２領域に形成さ
れる第１，第２導電層が短絡されることはない。

【００１２】

【発明の実施の形態】本発明の実施例を図１の概略構成
断面図によって説明する。図では、一例として第１，第
２領域に一つずつトランジスタを設けた半導体装置を示
す。そして図の（１）にゲート幅方向の断面図を示し、
図の（２）に第１領域におけるゲート長方向断面を示
し、図の（３）に第２領域におけるゲート長方向断面を
示す。なお、ゲート長方向の図面はゲート幅方向の図面
よりも拡大して示してある。

【００１３】図に示すように、半導体基体１１には、ト
ランジスタを形成するための第１領域１２と第２領域１
３とを分離する素子分離絶縁膜１４が形成されている。
上記素子分離絶縁膜１４は、例えばＬＯＣＯＳ法による
酸化膜で形成されている。上記第１，第２領域１２，１
３間の上記素子分離絶縁膜１４のゲート電極が形成され
る領域１４Ａは上記半導体基体１１の表面とほぼ同等の
高さに形成されている。また第１，第２領域１２，１３
を挟んで上記領域１４Ａと対向する側の素子分離絶縁膜
１４のゲート電極が形成される領域１４Ｂ，１４Ｃの部
分も上記半導体基体１１の表面とほぼ同等の高さに形成
されている。

【００１４】そして上記領域１４Ａ上を通り、上記第
１，第２領域１２，１３を横切る状態にかつ第１，第２
領域１２，１３上ではゲート絶縁膜２１，２２を介して
ゲート電極２３が形成されている。このゲート電極２３
は、素子分離絶縁膜１４上ではゲート配線の一部分とな
る。上記ゲート電極２３は、その両端が上記領域１４
Ｂ，１４Ｃ上に形成され、その表面が上記素子分離絶縁
膜１４の各表面とほぼ同等の高さに形成されている。

【００１５】また上記ゲート電極２３の両側における第
１領域１２の半導体基体１１には第１ソース・ドレイン
領域３１，３２が形成されている。またゲート電極２３
の両側における第２領域１３の半導体基体１１には第２
ソース・ドレイン領域４１，４２が形成されている。

【００１６】さらに第１領域１２上における上記ゲート
電極２３の側壁にはサイドウォール絶縁膜となる第１絶
縁膜２４，２５が形成されている。また上記各第１ソー
ス・ドレイン領域３１，３２上には上記第１絶縁膜２
４，２５を介して各ソース・ドレイン領域３１，３２に
接続する第１導電層３３，３４が形成されている。

【００１７】一方第２領域１３上における上記ゲート電
極２３の側壁にはサイドウォール絶縁膜となる第２絶縁
膜２６，２７が形成されている。また上記各第２ソース
・ドレイン領域４１，４２上には上記第２絶縁膜２６，
２７を介して各ソース・ドレイン領域４１，４２に接続
する第２導電層４３，４４が形成されている。さらに上
記素子分離絶縁膜１４と上記第１，第２導電層３３，３
４，４３，４４との各表面はほぼ同一の高さに形成され
ている。

【００１８】上記第１，第２絶縁膜２４〜２７は、例え
ば酸化シリコン，窒化シリコン等の絶縁膜からなる。上
記各第１，第２導電層３３，３４，４３，４４は、例え
ば導電性ポリシリコン層とシリサイド層とを積層したポ
リサイド構造を成している。当然のことながら、他の導
電性材料、例えば導電性ポリシリコン、高融点金属等で
形成することも可能である。

【００１９】上記構成の半導体装置１では、第１，第２
領域１２，１３を分離する素子分離絶縁膜１４のゲート
電極が形成される領域１４Ａを半導体基体１１の表面と
ほぼ同一の高さに形成したことから、第１，第２領域１
２，１３に形成したゲート電極２３を導通させた状態
で、素子分離絶縁膜１４とゲート電極２３との段差がほ
ぼ解消される。そのため、第１，第２領域１２，１３に
形成されたゲート電極２３を導通させた状態で素子分離
絶縁膜１４上を通るゲート電極２３による段差が解消さ
れる。また第１導電層３３，３４および第２導電層４
３，４４の各表面がゲート電極２３および素子分離絶縁
膜１４の各表面とほぼ同一の高さ形成されていることか
ら、ゲート電極２３による段差が解消されて半導体装置
１の表面はほぼ平坦化される。

【００２０】次に半導体装置の製造方法を図２〜図４の
製造工程図（その１）〜（その３）によって説明する。
図では、図２〜図３の（２）まではゲート幅方向断面を
示し、図３の（３）以降の図はゲート長方向断面を示
す。なお、ゲート長方向断面の図面はゲート幅方向断面
の図面よりも拡大して示してある。また上記図１で説明
したのと同様の構成部品には同一符号を付す。

【００２１】第１工程では、図２の（１）に示すよう
に、例えばＬＯＣＯＳ（Local Oxidation of Silicon）
法によって、半導体基体１１に素子形成領域となる第１
領域１２と第２領域１３とを分離する素子分離絶縁膜１
４を酸化シリコン膜で形成する。続いてＬＯＣＯＳ法で
用いた酸化マスクとなる窒化シリコン膜（図示省略）を
例えば熱リン酸によるウェットエッチングで除去した
後、ＬＯＣＯＳ法で用いたパッド酸化膜（図示省略）を
例えばフッ酸によるウェットエッチングによって除去す
る。また上記ＬＯＣＯＳ法がいわゆるポリパッドＬＯＣ
ＯＳ法の場合には多結晶シリコン膜も除去する。

【００２２】次いで図２の（２）に示すように、例えば
化学的気相成長（以下、ＣＶＤという、ＣＶＤはChemic
al Vapour Depositionの略）法によって、半導体基体１
１上に窒化シリコン膜を成膜した後、リソグラフィー技
術とエッチングとによって、素子分離絶縁膜１４Ａ上を
通って第１，第２領域１２，１３上とに設けられるゲー
ト電極の形成予定領域上に開口部５１を設けたマスクパ
ターン５２を形成する。その後、開口部５１内に露出し
ている素子分離絶縁膜１４の２点鎖線で示す部分を半導
体基体１１の表面とほぼ同等の高さになるまで、例えば
エッチングによって除去する。また半導体基体１１上に
おける上記マスクパターン５２の高さは上記素子分離絶
縁膜１４の段差とほぼ同等になることが望ましい。

【００２３】上記素子分離絶縁膜１４のエッチングにお
いて、上記マスクパターン５２を形成した後、素子分離
絶縁膜１４を形成する酸化膜と同等のエッチング速度が
得られる平坦化膜として、例えばレジストを塗布してレ
ジスト膜（図示省略）を形成する。その後、このレジス
ト膜と上記素子分離絶縁膜１４とがほぼ同等のエッチン
グ速度となる条件でエッチバックを行う。このようなエ
ッチングでは、エッチングによって形成された素子分離
絶縁膜１４の表面と半導体基体１１の表面とがほぼ同一
の高さとなる。

【００２４】なお、上記第１工程では、ウエル（図示省
略）を形成するためのイオン注入、チャネルストップ拡
散層（図示省略）を形成するためのイオン注入、しきい
値電圧Ｖthを調整するためのイオン注入等も行われる。

【００２５】次に第２工程では、図２の（３）に示すよ
うに、例えば熱酸化法によって、開口部５１内部の半導
体基体１１の表面に酸化シリコンからなるゲート絶縁膜
２１，２２を形成する。さらにＣＶＤ法によって、ゲー
ト電極材料となる例えば多結晶シリコンを少なくとも開
口部５１内の素子分離絶縁膜１４の最上面の高さ以上に
堆積して電極形成膜５３を形成する。

【００２６】そして図３の（１）に示すように、研磨法
〔例えば化学的機械的研磨（ケミカルメカニカルポリシ
ング）〕によってマスクパターン５２上の電極形成膜５
３の２点鎖線で示す部分を除去する。

【００２７】続いて図３の（２）に示すように、例えば
熱リン酸を用いたウェットエッチングによって、マスク
パターン５２（２点鎖線で示す部分）を除去する。さら
に研磨法〔例えば化学的機械的研磨（ケミカルメカニカ
ルポリシング）〕またはイオンストリームエッチング法
によって、電極形成膜５３の２点鎖線で示す部分を除去
して電極形成膜５３の表面を平坦化し、その表面を素子
分離絶縁膜１４の最上面とほぼ同一の高さに形成する。
このようにして、電極形成膜（５３）で素子分離絶縁膜
１４の最上面とほぼ同一の高さの表面を有するゲート電
極２３が形成される。

【００２８】次いで第３工程を行う。この工程以降の図
面では、代表して第１領域１２の断面図を示す。なお、
第２領域１３の断面も第１領域１２の断面と同様である
ので第２領域１３の構成部品の符号を（）内に示す。

【００２９】図３の（３）に示すように、イオン注入法
によって、ゲート電極２３の両側における半導体基体１
１の上層に第１（第２）ＬＤＤ（Lightly Doped Drain
）拡散層３５（４５），３６（４６）を形成する。次
いで成膜技術およびエッチバック技術による通常のサイ
ドウォール形成技術によって、ゲート電極２３の側壁に
酸化シリコンからなる第１（第２）絶縁膜２４，２５
（２６，２７）を形成する。その後、ゲート電極２３お
よび第１（第２）絶縁膜２４，２５（２６，２７）をイ
オン注入マスクにして、イオン注入法により半導体基体
１１の上層の第１（第２）領域１２（１３）に第１（第
２）ソース・ドレイン領域３１，３２（４１，４２）を
形成する。なお、ホットキャリアが問題とならないトラ
ンジスタの場合には、上記ＬＤＤ拡散層３５，３６（４
５，４６）を形成しなくてもよい。

【００３０】次いで図４の（１）に示すように、第４工
程では、例えばＣＶＤ法によって、第１（第２）ソース
・ドレイン領域３１，３２（４１，４２）上に多結晶シ
リコンからなる導電層形成膜５４を埋め込む状態に成膜
する。その後、素子分離絶縁膜１４と第１（第２）絶縁
膜２４，２５（２６，２７）とを研磨ストッパとして素
子分離絶縁膜１４とほぼ同等の高さになるまで導電層形
成膜５４の一部分を研磨〔例えば化学的機械研磨（例え
ばケミカルメカニカルポリシング）〕によって除去す
る。

【００３１】そして図４の（２）に示すように、第１
（第２）ソース・ドレイン領域３１，３２（４１，４
２）に接続する第１（第２）導電層３３，３４（４３，
４４）を形成する。ゲート電極２３の上部に絶縁膜が形
成されていない構成では、第１（第２）絶縁膜２４，２
５（２６，２７）の上部が僅かに研磨される。これによ
り、第１（第２）導電層３３，３４（４３，４４）の各
上面、ゲート電極２３の上面および素子分離絶縁膜１４
の上面はほぼ同一の高さに形成される。

【００３２】上記のようにして、半導体装置１は完成す
る。

【００３３】なお、上記図２〜図４で説明した製造方法
では、ゲート電極２３および第１，第２導電層３３，３
４，４３，４４を多結晶シリコンで形成したが、例えば
非晶質シリコンで形成してもよく、またはシリコン以外
の半導体材料で形成することも可能である。また半導体
基体１１についても同様に、シリコン以外の半導体材料
の基体を用いることも可能である。また、上記第１，第
２ＬＤＤ拡散層３５，３６，４５，４６、第１，第２ソ
ース・ドレイン拡散層３１，３２，４１，４２等の不純
物濃度は、適宜選択される。

【００３４】上記製造方法では、第１領域１２と第２領
域１３とを分離する素子分離絶縁膜１４におけるゲート
電極２３の形成予定領域上と半導体基体１１の表面とほ
ぼ同等の高さになるまで除去した後、ゲート絶縁膜２
１，２２を形成してから第１，第２領域１２，１３にそ
の素子分離絶縁膜１４上を通るゲート電極２３を形成す
ることから、第１，第２領域１２，１３上に形成される
ゲート電極２３を接続した状態でゲート電極２３と素子
分離絶縁膜１４との各表面はほぼ同一の高さに形成され
る。

【００３５】また導電層形成膜５４を成膜した後、素子
分離絶縁膜１４をストッパにして導電層形成膜５４を除
去し、ゲート電極２３の両側に第１，第２絶縁膜２４〜
２７を介して第１，第２導電層３３，３４，４３，４４
を形成することから、リソグラフィー工程を必要としな
いのでコストがかかるマスク工程が無くなる。さらに導
電層形成膜５４の成膜はエピタキシャル成長ではなくＣ
ＶＤ法またはスパッタリング法により可能なので成膜コ
ストがかからない。

【００３６】またさらに素子分離絶縁膜１４を研磨スト
ッパにして導電層形成膜５４を研磨することから、素子
分離絶縁膜１４とゲート電極２３との各表面がほぼ同一
の高さに形成される。そしてゲート電極２３と素子分離
絶縁膜１４との各表面がほぼ同一の高さに形成されてい
る。そのため、導電層形成膜５４を研磨した際に素子分
離絶縁膜１４上のゲート電極２３の両側に導電層形成膜
５４が残ることはないので、第１導電層３３，３４と第
２導電層４３，４４とが短絡されることはない。

【００３７】また図５に示すように、上記ゲート電極２
３の上部に絶縁膜５５を形成してもよい。図５では、代
表して第１領域１２を示す。なお、第２領域（１３）も
第１領域１２と同様の構成である。この形成方法は、例
えばマスクパターン５２〔図３の（２）参照〕を除去す
る前にゲート電極２３の表面を酸化して酸化シリコンか
らなる絶縁膜５５を形成すればよい。そしてこの絶縁膜
５５は導電層形成膜５４の研磨時に素子分離絶縁膜１４
とともに研磨ストッパとなる。

【００３８】さらに図６に示すように、ゲート電極２３
および第１（第２）導電層３３，３４（４３，４４）の
各上層のシリサイド化を行ってもよい。図６では、代表
して第１領域１２を示す。なお、第２領域１３も第１領
域１２と同様の構成であるので第２領域１３の構成部品
の符号は（）内に示す。

【００３９】図６に示すように、第１，第２導電層３
３，３４（４３，４４）の各表層には金属シリサイド層
〔例えばチタンシリサイド（ＴｉＳｉ₂ ）層〕７１，７
２（７３，７４）が形成されている。またゲート電極２
３の表層にも金属シリサイド層〔例えばチタンシリサイ
ド（ＴｉＳｉ₂ ）層〕７５が形成されている。このよう
に、金属シリサイド層７１〜７５を形成したことによっ
て、素子の低抵抗化が図る。

【００４０】上記形成方法は、図７の（１）に示すよう
に、ＣＶＤ法またはスパッタリングによって、半導体基
体１１上の全面に例えばチタン（Ｔｉ）を堆積してチタ
ン膜７０を形成する。なお、本図７の（１），（２）で
は、代表して第１領域１２を示し、第１領域１２と同様
の構成である第２領域（１３）の構成部品の符号は（）
内に示す。

【００４１】その後図７の（２）に示すように、シリサ
イド化反応によって、第１（第２）導電層３３，３４
（４３，４４）の各表層にチタンシリサイドからなる金
属シリサイド層７１，７２（７３，７４），７５を形成
するとともに、ゲート電極２３の表層にチタンシリサイ
ドからなる金属シリサイド層７５を形成する。そして素
子分離絶縁膜１４上や第１，第２絶縁膜２４，２５（２
６，２７）上の未反応なチタン膜７０（２点鎖線で示す
部分）を例えばウェットエッチングによって除去する。
なお、ゲート電極２３上に絶縁膜が形成されている場合
（図５参照）には、第１（第２）導電層３３，３４（４
３，４４）の各表層のみがシリサイド化される。

【００４２】また上記金属シリサイド層７１〜７５はチ
タンシリサイドに限定されることはなく、例えばシリサ
イドを形成するような金属として、コバルト等の金属材
料を用いることが可能である。

【００４３】上記図７による製造方法では、第１（第
２）導電層３３，３４（４３，４４）からなるいわゆる
積み上げ拡散層を形成してからシリサイド化反応を行っ
ているので、シリサイド化反応による半導体基体１１と
第１（第２）ソース・ドレイン拡散層３１，３２（４
１，４２）との間において、接合破壊は起こらない。こ
のため、トランジスタの信頼性の向上が図れる。また第
１（第２）導電層３３，３４（４３，４４）の各表層が
シリサイド化されるので、素子の低抵抗化が図れ、高速
でかつ低消費電力のトランジスタを形成することができ
る。

【００４４】上記図２〜図７で説明した製造方法におい
て、第１，第２絶縁膜２４〜２７、絶縁膜５５として用
いる材料は酸化シリコン膜に限定されることはなく、窒
化物（例えば窒化シリコン）、窒化酸化物（例えば窒化
酸化シリコン）等の絶縁性を有する材料であればどのよ
うな材料であってもよい。この場合、マスクパターン５
２とのエッチング選択比が取れる材料を選択する必要は
ある。

【００４５】例えば図８の（１）に示すように、第１
（第２）絶縁膜２４，２５（２６，２７）を窒化シリコ
ンで形成した構成では、図７で説明した金属シリサイド
層７１〜７５を形成する前に、第１（第２）導電層３
３，３４（４３，４４）の各表面を酸化して酸化膜８
１，８２（８３，８４）を形成する。このとき、ゲート
電極２３の表面も酸化されて酸化膜８５が形成される。
その後上記各酸化膜８１〜８５をフッ酸等による酸化膜
エッチングによって選択的に除去することで、図８の
（２）に示すように、第１（第２）導電層３３，３４
（４３，４４）とゲート電極２３との間の電気的絶縁分
離が第１（第２）絶縁膜２４，２５（２６，２７）が突
出することによってさらに確実となる。

【００４６】また上記図２〜図８で説明した製造方法の
実施例では、個々のプロセス（例えば、ＣＶＤ、スパッ
タリング、リソグラフィー、エッチング等）が既存のプ
ロセスで対応できることからプロセス的な負荷が少な
い。

【００４７】

【発明の効果】以上、説明したように本発明の半導体装
置によれば、素子を形成するための第１，第２領域を分
離する素子分離絶縁膜におけるゲート電極が形成される
表面を半導体基体の表面とほぼ同一の高さに形成したの
で、第１，第２領域のゲート電極を接続した状態で、そ
のゲート電極の上面と素子分離絶縁膜の最上面とをほぼ
同一の高さに形成することが可能になる。そして第１，
第２導電層、ゲート電極、素子分離絶縁膜の各表面がほ
ぼ同一の高さに形成されているので、これらの上に配線
を形成する際に、焦点深度が浅い露光方法を用いること
が可能になる。そのため、配線を容易にかつ高精度に形
成することが可能となる。

【００４８】本発明の製造方法によれば、ゲート電極の
形成予定領域における素子分離絶縁膜を半導体基体の表
面とほぼ同等の高さになるまで除去した後、その素子分
離絶縁膜上を通る状態に第１，第２領域のゲート電極を
形成するので、第１，第２領域のゲート電極を接続した
状態でゲート電極と素子分離絶縁膜との各表面をほぼ同
一の高さに形成することが可能になる。そして導電層形
成膜を成膜した後、素子分離絶縁膜をストッパにして導
電層形成膜を除去するので、成膜工程と除去工程とを行
うことでいわゆる自己整合的に第１，第２導電層を形成
することができる。そのため、この工程においてコスト
のかかるリソグラフィー工程またはエピタキシャル成長
工程を行う必要がないので、製造コストを低減すること
ができる。またゲート電極と素子分離絶縁膜との各表面
をほぼ同一の高さに形成してから導電層形成膜の成膜し
そして除去を行うので、ゲート電極の両側に導電層形成
膜が残ることはない。そのため、第１，第２領域に形成
される第１，第２導電層が短絡することがないので、半
導体装置の信頼性の向上が図れる。

【図面の簡単な説明】

【図１】本発明の実施例の概略構成断面図である。

【図２】本発明の実施例の製造工程図（その１）であ
る。

【図３】本発明の実施例の製造工程図（その２）であ
る。

【図４】本発明の実施例の製造工程図（その３）であ
る。

【図５】ゲート電極上に絶縁膜を形成した一例の説明図
である。

【図６】シリサイド化した一例の説明図である。

【図７】シリサイド化工程の説明図である。

【図８】酸化による絶縁分離の説明図である。

【符号の説明】

１ 半導体装置 １１ 半導体基体 １２ 第１領域 １３ 第２領域 １４ 素子分離絶縁膜 ２１ ゲート絶縁膜 ２２ ゲート絶縁膜 ２３ ゲート電極 ２４ 第１絶縁膜 ２５ 第１絶縁膜 ２６ 第２絶縁膜 ２７ 第２絶縁膜 ３１ 第１ソース・ドレイン領域 ３２ 第１ソース・ドレイン領域 ３３ 第１導電層 ３４ 第１導電層 ４１ 第２ソース・ドレイン領域 ４２ 第２ソース・ドレイン領域 ４３ 第２導電層 ４４ 第２導電層

Claims (5)

【特許請求の範囲】
1. 【請求項１】 素子を形成するための第１領域と第２領
   域とを素子分離絶縁膜で分離した半導体基体と、 前記第１領域上と前記第２領域上とにゲート絶縁膜を介
   してかつ前記素子分離絶縁膜上を通して形成したゲート
   電極と、 前記ゲート電極の両側における第１領域の半導体基体に
   形成した第１ソース・ドレイン領域と、 前記ゲート電極の両側における第２領域の半導体基体に
   形成した第２ソース・ドレイン領域と、 前記各第１ソース・ドレイン領域に接続したもので前記
   ゲート電極の両側に第１絶縁膜を介して形成した第１導
   電層と、 前記各第２ソース・ドレイン領域に接続したもので前記
   ゲート電極の両側に第２絶縁膜を介して形成した第２導
   電層とを備えた半導体装置において、 前記ゲート電極が形成される部分の前記素子分離絶縁膜
   の表面と前記半導体基体の表面とはほぼ同一の高さに形
   成され、かつ前記素子分離絶縁膜と前記ゲート電極と前
   記第１導電層と前記第２導電層との各表面はほぼ同一の
   高さに形成されていることを特徴とする半導体装置。
2. 【請求項２】 素子形成領域となる第１領域と第２領域
   とを分離する素子分離絶縁膜を半導体基体に形成し、続
   いて該素子分離絶縁膜上を通って該第１領域上と該第２
   領域上とに設けられるものでゲート電極の形成予定領域
   上に開口部を設けたマスクパターンを形成した後、該開
   口部内に露出している該素子分離絶縁膜を該半導体基体
   の表面とほぼ同等の高さになるまで除去する第１工程
   と、 前記開口部内の前記半導体基体の表面にゲート絶縁膜を
   形成した後、該開口部内を埋め込む状態にゲート電極を
   形成するとともに、前記マスクパターンを除去しかつ該
   ゲート電極の表面と前記素子分離絶縁膜の最上面とをほ
   ぼ同一の高さに形成する第２工程と、 前記第１領域のゲート電極の側壁に第１絶縁膜を形成す
   るとともに前記第２領域のゲート電極の側壁に第２絶縁
   膜を形成し、かつ該ゲート電極の両側における第１領域
   の半導体基体に第１ソース・ドレイン領域を形成すると
   ともに第２領域の半導体基体に第２ソース・ドレイン領
   域を形成する第３工程と、 前記各第１ソース・ドレイン領域上と各第２ソース・ド
   レイン領域上とに導電層形成膜を成膜した後、前記素子
   分離絶縁膜をストッパとして該素子分離絶縁膜とほぼ同
   等の高さになるまで該導電層形成膜の一部分を除去し
   て、各第１ソース・ドレイン領域に接続する第１導電層
   と各第２ソース・ドレイン領域に接続する第２導電層と
   を形成する第４工程とを備えたことを特徴とする半導体
   装置の製造方法。
3. 【請求項３】 請求項２記載の半導体装置の製造方法に
   おいて、 前記導電層形成膜の除去は、前記素子分離絶縁膜を研磨
   ストッパとして該導電層形成膜を研磨して行うことを特
   徴とする半導体装置の製造方法。
4. 【請求項４】 請求項２に記載の半導体装置の製造方法
   において、 前記第４工程で第１，第２導電層を形成した後、続いて
   前記第１，第２導電層の表層を酸化して酸化層を形成
   し、次いで該酸化層を選択的に除去することを特徴とす
   る半導体装置の製造方法。
5. 【請求項５】 請求項３に記載の半導体装置の製造方法
   において、 前記第４工程で第１，第２導電層を形成した後、続いて
   前記第１，第２導電層の表層を酸化して酸化層を形成
   し、次いで該酸化層を選択的に除去することを特徴とす
   る半導体装置の製造方法。