JPH07273617A - 遅延線回路 - Google Patents
遅延線回路Info
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- JPH07273617A JPH07273617A JP7057500A JP5750095A JPH07273617A JP H07273617 A JPH07273617 A JP H07273617A JP 7057500 A JP7057500 A JP 7057500A JP 5750095 A JP5750095 A JP 5750095A JP H07273617 A JPH07273617 A JP H07273617A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/15013—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs
- H03K5/15026—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs with asynchronously driven series connected output stages
- H03K5/1504—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs with asynchronously driven series connected output stages using a chain of active delay devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 多くの集積回路の応用において正確さを確実
にするためにクロック信号の遅延の真の表示を与える遅
延線回路を提供する。 【構成】 ２つの遅延セル（１０２０）およびサンプル
ホールド回路（１０４）を用いることによって入来基準
クロック信号を正確に遅延する遅延線回路（１００）を
提供する。この回路は、遅延線回路を監視して望ましく
ない動作で動作しているかどうかを判定する、出力での
検知回路の必要をなくす。検知回路を除去することによ
って遅延線回路の信頼性が大いに増す。
にするためにクロック信号の遅延の真の表示を与える遅
延線回路を提供する。 【構成】 ２つの遅延セル（１０２０）およびサンプル
ホールド回路（１０４）を用いることによって入来基準
クロック信号を正確に遅延する遅延線回路（１００）を
提供する。この回路は、遅延線回路を監視して望ましく
ない動作で動作しているかどうかを判定する、出力での
検知回路の必要をなくす。検知回路を除去することによ
って遅延線回路の信頼性が大いに増す。
Description
【０００１】
【発明の分野】この発明は、一般に集積回路に関し、よ
り特定的にはデータサンプリングに利用される集積回路
に関する。
り特定的にはデータサンプリングに利用される集積回路
に関する。
【０００２】
【発明の背景】混合モードＣＭＯＳ ＶＬＳＩ集積回路
設計において、データサンプリングは、たとえば波形合
成、データ収集、および高速ディジタル／アナログ変換
のための多くの応用に用いられている。高周波出力信号
を伝える応用では、高周波サンプリングクロックが必要
とされ、高周波サンプリングクロックを与えるために遅
延線回路がよく用いられる。通常の集積遅延線回路は、
電源の変化、温度変化、およびプロセスのばらつきに敏
感であり、したがってそれらの影響を補うためにより精
密な遅延線技術が必要とされる。
設計において、データサンプリングは、たとえば波形合
成、データ収集、および高速ディジタル／アナログ変換
のための多くの応用に用いられている。高周波出力信号
を伝える応用では、高周波サンプリングクロックが必要
とされ、高周波サンプリングクロックを与えるために遅
延線回路がよく用いられる。通常の集積遅延線回路は、
電源の変化、温度変化、およびプロセスのばらつきに敏
感であり、したがってそれらの影響を補うためにより精
密な遅延線技術が必要とされる。
【０００３】遅延を伴ってタイミングパルスを伝える先
行技術の方法は、「集積回路同期遅延線」（“Integrat
ed Circuit Synchronous Delay Line ”）と題される米
国特許第４，４９６，８６１号、「自動リセットを備え
た同期遅延線」（“Synchronous Delay Line With Auto
matic Reset ”）と題される米国特許第４，９７５，６
０５号、およびＩＥＥＥジャーナル・オブ・ソリッド・
ステート・サーキット（IEEE Journal of Solid State
Circuits）、Volume SC-20, pp.1265-1271、１９８５年
１２月の「新規の精密なＭＯＳ同期遅延線」（“A Nove
l Precision MOS Synchronous Delay Line”）と題され
る論文に記載される。
行技術の方法は、「集積回路同期遅延線」（“Integrat
ed Circuit Synchronous Delay Line ”）と題される米
国特許第４，４９６，８６１号、「自動リセットを備え
た同期遅延線」（“Synchronous Delay Line With Auto
matic Reset ”）と題される米国特許第４，９７５，６
０５号、およびＩＥＥＥジャーナル・オブ・ソリッド・
ステート・サーキット（IEEE Journal of Solid State
Circuits）、Volume SC-20, pp.1265-1271、１９８５年
１２月の「新規の精密なＭＯＳ同期遅延線」（“A Nove
l Precision MOS Synchronous Delay Line”）と題され
る論文に記載される。
【０００４】上述の先行技術は、変化に対する感度を少
なくするために負帰還を備えたタイミングパルス遅延を
与えるが、各遅延タップからの出力は、入来クロック信
号の真の同期遅延ではない。多くの応用では、正確なデ
ータを与えるために、入来基準クロック信号のより正確
なタイミング遅延が必要とされる。遅延線回路とともに
利用される自動リセット回路が先行技術で開示された
が、遅延線回路は、遅延線回路が基本モードで動作して
いるかどうかを判定するために検知回路を必要とする。
なくするために負帰還を備えたタイミングパルス遅延を
与えるが、各遅延タップからの出力は、入来クロック信
号の真の同期遅延ではない。多くの応用では、正確なデ
ータを与えるために、入来基準クロック信号のより正確
なタイミング遅延が必要とされる。遅延線回路とともに
利用される自動リセット回路が先行技術で開示された
が、遅延線回路は、遅延線回路が基本モードで動作して
いるかどうかを判定するために検知回路を必要とする。
【０００５】従来の遅延線回路と関連するこのおよび他
の問題を解決するのに必要なのは、改良された精密な同
期遅延線回路である。精密な遅延線回路は、既存の技術
で容易に実現されるべきである。それは、費用の割に効
果が高く、既存の製品に容易に適合されるべきである。
最終的には、遅延線回路を、従来の遅延線回路に必要な
検知回路がなくてもすむようにする。
の問題を解決するのに必要なのは、改良された精密な同
期遅延線回路である。精密な遅延線回路は、既存の技術
で容易に実現されるべきである。それは、費用の割に効
果が高く、既存の製品に容易に適合されるべきである。
最終的には、遅延線回路を、従来の遅延線回路に必要な
検知回路がなくてもすむようにする。
【０００６】
【発明の概要】この発明は、クロック信号を受取るため
の遅延段を含む遅延線回路であり、遅延段は複数個の遅
延セルを含み、遅延セルはともに結合されて遅延された
クロック信号を与え、この回路は、遅延段に結合され、
遅延されたクロック信号およびクロック信号をサンプリ
ングしてその間の位相差を判定するサンプルホールド回
路と、遅延段およびサンプルホールド回路に結合され、
システムリセット信号およびクロック信号を受取り、か
つ予め定められた期間の間にシステムリセット信号の遷
移エッジでリセットするためのリセット制限回路とを含
む。遅延線回路は、クロック信号の遅延の真の表示を与
えて、多くの集積回路の応用で正確さを確実にする。
の遅延段を含む遅延線回路であり、遅延段は複数個の遅
延セルを含み、遅延セルはともに結合されて遅延された
クロック信号を与え、この回路は、遅延段に結合され、
遅延されたクロック信号およびクロック信号をサンプリ
ングしてその間の位相差を判定するサンプルホールド回
路と、遅延段およびサンプルホールド回路に結合され、
システムリセット信号およびクロック信号を受取り、か
つ予め定められた期間の間にシステムリセット信号の遷
移エッジでリセットするためのリセット制限回路とを含
む。遅延線回路は、クロック信号の遅延の真の表示を与
えて、多くの集積回路の応用で正確さを確実にする。
【０００７】
【好ましい実施例の詳細な説明】この発明は、データサ
ンプリングの応用で利用される遅延線回路の改良に関す
る。以下の説明は、当業者がこの発明を行ないかつ用い
るのを可能にするために提示され、特許出願およびその
要件と関連して与えられる。好ましい実施例への様々な
修正が当業者には容易に明らかになるであろうし、この
中の一般的な原理が他の実施例に適用されてもよい。こ
うして、この発明は、示される実施例に限定されること
が意図されないが、ここに説明される原理および特徴と
一致する最も広い範囲を与えられることが意図される。
ンプリングの応用で利用される遅延線回路の改良に関す
る。以下の説明は、当業者がこの発明を行ないかつ用い
るのを可能にするために提示され、特許出願およびその
要件と関連して与えられる。好ましい実施例への様々な
修正が当業者には容易に明らかになるであろうし、この
中の一般的な原理が他の実施例に適用されてもよい。こ
うして、この発明は、示される実施例に限定されること
が意図されないが、ここに説明される原理および特徴と
一致する最も広い範囲を与えられることが意図される。
【０００８】図１を参照すると、従来の同期遅延線（Ｓ
ＤＬ）１０ａが示される。ＳＤＬ１０ａは、位相ジェネ
レータ１１ａを含み、これは、２つのクロック位相ＰＨ
Ｉ1およびＰＨＩ2 と、別個の遅延されたクロック位相
ＰＡn およびＰＢn とを与えるために用いられる。８つ
のＶＣＤ段１２ａが示されるが、実際の数は設計上の選
択事項である。ＶＣＤ段１２ａは、新しいクロック位相
信号で動作するように実現される。
ＤＬ）１０ａが示される。ＳＤＬ１０ａは、位相ジェネ
レータ１１ａを含み、これは、２つのクロック位相ＰＨ
Ｉ1およびＰＨＩ2 と、別個の遅延されたクロック位相
ＰＡn およびＰＢn とを与えるために用いられる。８つ
のＶＣＤ段１２ａが示されるが、実際の数は設計上の選
択事項である。ＶＣＤ段１２ａは、新しいクロック位相
信号で動作するように実現される。
【０００９】位相ジェネレータ１１ａは、その入力とし
て基準クロック信号ＣＬＫを受取り、かつクロック信号
ＣＬＫの周波数を２で割って、２つの５０％のデューテ
ィサイクルの相補クロック位相ＰＨＩ1 およびＰＨＩ2
を発生する。ＰＨＩ1 およびＰＨＩ2 は、個々のＶＣＤ
段１２ａの出力を制御するために用いられる。クロック
信号ＣＬＫは、サンプルホールド回路１３ａにも入力と
して結合される。
て基準クロック信号ＣＬＫを受取り、かつクロック信号
ＣＬＫの周波数を２で割って、２つの５０％のデューテ
ィサイクルの相補クロック位相ＰＨＩ1 およびＰＨＩ2
を発生する。ＰＨＩ1 およびＰＨＩ2 は、個々のＶＣＤ
段１２ａの出力を制御するために用いられる。クロック
信号ＣＬＫは、サンプルホールド回路１３ａにも入力と
して結合される。
【００１０】２つの付加相補クロック位相ＰＡ0 および
ＰＢ0 は、位相ジェネレータ１１ａから出力として与え
られる。信号ＰＡ0 およびＰＢ0 はまた、基準クロック
信号ＣＬＫから生成され、５０％のデューティサイクル
を有し、互いに相補である。ＰＡ0 およびＰＢ0 は、第
１のＶＣＤ段１２ａへのトリガ入力として働く。クロッ
ク位相ＰＨＩ1 およびＰＨＩ2 は、第１のＶＣＤ段１２
ａへのトリガ入力として働くように用いられ得るが、Ｐ
ＨＩ1 およびＰＨＩ2 が第１のＶＣＤ段１２ａへのトリ
ガ入力として働くように用いられ得るので、別個の位相
信号ＰＡ0 およびＰＢ0 が利用され、ＰＨＩ1 およびＰ
ＨＩ2 が、それらが典型的には駆動しなければならない
重い容量性負荷によって典型的に遅らされるので、別個
の位相信号ＰＡ0 およびＰＢ0 が利用される。
ＰＢ0 は、位相ジェネレータ１１ａから出力として与え
られる。信号ＰＡ0 およびＰＢ0 はまた、基準クロック
信号ＣＬＫから生成され、５０％のデューティサイクル
を有し、互いに相補である。ＰＡ0 およびＰＢ0 は、第
１のＶＣＤ段１２ａへのトリガ入力として働く。クロッ
ク位相ＰＨＩ1 およびＰＨＩ2 は、第１のＶＣＤ段１２
ａへのトリガ入力として働くように用いられ得るが、Ｐ
ＨＩ1 およびＰＨＩ2 が第１のＶＣＤ段１２ａへのトリ
ガ入力として働くように用いられ得るので、別個の位相
信号ＰＡ0 およびＰＢ0 が利用され、ＰＨＩ1 およびＰ
ＨＩ2 が、それらが典型的には駆動しなければならない
重い容量性負荷によって典型的に遅らされるので、別個
の位相信号ＰＡ0 およびＰＢ0 が利用される。
【００１１】ＳＤＬ１０ａの様々な遅延は、ＶＣＤ段１
２ａの各々によって与えられる。様々な回路が段１２ａ
の各々のために実現され得るが、１つの例が上述の米国
特許第４，４９６，８６１号に記載される。各段１２ａ
からのタイミングパルス出力の遅延、すなわちＴＡＰn
は、以下の方程式を用いることによって決定される。
２ａの各々によって与えられる。様々な回路が段１２ａ
の各々のために実現され得るが、１つの例が上述の米国
特許第４，４９６，８６１号に記載される。各段１２ａ
からのタイミングパルス出力の遅延、すなわちＴＡＰn
は、以下の方程式を用いることによって決定される。
【００１２】 ＴＤＥＬn ＝（ｎ＋１）ＴＰ／Ｎ＋ｔERR （方程式１） ここで、ＴＤＥＬn は所与のｎ段によるタイミングパル
ス出力の遅延であり、Ｎは段の合計数であり、ＴＰはク
ロック信号ＣＬＫの周期であり、ｔERR は小さいタイミ
ングエラーである。ＶＣＤ段１２ａの各々からのタップ
出力は、各ＶＣＤ段からのＰＡn およびＰＢn 出力と、
対の相補クロック位相ＰＨＩ1 およびＰＨＩ2 との排他
的論理和をとる（ＸＯＲ処理する）ことによって与えら
れる。これらのクロック位相は、ＰＨＩ1 およびＰＨＩ
2 がＶＣＤ段１２ａの各々に結合されるとき、基準クロ
ックＣＬＫによってトリガされて、新たなクロックサイ
クルの開始で切換わる。
ス出力の遅延であり、Ｎは段の合計数であり、ＴＰはク
ロック信号ＣＬＫの周期であり、ｔERR は小さいタイミ
ングエラーである。ＶＣＤ段１２ａの各々からのタップ
出力は、各ＶＣＤ段からのＰＡn およびＰＢn 出力と、
対の相補クロック位相ＰＨＩ1 およびＰＨＩ2 との排他
的論理和をとる（ＸＯＲ処理する）ことによって与えら
れる。これらのクロック位相は、ＰＨＩ1 およびＰＨＩ
2 がＶＣＤ段１２ａの各々に結合されるとき、基準クロ
ックＣＬＫによってトリガされて、新たなクロックサイ
クルの開始で切換わる。
【００１３】ＰＨＩ1 およびＰＨＩ2 が切換わると、Ｓ
ＤＬ１０ａのすべてのタップが非活性になる。その後、
方程式１によって決定される正確な遅延時間の後、各タ
ップは活性になる。各段１２ａからのＰＡn およびＰＢ
n 出力は、クロック入力としてその後段のＶＣＤ段１２
ａに結合される。最後のＶＣＤ段１２ａの出力は、クロ
ック信号ＣＬＫおよびＰＨＩ1 と同様に、サンプルホー
ルド回路１３ａに入力として結合される。
ＤＬ１０ａのすべてのタップが非活性になる。その後、
方程式１によって決定される正確な遅延時間の後、各タ
ップは活性になる。各段１２ａからのＰＡn およびＰＢ
n 出力は、クロック入力としてその後段のＶＣＤ段１２
ａに結合される。最後のＶＣＤ段１２ａの出力は、クロ
ック信号ＣＬＫおよびＰＨＩ1 と同様に、サンプルホー
ルド回路１３ａに入力として結合される。
【００１４】各ＶＣＤ段１２ａの遅延は、アナログ制御
電圧ＶＣＴＲＬによって制御され、これは、サンプルホ
ールド回路１３ａから出力として発生され、各ＶＣＤ段
１２ａに戻って結合される。ＶＣＴＲＬが高いと、段１
２ａの遅延が長く、一方ＶＣＴＲＬが低いと、遅延が短
い。ＳＤＬ１０ａは、Ｎ個の同一の遅延段からなるの
で、各段は、全遅延の１／Ｎに等しい遅延を与える。
電圧ＶＣＴＲＬによって制御され、これは、サンプルホ
ールド回路１３ａから出力として発生され、各ＶＣＤ段
１２ａに戻って結合される。ＶＣＴＲＬが高いと、段１
２ａの遅延が長く、一方ＶＣＴＲＬが低いと、遅延が短
い。ＳＤＬ１０ａは、Ｎ個の同一の遅延段からなるの
で、各段は、全遅延の１／Ｎに等しい遅延を与える。
【００１５】サンプルホールド回路１３ａは、クロック
位相ＰＨＩ1 およびＰＨＩ2 が遷移する瞬間に最後のＶ
ＣＤ段１２ａの出力電圧の値をサンプリングする。遅延
制御電圧ＶＣＴＲＬは、遅延制御を行なうために、段１
２ａの各々にフィードバック電圧として与えられる。Ｓ
ＤＬ１０ａを介する全遅延がクロック周期（ＴＰと呼ば
れる）より短いと、高電圧が最後のＶＣＤ段１２ａでサ
ンプリングされ、その結果、ＶＣＴＲＬの電圧値が増
す。その代わり、ＶＣＤ段１２ａを介する全遅延がクロ
ック周期ＴＰより長いと、低電圧が最後のＶＣＤ段１２
ａでサンプリングされ、その結果、ＶＣＴＲＬの値が減
少する。ＶＣＴＲＬの値が減少すると、ＳＤＬの全遅延
も少なくなる。１対のサンプリングキャパシタが、典型
的には、サンプリングされた電圧を保持するために用い
られる。
位相ＰＨＩ1 およびＰＨＩ2 が遷移する瞬間に最後のＶ
ＣＤ段１２ａの出力電圧の値をサンプリングする。遅延
制御電圧ＶＣＴＲＬは、遅延制御を行なうために、段１
２ａの各々にフィードバック電圧として与えられる。Ｓ
ＤＬ１０ａを介する全遅延がクロック周期（ＴＰと呼ば
れる）より短いと、高電圧が最後のＶＣＤ段１２ａでサ
ンプリングされ、その結果、ＶＣＴＲＬの電圧値が増
す。その代わり、ＶＣＤ段１２ａを介する全遅延がクロ
ック周期ＴＰより長いと、低電圧が最後のＶＣＤ段１２
ａでサンプリングされ、その結果、ＶＣＴＲＬの値が減
少する。ＶＣＴＲＬの値が減少すると、ＳＤＬの全遅延
も少なくなる。１対のサンプリングキャパシタが、典型
的には、サンプリングされた電圧を保持するために用い
られる。
【００１６】さらに、図１に示されるように、ＳＤＬ１
０ａをリセットするために、リセット信号がサンプルホ
ールド回路１３ａに入力として結合される。ＳＤＬ１０
ａの動作および実現例は、上述の米国特許第４，４９
６，８６１号に基づく。
０ａをリセットするために、リセット信号がサンプルホ
ールド回路１３ａに入力として結合される。ＳＤＬ１０
ａの動作および実現例は、上述の米国特許第４，４９
６，８６１号に基づく。
【００１７】サンプルホールド回路１３ａへのリセット
入力は、ＳＤＬ１０ａをリセットするために用いられ、
そのようなリセットは、適切なＳＤＬ動作が保証される
前に必要である。ＳＤＬ１０ａのそのようなリセット
は、ＳＤＬ１０ａが基本の動作モードに入るようにする
のに必要である。典型的には、外部リセット信号が与え
られ、これにはデバイスに専用リセットピンが必要であ
る。外部からリセットを与えると、ＳＤＬがその基本の
動作モードで安定化する期間、典型計には何百クロック
という長さの間待たなければならなくなる。この安定化
期間の間、ＳＤＬが用いられる集積回路の動作が禁止さ
れなければならない。
入力は、ＳＤＬ１０ａをリセットするために用いられ、
そのようなリセットは、適切なＳＤＬ動作が保証される
前に必要である。ＳＤＬ１０ａのそのようなリセット
は、ＳＤＬ１０ａが基本の動作モードに入るようにする
のに必要である。典型的には、外部リセット信号が与え
られ、これにはデバイスに専用リセットピンが必要であ
る。外部からリセットを与えると、ＳＤＬがその基本の
動作モードで安定化する期間、典型計には何百クロック
という長さの間待たなければならなくなる。この安定化
期間の間、ＳＤＬが用いられる集積回路の動作が禁止さ
れなければならない。
【００１８】図２を参照すると、位相ジェネレータ１１
ａは、その入力として基準クロック信号ＣＬＫを受取
り、かつＣＬＫ信号の周波数を２で割って、２つの５０
％のデューティサイクルの相補クロック位相ＰＨＩ1 お
よびＰＨＩ2 を発生する。ＣＬＫ信号は、Ｄ型フリップ
フロップ３２のクロック入力に結合され、ここでＰＨＩ
1 が出力Ｑから得られ、一方ＰＨＩ2 が出力Ｑ／（／は
これ以降相補状態を示すために用いる）から得られる。
ＰＨＩ1 およびＰＨＩ2 の両方は、デュアルインバータ
バッファ段３４を介してそれぞれ結合される。ＣＬＫ信
号はまた、Ｄ型フリップフロップ３３のクロック入力に
も結合される。２つの付加相補クロック位相ＰＡ0 およ
びＰＢ0 は、それぞれフリップフロップ３３のＱおよび
Ｑ／出力から得られる。クロック位相ＰＡ0 およびＰＢ
0 は、それぞれフリップフロップ３３のＱおよびＱ／出
力から得られる。ＰＨＩ1 およびＰＨＩ2 と論理的には
同一であるクロック位相ＰＡ0 およびＰＢ0 は、第１の
ＶＣＤ段１２ａへのトリガ入力として働く。別個のクロ
ック位相ＰＡ0 およびＰＢ0 が与えられるのは、ＰＨＩ
1 およびＰＨＩ2 クロック位相が典型的には、それらが
駆動しなければならない重い容量性負荷によって遅らさ
れるからである。ＰＡ0 およびＰＢ0 が用いられるの
は、クロック信号ＣＬＫに対するトリガ入力の遅延時間
を少なくすることによってＳＤＬ１０ａの全精度が向上
されるからである。フリップフロップ３２および３３の
両方へのＤ入力は、ＰＨＩ2 出力から得られる。
ａは、その入力として基準クロック信号ＣＬＫを受取
り、かつＣＬＫ信号の周波数を２で割って、２つの５０
％のデューティサイクルの相補クロック位相ＰＨＩ1 お
よびＰＨＩ2 を発生する。ＣＬＫ信号は、Ｄ型フリップ
フロップ３２のクロック入力に結合され、ここでＰＨＩ
1 が出力Ｑから得られ、一方ＰＨＩ2 が出力Ｑ／（／は
これ以降相補状態を示すために用いる）から得られる。
ＰＨＩ1 およびＰＨＩ2 の両方は、デュアルインバータ
バッファ段３４を介してそれぞれ結合される。ＣＬＫ信
号はまた、Ｄ型フリップフロップ３３のクロック入力に
も結合される。２つの付加相補クロック位相ＰＡ0 およ
びＰＢ0 は、それぞれフリップフロップ３３のＱおよび
Ｑ／出力から得られる。クロック位相ＰＡ0 およびＰＢ
0 は、それぞれフリップフロップ３３のＱおよびＱ／出
力から得られる。ＰＨＩ1 およびＰＨＩ2 と論理的には
同一であるクロック位相ＰＡ0 およびＰＢ0 は、第１の
ＶＣＤ段１２ａへのトリガ入力として働く。別個のクロ
ック位相ＰＡ0 およびＰＢ0 が与えられるのは、ＰＨＩ
1 およびＰＨＩ2 クロック位相が典型的には、それらが
駆動しなければならない重い容量性負荷によって遅らさ
れるからである。ＰＡ0 およびＰＢ0 が用いられるの
は、クロック信号ＣＬＫに対するトリガ入力の遅延時間
を少なくすることによってＳＤＬ１０ａの全精度が向上
されるからである。フリップフロップ３２および３３の
両方へのＤ入力は、ＰＨＩ2 出力から得られる。
【００１９】図３を参照すると、ＶＣＤ段１２ａの１つ
の段の図が概略的に示される。しかしながら、この発明
を実施する際に、ＶＣＤ段１２ａのために様々な回路が
この発明の精神および範囲から逸脱することなしに実現
され得ることが評価されるべきである。各段１２ａで
は、ＰＡおよびＰＢ入力は、交差結合されたＮＡＮＤゲ
ート対にそれぞれ入力Ａおよび入力Ｂとして結合され、
ＮＡＮＤゲートＡの出力は出力Ａを与え、ＮＡＮＤゲー
トＢの出力は出力Ｂを与える。ノード３８と参照符号を
付けられるＮＡＮＤゲートＡの出力は、１対のＣＭＯＳ
キャパシタ３９に結合され、ノード４０と参照符号を付
けられるＮＡＮＤゲートＢの出力は、１対のＣＭＯＳキ
ャパシタ４１に結合される。
の段の図が概略的に示される。しかしながら、この発明
を実施する際に、ＶＣＤ段１２ａのために様々な回路が
この発明の精神および範囲から逸脱することなしに実現
され得ることが評価されるべきである。各段１２ａで
は、ＰＡおよびＰＢ入力は、交差結合されたＮＡＮＤゲ
ート対にそれぞれ入力Ａおよび入力Ｂとして結合され、
ＮＡＮＤゲートＡの出力は出力Ａを与え、ＮＡＮＤゲー
トＢの出力は出力Ｂを与える。ノード３８と参照符号を
付けられるＮＡＮＤゲートＡの出力は、１対のＣＭＯＳ
キャパシタ３９に結合され、ノード４０と参照符号を付
けられるＮＡＮＤゲートＢの出力は、１対のＣＭＯＳキ
ャパシタ４１に結合される。
【００２０】各ＶＣＤ段１２ａの遅延は、アナログ制御
電圧ＶＣＴＲＬによって制御され、これは、サンプルホ
ールド回路１３ａによって発生され、かつノード３８の
キャパシタ３９への結合とノード４０のキャパシタ４１
への結合とを制御するように結合される。制御電圧ＶＣ
ＴＲＬは、交差結合されたＮＡＮＤゲートＡおよびＢの
遷移時間を、ＶＣＴＲＬからＶＴを減じたものより少な
いまたはそれと等しいＮＡＮＤゲート出力電圧では長
く、ＶＣＴＲＬからＶＴを減じたものより大きい出力電
圧では短くすることによって、ＳＤＬ１０ａの遅延を制
御する。電圧ＶＴは、適切なＮＡＮＤゲート出力をその
負荷キャパシタ３９または４１にそれぞれ結合するＮ型
パスデバイス４２および４３の各々のしきい値電圧であ
る、。ＶＣＴＲＬからＶＴを減じたものより小さいＮＡ
ＮＤゲート出力電圧に対して、ＮＡＮＤゲート出力は、
キャパシタによって十分にロードダウンされる。その代
わり、ＶＣＴＲＬからＶＴを減じたものより大きいＮＡ
ＮＤゲート出力電圧に対して、キャパシタは、ＮＡＮＤ
ゲート出力ノードから効果的に切離される。
電圧ＶＣＴＲＬによって制御され、これは、サンプルホ
ールド回路１３ａによって発生され、かつノード３８の
キャパシタ３９への結合とノード４０のキャパシタ４１
への結合とを制御するように結合される。制御電圧ＶＣ
ＴＲＬは、交差結合されたＮＡＮＤゲートＡおよびＢの
遷移時間を、ＶＣＴＲＬからＶＴを減じたものより少な
いまたはそれと等しいＮＡＮＤゲート出力電圧では長
く、ＶＣＴＲＬからＶＴを減じたものより大きい出力電
圧では短くすることによって、ＳＤＬ１０ａの遅延を制
御する。電圧ＶＴは、適切なＮＡＮＤゲート出力をその
負荷キャパシタ３９または４１にそれぞれ結合するＮ型
パスデバイス４２および４３の各々のしきい値電圧であ
る、。ＶＣＴＲＬからＶＴを減じたものより小さいＮＡ
ＮＤゲート出力電圧に対して、ＮＡＮＤゲート出力は、
キャパシタによって十分にロードダウンされる。その代
わり、ＶＣＴＲＬからＶＴを減じたものより大きいＮＡ
ＮＤゲート出力電圧に対して、キャパシタは、ＮＡＮＤ
ゲート出力ノードから効果的に切離される。
【００２１】ＶＣＴＲＬを変えることにより、その間に
出力が負荷キャパシタによって十分にロードダウンされ
るＮＡＮＤゲート出力の遷移の分数が変わる。その間に
出力が十分にロードダウンされる遷移の分数が大きいほ
ど、全遅延時間が長くなる。出力ノード３８または４０
のいずれかが、タップ出力として結合され、ＳＡおよび
ＳＢ入力に結合されるクロック信号の状態によりどのノ
ードがタップ出力として結合されるかが決定される。相
補クロック位相信号ＰＨＩ1 およびＰＨＩ2 は、図１に
示されるように入力ＳＡおよびＳＢとして与えられる。
出力が負荷キャパシタによって十分にロードダウンされ
るＮＡＮＤゲート出力の遷移の分数が変わる。その間に
出力が十分にロードダウンされる遷移の分数が大きいほ
ど、全遅延時間が長くなる。出力ノード３８または４０
のいずれかが、タップ出力として結合され、ＳＡおよび
ＳＢ入力に結合されるクロック信号の状態によりどのノ
ードがタップ出力として結合されるかが決定される。相
補クロック位相信号ＰＨＩ1 およびＰＨＩ2 は、図１に
示されるように入力ＳＡおよびＳＢとして与えられる。
【００２２】各々は、ＳＡへの入力がハイでありかつＳ
Ｂへの入力がローであるとＮＡＮＤＡの出力がインバー
タバッファ４８を介してタップ出力として結合されるよ
うに、１対のＣＭＯＳパスデバイス４６および４７を制
御する。その代わりに、ＳＡへの入力がローでありかつ
ＳＢへの入力がハイであると、ＮＡＮＤゲートＢの出力
が、タップ出力として結合される。出力ＡおよびＢは、
次の段にＰＡおよびＰＢ信号として結合される。
Ｂへの入力がローであるとＮＡＮＤＡの出力がインバー
タバッファ４８を介してタップ出力として結合されるよ
うに、１対のＣＭＯＳパスデバイス４６および４７を制
御する。その代わりに、ＳＡへの入力がローでありかつ
ＳＢへの入力がハイであると、ＮＡＮＤゲートＢの出力
が、タップ出力として結合される。出力ＡおよびＢは、
次の段にＰＡおよびＰＢ信号として結合される。
【００２３】図４を参照すると、従来のサンプルホール
ド回路１３ａが示される。サンプルホールド回路１３ａ
にはクロック位相ＰＨＩ1 およびＰＨＩ2 も結合され、
クロック位相ＳＰＨＩ1 およびＳＰＨＩ2 が発生され
る。ＳＰＨＩ1 およびＳＰＨＩ 2 と同様に、その相補出
力ＳＰＨＩ1 ／およびＳＰＨＩ2 ／もまた非重複クロッ
ク位相であることは注目されるべきである。回路４５
は、クロック位相ＳＰＨＩ 1 およびＳＰＨＩ2 ならびに
その相補出力が遷移する瞬間に最後のＶＣＤ段１２ａの
出力電圧ＰＡn およびＰＢn の値をサンプリングする。
サンプルホールド位相信号ＳＰＨＩ1 およびＳＰＨＩ2
ならびにその相補信号ＳＰＨＩ1 ／およびＳＰＨＩ2 ／
は、サンプルホールド回路１３ａ内で発生される。ＳＰ
ＨＩ1 は、基本的にはクロック位相信号ＰＨＩ1 の複製
であり、ＳＰＨＩ2 はクロック位相信号ＰＨＩ2 の複製
である。
ド回路１３ａが示される。サンプルホールド回路１３ａ
にはクロック位相ＰＨＩ1 およびＰＨＩ2 も結合され、
クロック位相ＳＰＨＩ1 およびＳＰＨＩ2 が発生され
る。ＳＰＨＩ1 およびＳＰＨＩ 2 と同様に、その相補出
力ＳＰＨＩ1 ／およびＳＰＨＩ2 ／もまた非重複クロッ
ク位相であることは注目されるべきである。回路４５
は、クロック位相ＳＰＨＩ 1 およびＳＰＨＩ2 ならびに
その相補出力が遷移する瞬間に最後のＶＣＤ段１２ａの
出力電圧ＰＡn およびＰＢn の値をサンプリングする。
サンプルホールド位相信号ＳＰＨＩ1 およびＳＰＨＩ2
ならびにその相補信号ＳＰＨＩ1 ／およびＳＰＨＩ2 ／
は、サンプルホールド回路１３ａ内で発生される。ＳＰ
ＨＩ1 は、基本的にはクロック位相信号ＰＨＩ1 の複製
であり、ＳＰＨＩ2 はクロック位相信号ＰＨＩ2 の複製
である。
【００２４】図５を参照すると、好ましい実施例の極性
検査回路７０が示される。任意の数のＶＣＤ段からなる
ＳＤＬ７１が用いられ得る。この特定の例では８つのタ
ップが用いられる。従来のＳＤＬはこの機能のために用
いられ得る。実際に実現されるこの発明のリセット機構
は、図１のＳＤＬ１０ａとともに用いられる。
検査回路７０が示される。任意の数のＶＣＤ段からなる
ＳＤＬ７１が用いられ得る。この特定の例では８つのタ
ップが用いられる。従来のＳＤＬはこの機能のために用
いられ得る。実際に実現されるこの発明のリセット機構
は、図１のＳＤＬ１０ａとともに用いられる。
【００２５】この例では、ＴＡＰ2 、ＴＡＰ3 、ＴＡＰ
4 およびＴＡＰ5 の極性が検査される。それにもかかわ
らず、タップ間の遅延スキューが不必要に作成されない
ようにすべてのタップの容量性負荷を一致させるため
に、ＴＡＰ0 、ＴＡＰ1 、ＴＡＰ6 およびＴＡＰ7 は、
ＴＡＰ2-5 がロードされるとおりにこれらのタップをロ
ードするダミー回路に結合される。例のＳＤＬ７１に示
されるように、ＴＡＰ0−ＴＡＰ7 は、以前に説明した
ＳＤＬのＴＡＰｎ出力に対応する。各ＴＡＰ出力は、Ｎ
ＡＮＤゲート７２に入力として結合される。ダミー回路
に関しては、対応するＮＡＮＤゲート７２は、そのＮＡ
ＮＤゲート７２の第２の入力が高電圧源に結合され、そ
の出力が終端される。極性を検出されるタップＴＡＰ2
−ＴＡＰ5に関しては、各タップ段のＮＡＮＤゲート７
２の出力がインバータを介して後段のＮＡＮＤゲート７
２の第２の入力に結合される。検出されている最初の段
のＮＡＮＤゲート７２への第２の入力はハイに結合さ
れ、一方検出されている段の最後のＮＡＮＤゲートの出
力は、外部に結合されてリセットイネーブル信号ＲＳＴ
ＥＮを与える。
4 およびＴＡＰ5 の極性が検査される。それにもかかわ
らず、タップ間の遅延スキューが不必要に作成されない
ようにすべてのタップの容量性負荷を一致させるため
に、ＴＡＰ0 、ＴＡＰ1 、ＴＡＰ6 およびＴＡＰ7 は、
ＴＡＰ2-5 がロードされるとおりにこれらのタップをロ
ードするダミー回路に結合される。例のＳＤＬ７１に示
されるように、ＴＡＰ0−ＴＡＰ7 は、以前に説明した
ＳＤＬのＴＡＰｎ出力に対応する。各ＴＡＰ出力は、Ｎ
ＡＮＤゲート７２に入力として結合される。ダミー回路
に関しては、対応するＮＡＮＤゲート７２は、そのＮＡ
ＮＤゲート７２の第２の入力が高電圧源に結合され、そ
の出力が終端される。極性を検出されるタップＴＡＰ2
−ＴＡＰ5に関しては、各タップ段のＮＡＮＤゲート７
２の出力がインバータを介して後段のＮＡＮＤゲート７
２の第２の入力に結合される。検出されている最初の段
のＮＡＮＤゲート７２への第２の入力はハイに結合さ
れ、一方検出されている段の最後のＮＡＮＤゲートの出
力は、外部に結合されてリセットイネーブル信号ＲＳＴ
ＥＮを与える。
【００２６】基本の動作モードにおいて、図５の回路の
タップは、ＴＡＰ0 からＴＡＰ7 まで続いてハイにな
る。たとえば、ＴＡＰ2 がハイになると、信号ＰＯＬＡ
ＲＩＴＹ２も２ゲート遅延の後にハイになる。次にＴＡ
Ｐ3 がハイになると、ＰＯＬＡＲＩＴＹ２とＴＡＰ3 と
の論理ＡＮＤからなるＰＯＬＡＲＩＴＹ３も、同様にＴ
ＡＰ3 からの２ゲート遅延の後にハイになる。このプロ
セスは、極性検査回路を下方に向かってシーケンシャル
に繰返される。
タップは、ＴＡＰ0 からＴＡＰ7 まで続いてハイにな
る。たとえば、ＴＡＰ2 がハイになると、信号ＰＯＬＡ
ＲＩＴＹ２も２ゲート遅延の後にハイになる。次にＴＡ
Ｐ3 がハイになると、ＰＯＬＡＲＩＴＹ２とＴＡＰ3 と
の論理ＡＮＤからなるＰＯＬＡＲＩＴＹ３も、同様にＴ
ＡＰ3 からの２ゲート遅延の後にハイになる。このプロ
セスは、極性検査回路を下方に向かってシーケンシャル
に繰返される。
【００２７】検出回路の最後の段、図５の例におけるＴ
ＡＰ5 では、ＴＡＰ信号は、回路の出力ＲＳＴＥＮをロ
ーにする。次にＲＳＴＥＮは、サンプルホールド回路１
３または１３ａにおいてクロック信号によってサンプリ
ングされる。基本モードではＲＳＴＥＮはクロック信号
によってローとしてサンプリングされるので、リセット
は基本モードでは絶対にアサートされない。
ＡＰ5 では、ＴＡＰ信号は、回路の出力ＲＳＴＥＮをロ
ーにする。次にＲＳＴＥＮは、サンプルホールド回路１
３または１３ａにおいてクロック信号によってサンプリ
ングされる。基本モードではＲＳＴＥＮはクロック信号
によってローとしてサンプリングされるので、リセット
は基本モードでは絶対にアサートされない。
【００２８】しかしながら、動作のどの分数調波モード
でも、タップが１つでも逆極性を有していれば、ＲＳＴ
ＥＮがハイになる。次にＲＳＴＥＮがクロック信号によ
って活性としてサンプリングされると、リセットが能動
化され、ＶＣＴＲＬが０ボルトに強制される。極性検査
回路７０の例示的な構成は、以下の論理方程式８を実現
する。
でも、タップが１つでも逆極性を有していれば、ＲＳＴ
ＥＮがハイになる。次にＲＳＴＥＮがクロック信号によ
って活性としてサンプリングされると、リセットが能動
化され、ＶＣＴＲＬが０ボルトに強制される。極性検査
回路７０の例示的な構成は、以下の論理方程式８を実現
する。
【００２９】したがって、回路７０は、アクティブハイ
ＮＡＮＤ機能でもあるアクティブローＯＲ機能を実現す
る。
ＮＡＮＤ機能でもあるアクティブローＯＲ機能を実現す
る。
【００３０】最初および最後のＭ個のタップが極性につ
いて検査されないｎ個のタップを有するＳＤＬの一般的
な場合には、ＲＳＴＥＮの論理方程式は以下の方程式９
である。
いて検査されないｎ個のタップを有するＳＤＬの一般的
な場合には、ＲＳＴＥＮの論理方程式は以下の方程式９
である。
【００３１】
【数１】
【００３２】この発明で用いるために、方程式８および
９に表わされる等価論理を与えるために他の回路構成が
容易に実現され得ることが評価されるべきである。さら
に、実際に検出されるタップの実際の数も、この発明の
精神および範囲から逸脱することなしに変更できる。
９に表わされる等価論理を与えるために他の回路構成が
容易に実現され得ることが評価されるべきである。さら
に、実際に検出されるタップの実際の数も、この発明の
精神および範囲から逸脱することなしに変更できる。
【００３３】極性検査回路が正しく動作するためには、
極性検査回路を介する伝搬遅延は、ＳＤＬの動作の基本
モードではＲＳＴＥＮが、クロック信号に対して十分な
セットアップ時間伴なってローになり、一方動作の分数
調波モードではＲＳＴＥＮが、クロック信号に対して十
分なセットアップ時間を伴なってハイになるようなもの
でなければならない。
極性検査回路を介する伝搬遅延は、ＳＤＬの動作の基本
モードではＲＳＴＥＮが、クロック信号に対して十分な
セットアップ時間伴なってローになり、一方動作の分数
調波モードではＲＳＴＥＮが、クロック信号に対して十
分なセットアップ時間を伴なってハイになるようなもの
でなければならない。
【００３４】上述の遅延線回路は、先行技術の遅延線回
路より信頼性のある遅延をもたらすが、なおも幾つかの
不利な点がある。まず、遅延線回路をリセットするため
に利用されるシステムリセット信号は、回路をリセット
するのに、望ましくなく長い待ち時間をもたらす。さら
に、先行技術において必要な極性検査または検知回路
は、比較的複雑である。
路より信頼性のある遅延をもたらすが、なおも幾つかの
不利な点がある。まず、遅延線回路をリセットするため
に利用されるシステムリセット信号は、回路をリセット
するのに、望ましくなく長い待ち時間をもたらす。さら
に、先行技術において必要な極性検査または検知回路
は、比較的複雑である。
【００３５】ここで図６を参照すると、タップ線ごとの
遅延線回路の波形が示される。タップ線の各々は、ＣＭ
ＯＳパスデバイス４６および４７（図３）へのクロック
信号を用いて、１つのエッジ、この場合では立上がりエ
ッジで遅延される。１つのエッジのみが遅延されること
の問題は、これがクロック信号の正確なまたは真の表示
を与えないことである。多くの応用において、この遅延
は、適切な態様でデータを正確に与えるために真の遅延
でなければならない。
遅延線回路の波形が示される。タップ線の各々は、ＣＭ
ＯＳパスデバイス４６および４７（図３）へのクロック
信号を用いて、１つのエッジ、この場合では立上がりエ
ッジで遅延される。１つのエッジのみが遅延されること
の問題は、これがクロック信号の正確なまたは真の表示
を与えないことである。多くの応用において、この遅延
は、適切な態様でデータを正確に与えるために真の遅延
でなければならない。
【００３６】図７および図８は、この発明に従う遅延線
回路１００のブロック図を示す。遅延回路は、サンプル
ホールドおよびローパスフィルタ回路１０４に結合され
る電圧制御遅延回路（ＶＣＤ）１０２を含む。オンチッ
プリセット制限回路１０６は、ＶＣＤ１０２とサンプル
ホールド回路との間に結合される。
回路１００のブロック図を示す。遅延回路は、サンプル
ホールドおよびローパスフィルタ回路１０４に結合され
る電圧制御遅延回路（ＶＣＤ）１０２を含む。オンチッ
プリセット制限回路１０６は、ＶＣＤ１０２とサンプル
ホールド回路との間に結合される。
【００３７】この遅延回路１００は、従来の遅延線回路
１０ａに対して重要な利点がある。この改良された遅延
線回路１００を介して遅延の真の表示が与えられ、すな
わちクロック信号の両方のエッジが適切な態様で遅延さ
れる。遅延線回路１００はまた、オンチップリセット制
限回路１０６を用いることによって遅延線回路１００の
リセットのために、集積回路のシステムリセットのもの
よりかなり少ない予め定められた時間を与える。
１０ａに対して重要な利点がある。この改良された遅延
線回路１００を介して遅延の真の表示が与えられ、すな
わちクロック信号の両方のエッジが適切な態様で遅延さ
れる。遅延線回路１００はまた、オンチップリセット制
限回路１０６を用いることによって遅延線回路１００の
リセットのために、集積回路のシステムリセットのもの
よりかなり少ない予め定められた時間を与える。
【００３８】上述の遅延線回路１００の動作をよりはっ
きりと説明するために、ここで以下の説明と関連して図
９−１１を参照されたい。
きりと説明するために、ここで以下の説明と関連して図
９−１１を参照されたい。
【００３９】図９は、この発明とともに用いられる電圧
制御遅延セル回路１０２の１つの電圧遅延セル１０２０
の図である。この発明の遅延セル１０２０は、遅延線出
力と位相信号ＰＡＯまたはＰＡＢとの排他的論理和がと
られないことを除いて、図１のものと同様であり、遅延
セル１０２０は図１の遅延セルを２つ含む。そうする
と、遅延セル１０２にわたるゼロ移相が達成され、した
がって入来基準クロック（ＣＬＫ）の真のタイミング遅
延が達成され得る。
制御遅延セル回路１０２の１つの電圧遅延セル１０２０
の図である。この発明の遅延セル１０２０は、遅延線出
力と位相信号ＰＡＯまたはＰＡＢとの排他的論理和がと
られないことを除いて、図１のものと同様であり、遅延
セル１０２０は図１の遅延セルを２つ含む。そうする
と、遅延セル１０２にわたるゼロ移相が達成され、した
がって入来基準クロック（ＣＬＫ）の真のタイミング遅
延が達成され得る。
【００４０】サンプルホールド回路１０４は、クロック
位相遷移時に、最後の遅延セル１０２０からの出力電圧
の値をサンプリングする。サンプルホールド回路１０４
は、並列に動作して所望の出力を与える２つのサンプリ
ング回路１０４０を含む。回路１０４０の各々は、交互
のクロック位相で電圧制御遅延線回路１０２からの２つ
の出力の一方をサンプリングする。サンプリングされた
出力の結果は、次にフィルタ処理され、電圧制御（Ｖｃ
ｔｒｌ）１２０としてフィードバックする。電圧制御遅
延線回路１００を介する全遅延（最後の段の遅延セル１
０２０でサンプリングされる）がクロック周期より短い
と、ＶＤＤより僅かに少ない電圧がサンプルホールド回
路１０４にサンプリングされる。
位相遷移時に、最後の遅延セル１０２０からの出力電圧
の値をサンプリングする。サンプルホールド回路１０４
は、並列に動作して所望の出力を与える２つのサンプリ
ング回路１０４０を含む。回路１０４０の各々は、交互
のクロック位相で電圧制御遅延線回路１０２からの２つ
の出力の一方をサンプリングする。サンプリングされた
出力の結果は、次にフィルタ処理され、電圧制御（Ｖｃ
ｔｒｌ）１２０としてフィードバックする。電圧制御遅
延線回路１００を介する全遅延（最後の段の遅延セル１
０２０でサンプリングされる）がクロック周期より短い
と、ＶＤＤより僅かに少ない電圧がサンプルホールド回
路１０４にサンプリングされる。
【００４１】次にＶｃｔｒｌ １２０が増し始めて各遅
延セル１０２０を介してさらに遅延を加え、それによっ
て遅延線回路１００を介する全遅延が増す。遅延線回路
１００からの全遅延が基準クロック周期と同じとき、Ｖ
ｃｔｒｌ １２０は、定常状態の電圧に達し、全遅延を
ほぼ基準クロックのクロック周期に維持する。同様に、
遅延線回路１００からの全遅延が基準クロック周期より
長いと、接地より僅かに上の電圧がサンプルホールド回
路１０４にサンプリングされる。次にＶｃｔｒｌ １２
０が減少し始めて各遅延セル１０２０を加速し、それに
よって遅延線回路１００を介する全遅延が少なくなる。
延セル１０２０を介してさらに遅延を加え、それによっ
て遅延線回路１００を介する全遅延が増す。遅延線回路
１００からの全遅延が基準クロック周期と同じとき、Ｖ
ｃｔｒｌ １２０は、定常状態の電圧に達し、全遅延を
ほぼ基準クロックのクロック周期に維持する。同様に、
遅延線回路１００からの全遅延が基準クロック周期より
長いと、接地より僅かに上の電圧がサンプルホールド回
路１０４にサンプリングされる。次にＶｃｔｒｌ １２
０が減少し始めて各遅延セル１０２０を加速し、それに
よって遅延線回路１００を介する全遅延が少なくなる。
【００４２】ここで図１０を参照すると、この発明とと
もに用いられるオンチップリセット制限回路１０６のブ
ロック図が示される。オンチップリセット制限回路１０
６は、システムリセット信号を入力で受取るリセットフ
リップフロップ２０２を含む。システムリセット信号は
インバータ２０４の入力にも結合される。インバータ２
０４の出力は、フリップフロップ２０２の第２の入力に
結合される。クロック信号は、Ｄフリップフロップ２０
６および２０８のクロック入力にそれぞれ結合される。
フリップフロップ２０２のＱ出力は、フリップフロップ
２０６のＤ入力とＮＡＮＤゲート２１０の入力のうちの
１つとに結合される。フリップフロップ２０６の出力
は、フリップフロップ２０８のＤ入力に結合される。フ
リップフロップ２０８のＱ出力は、ＮＡＮＤゲート２１
０の第２の入力に結合される。ＮＡＮＤゲート２１０の
出力は、予め定められた期間に制限されるリセット信号
を与える。
もに用いられるオンチップリセット制限回路１０６のブ
ロック図が示される。オンチップリセット制限回路１０
６は、システムリセット信号を入力で受取るリセットフ
リップフロップ２０２を含む。システムリセット信号は
インバータ２０４の入力にも結合される。インバータ２
０４の出力は、フリップフロップ２０２の第２の入力に
結合される。クロック信号は、Ｄフリップフロップ２０
６および２０８のクロック入力にそれぞれ結合される。
フリップフロップ２０２のＱ出力は、フリップフロップ
２０６のＤ入力とＮＡＮＤゲート２１０の入力のうちの
１つとに結合される。フリップフロップ２０６の出力
は、フリップフロップ２０８のＤ入力に結合される。フ
リップフロップ２０８のＱ出力は、ＮＡＮＤゲート２１
０の第２の入力に結合される。ＮＡＮＤゲート２１０の
出力は、予め定められた期間に制限されるリセット信号
を与える。
【００４３】オンチップリセット回路１０６は、システ
ムリセット信号およびクロック信号を入力として受取
る。リセット回路１０６は、予め定められたクロック周
期、たとえば２クロック周期の間にシステムリセット遷
移エッジでリセットし、次に、システムリセットがなお
もリセット状態の間にリセット信号が送出される。シス
テムリセットが、遅延線回路１００をリセットするのに
必要な２クロック周期よりかなり長いので、システムリ
セットの残り時間により遅延線回路１００がその定常状
態の状況に達することが可能となる。リセットのための
期間は、用いられる論理ゲートの数および種類に応じて
どんな長さにもなり得ることが理解されるべきである。
ムリセット信号およびクロック信号を入力として受取
る。リセット回路１０６は、予め定められたクロック周
期、たとえば２クロック周期の間にシステムリセット遷
移エッジでリセットし、次に、システムリセットがなお
もリセット状態の間にリセット信号が送出される。シス
テムリセットが、遅延線回路１００をリセットするのに
必要な２クロック周期よりかなり長いので、システムリ
セットの残り時間により遅延線回路１００がその定常状
態の状況に達することが可能となる。リセットのための
期間は、用いられる論理ゲートの数および種類に応じて
どんな長さにもなり得ることが理解されるべきである。
【００４４】このリセット方法の利点は、遅延線回路１
００の動作を監視して、遅延線が分数調波モードで動作
するときにリセット信号を発行するために検知回路が必
要でないことである。したがってこのリセット方法は、
従来の遅延線回路より信頼性が高い。
００の動作を監視して、遅延線が分数調波モードで動作
するときにリセット信号を発行するために検知回路が必
要でないことである。したがってこのリセット方法は、
従来の遅延線回路より信頼性が高い。
【００４５】図１１は、ＣＬＫ２０が正確な入力２０Ｍ
Ｈｚ基準クロックであり、ＤＡＴ１−ＤＡＴ１０が遅延
の真の表示を有する１０千鳥状タイミングパルスである
ような設計のタイミング図である。図に示されるよう
に、遅延の立上がりおよび立下がりエッジは正確に表わ
される。したがって遅延は、従来の遅延線回路により与
えられるものより正確である。
Ｈｚ基準クロックであり、ＤＡＴ１−ＤＡＴ１０が遅延
の真の表示を有する１０千鳥状タイミングパルスである
ような設計のタイミング図である。図に示されるよう
に、遅延の立上がりおよび立下がりエッジは正確に表わ
される。したがって遅延は、従来の遅延線回路により与
えられるものより正確である。
【００４６】ここで説明される精密な遅延線回路１００
は、基本モードで動作し、かつ、多くの応用に望まれる
入来基準クロックの真のタイミング遅延を与えるため
に、遅延線によって必要とされるリセットの要件を達成
するためにより簡単なリセット機構を用いる。
は、基本モードで動作し、かつ、多くの応用に望まれる
入来基準クロックの真のタイミング遅延を与えるため
に、遅延線によって必要とされるリセットの要件を達成
するためにより簡単なリセット機構を用いる。
【００４７】改良された遅延線回路が様々な方法で実現
されることができ、かつその実現例がこの発明の精神お
よび範囲内であることは、当業者によって容易に認めら
れるべきである。たとえば、その動作においてフリップ
フロップおよびＮＡＮＤゲートを用いるオンチップリセ
ット制限回路１０６を開示したが、多くの種類の論理デ
バイスがそのような回路を与えるために用いられ得るこ
とが理解されるべきである。同様に、２クロック周期リ
セット制限を与えるために２つのフリップフロップ２０
６および２０８を用いたが、いかなる長さの遅延を与え
るためにもいかなる数のフリップフロップをも用いるこ
とができ、これはこの発明の精神および範囲内である。
されることができ、かつその実現例がこの発明の精神お
よび範囲内であることは、当業者によって容易に認めら
れるべきである。たとえば、その動作においてフリップ
フロップおよびＮＡＮＤゲートを用いるオンチップリセ
ット制限回路１０６を開示したが、多くの種類の論理デ
バイスがそのような回路を与えるために用いられ得るこ
とが理解されるべきである。同様に、２クロック周期リ
セット制限を与えるために２つのフリップフロップ２０
６および２０８を用いたが、いかなる長さの遅延を与え
るためにもいかなる数のフリップフロップをも用いるこ
とができ、これはこの発明の精神および範囲内である。
【００４８】この発明を図に示される実施例に従って説
明したが、当業者は、それらの実施例に変更があっても
よいこと、かつそれらの変更例がこの発明の精神および
範囲内であることを認めるであろう。
明したが、当業者は、それらの実施例に変更があっても
よいこと、かつそれらの変更例がこの発明の精神および
範囲内であることを認めるであろう。
【００４９】したがって多くの変形例がこの発明の精神
および範囲から逸脱することなしに当業者によって行な
われてもよく、その範囲は前掲の特許請求の範囲によっ
てのみ規定される。
および範囲から逸脱することなしに当業者によって行な
われてもよく、その範囲は前掲の特許請求の範囲によっ
てのみ規定される。
【図１】先行技術の同期遅延線回路のブロック図であ
る。
る。
【図２】図１の同期遅延線の位相ジェネレータの概略図
である。
である。
【図３】図１の遅延線回路の電圧制御遅延段の概略回路
図である。
図である。
【図４】図１の遅延線回路のサンプルホールド回路の一
部分の概略回路図である。
部分の概略回路図である。
【図５】図１の遅延線回路の極性検査回路の概略回路図
である。
である。
【図６】図１の回路のための入力基準クロックに対する
各遅延線ごとの出力波形の図である。
各遅延線ごとの出力波形の図である。
【図７】この発明に従う遅延回路の左半分のブロック図
である。
である。
【図８】この発明に従う遅延回路の右半分のブロック図
である。
である。
【図９】この発明に従う電圧制御遅延セルのブロック図
である。
である。
【図１０】この発明に従うオンチップリセットセルのブ
ロック図である。
ロック図である。
【図１１】この発明に従う、入力基準クロックに対する
各遅延ごとの出力波形の図である。
各遅延ごとの出力波形の図である。
１００ 遅延線回路 １０２ 電圧制御遅延回路 １０４ サンプルホールド回路 １０６ オンチップリセット制限回路 １０２０ 遅延セル
Claims (18)
- 【請求項１】 クロック信号を受取るための遅延段を含
み、前記遅延段は、複数個の遅延セルを含み、前記遅延
セルは、遅延されたクロック信号を与えるように互いに
結合され、 前記遅延段に結合され、遅延されたクロック信号および
クロック信号をサンプリングしてその間の位相差を判定
するサンプルホールド回路と、 遅延段およびサンプルホールド回路に結合され、システ
ムリセット信号およびクロック信号を受取りかつ予め定
められた期間の間にシステムリセット信号の遷移エッジ
でリセットするためのリセット制限回路とを含む、遅延
線回路。 - 【請求項２】 前記複数個の遅延セルの各々は、第１お
よび第２の遅延回路を含む、請求項１に記載の遅延線回
路。 - 【請求項３】 前記複数個の遅延セルの各々は、ゼロ移
相遅延セルを含む、請求項２に記載の遅延線回路。 - 【請求項４】 前記リセット制限回路は、 システムリセット信号を受取るためのリセット手段と、 前記リセット手段に結合され、クロック信号とリセット
手段からの出力信号とを受取るための予め定められた期
間設定手段と、 前記リセット手段および前記予め定められた期間設定手
段に結合され、システムリセット期間より短い予め定め
られた期間に制限されるリセット信号を与えるための論
理ゲートとをさらに含む、請求項１に記載の遅延線回
路。 - 【請求項５】 前記リセット手段は、第１のフリップフ
ロップ手段を含む、請求項４に記載の遅延線回路。 - 【請求項６】 前記予め定められた期間設定手段は、 前記第１のフリップフロップ手段に結合される第２のフ
リップフロップ手段と、 前記第２のフリップフロップ手段に結合され、クロック
信号を受取りかつ前記第２のフリップフロップ手段から
出力を受取るための第３のフリップフロップ手段とを含
む、請求項４に記載の遅延線回路。 - 【請求項７】 前記論理ゲートは、ＮＡＮＤゲートを含
む、請求項６に記載の遅延線回路。 - 【請求項８】 前記リセット制限回路は、 システムリセット信号を受取るための第１のフリップフ
ロップ手段と、 前記第１のフリップフロップ手段に結合され、クロック
信号と第１のフリップフロップ手段からの出力信号とを
受取るための第２のフリップフロップ手段と、 前記第２のフリップフロップ手段に結合され、クロック
信号を受取りかつ第２のフリップフロップ手段から出力
を受取るための第３のフリップフロップ手段と、 前記第１のフリップフロップ手段および前記第３のフリ
ップフロップ手段に結合され、システムリセット期間よ
り短い予め定められた期間に制限されるリセット信号を
与えるための論理ゲートとをさらに含む、請求項１に記
載の遅延線回路。 - 【請求項９】 前記第１のフリップフロップ手段は、リ
セットフリップフロップと、前記リセットフリップフロ
ップの入力に結合されるインバータとを含む、請求項８
に記載の遅延線回路。 - 【請求項１０】 前記第２および第３のフリップフロッ
プ手段は、Ｄフリップフロップを含む、請求項８に記載
の遅延線回路。 - 【請求項１１】 前記論理ゲートは、ＮＡＮＤゲートを
含む、請求項８に記載の遅延線回路。 - 【請求項１２】 クロック信号を受取るための遅延段を
含み、前記遅延段は、複数個の遅延セルを含み、前記遅
延セルは、遅延されたクロック信号を与えるように互い
に結合され、 前記遅延段に結合され、遅延されたクロック信号および
クロック信号をサンプリングしてその間の位相差を判定
するサンプルホールド回路と、 前記遅延段および前記サンプルホールド回路に結合さ
れ、システムリセット信号およびクロック信号を受取り
かつ予め定められた期間の間に前記システムリセット信
号の遷移エッジでリセットするためのリセット制限回路
とを含み、前記リセット制限回路は、システムリセット
信号を受取るための第１のフリップフロップ手段と、前
記第１のフリップフロップ手段に結合され、クロック信
号と第１のフリップフロップ手段からの出力信号とを受
取るための第２のフリップフロップ手段と、前記第２の
フリップフロップ手段に結合され、クロック信号を受取
りかつ前記第２のフリップフロップ手段から出力を受取
るための第３のフリップフロップ手段と、前記第１のフ
リップフロップ手段および前記第３のフリップフロップ
手段に結合され、システムリセット期間より短い予め定
められた期間に制限されるリセット信号を与えるための
論理ゲートとをさらに含む、遅延線回路。 - 【請求項１３】 前記第１のフリップフロップ手段は、
リセットフリップフロップと、前記リセットフリップフ
ロップの入力に結合されるインバータとを含む、請求項
１２に記載の遅延線回路。 - 【請求項１４】 前記第２および第３のフリップフロッ
プ手段は、Ｄフリップフロップを含む、請求項１２に記
載の遅延線回路。 - 【請求項１５】 前記論理ゲートは、ＮＡＮＤゲートを
含む、請求項１２に記載の遅延線回路。 - 【請求項１６】 クロック信号を受取るための遅延段を
含み、前記遅延段は、複数個の遅延セルを含み、前記遅
延セルは、遅延されたクロック信号を与えるように互い
に結合され、 前記遅延段に結合され、遅延されたクロック信号および
クロック信号をサンプリングしてその間の位相差を判定
するサンプルホールド回路と、 前記遅延段および前記サンプルホールド回路に結合され
て、システムリセット信号およびクロック信号を受取り
かつ予め定められた期間の間に前記システムリセット信
号の遷移エッジでリセットするためのリセット制限回路
とを含み、前記リセット制限回路は、システムリセット
信号を受取るためのリセット手段と、前記リセット手段
に結合され、クロック信号と前記リセット手段からの出
力信号とを受取るための予め定められた期間設定手段
と、前記リセット手段および前記予め定められた期間設
定手段に結合され、システムリセット期間より短い予め
定められた期間に制限されるリセット信号を与えるため
の論理ゲートとをさらに含む、遅延線回路。 - 【請求項１７】 前記複数個の遅延セルの各々は、第１
および第２の遅延回路を含む、請求項１６に記載の遅延
線回路。 - 【請求項１８】 前記複数個の遅延セルの各々は、ゼロ
移相遅延セルを含む、請求項１７に記載の遅延線回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/214,897 US5539348A (en) | 1994-03-17 | 1994-03-17 | Precise delay line circuit with predetermined reset time limit |
| US214897 | 2002-08-07 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07273617A true JPH07273617A (ja) | 1995-10-20 |
Family
ID=22800830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7057500A Withdrawn JPH07273617A (ja) | 1994-03-17 | 1995-03-16 | 遅延線回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5539348A (ja) |
| EP (1) | EP0673117A1 (ja) |
| JP (1) | JPH07273617A (ja) |
| TW (1) | TW242719B (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW250607B (en) * | 1994-03-17 | 1995-07-01 | Advanced Micro Devices Inc | Precoded waveshaping transmitter for twisted pair which eliminates the need for a filter |
| KR970072669A (ko) * | 1996-04-19 | 1997-11-07 | 김광호 | 안정된 시스템을 위한 리셋 지연 장치 |
| US6115769A (en) * | 1996-06-28 | 2000-09-05 | Lsi Logic Corporation | Method and apparatus for providing precise circuit delays |
| US5920222A (en) * | 1997-04-22 | 1999-07-06 | International Business Machines Corporation | Tunable pulse generator based on a wave pipeline |
| US6557066B1 (en) | 1999-05-25 | 2003-04-29 | Lsi Logic Corporation | Method and apparatus for data dependent, dual level output driver |
| US6294937B1 (en) | 1999-05-25 | 2001-09-25 | Lsi Logic Corporation | Method and apparatus for self correcting parallel I/O circuitry |
| JP3586612B2 (ja) * | 2000-03-08 | 2004-11-10 | エルピーダメモリ株式会社 | 遅延回路 |
| US6661264B2 (en) * | 2001-09-28 | 2003-12-09 | Intel Corporation | Releasing functional blocks in response to a determination of a supply voltage predetermined level and a logic predetermined initial state |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3599016A (en) * | 1969-07-22 | 1971-08-10 | Gen Electric | Automatic reset circuit |
| US4266145A (en) * | 1979-05-09 | 1981-05-05 | Ncr Corporation | Time dependent master reset |
| US4494021A (en) * | 1982-08-30 | 1985-01-15 | Xerox Corporation | Self-calibrated clock and timing signal generator for MOS/VLSI circuitry |
| US4496861A (en) * | 1982-12-06 | 1985-01-29 | Intel Corporation | Integrated circuit synchronous delay line |
| US4716322A (en) * | 1986-03-25 | 1987-12-29 | Texas Instruments Incorporated | Power-up control circuit including a comparator, Schmitt trigger, and latch |
| US4922141A (en) * | 1986-10-07 | 1990-05-01 | Western Digital Corporation | Phase-locked loop delay line |
| US5014242A (en) * | 1987-12-10 | 1991-05-07 | Hitachi, Ltd. | Semiconductor device for a ram disposed on chip so as to minimize distances of signal paths between the logic circuits and memory circuit |
| US5210990A (en) * | 1989-06-28 | 1993-05-18 | Concept Resources Group, Ltd. | C-channel construction member |
| US4975605A (en) * | 1989-11-13 | 1990-12-04 | Intel Corporation | Synchronous delay line with automatic reset |
| US5192886A (en) * | 1990-03-15 | 1993-03-09 | Hewlett-Packard Company | Sub-nanosecond calibrated delay line structure |
| US5101419A (en) * | 1990-04-18 | 1992-03-31 | Advanced Micro Devices, Inc. | Fixed duty cycle clock generator |
| US5120990A (en) * | 1990-06-29 | 1992-06-09 | Analog Devices, Inc. | Apparatus for generating multiple phase clock signals and phase detector therefor |
| EP0476585B1 (en) * | 1990-09-18 | 1998-08-26 | Fujitsu Limited | Electronic device using a reference delay generator |
| US5175452A (en) * | 1991-09-30 | 1992-12-29 | Data Delay Devices, Inc. | Programmable compensated digital delay circuit |
| US5146121A (en) * | 1991-10-24 | 1992-09-08 | Northern Telecom Limited | Signal delay apparatus employing a phase locked loop |
| US5216301A (en) * | 1991-12-20 | 1993-06-01 | Artisoft, Inc. | Digital self-calibrating delay line and frequency multiplier |
| US5309037A (en) * | 1992-07-08 | 1994-05-03 | International Business Machines Corporation | Power-on reset circuit with arbitrary output prevention |
-
1994
- 1994-03-17 US US08/214,897 patent/US5539348A/en not_active Expired - Lifetime
- 1994-08-17 TW TW083107533A patent/TW242719B/zh active
-
1995
- 1995-02-16 EP EP95300991A patent/EP0673117A1/en not_active Withdrawn
- 1995-03-16 JP JP7057500A patent/JPH07273617A/ja not_active Withdrawn
- 1995-12-06 US US08/567,979 patent/US5801568A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5539348A (en) | 1996-07-23 |
| US5801568A (en) | 1998-09-01 |
| TW242719B (en) | 1995-03-11 |
| EP0673117A1 (en) | 1995-09-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020604 |