JPH07273638A - 複数広域入力機能のためのプログラム式専用ｆｐｇａ機能ブロックを備えたｆｐｇａアーキテクチャ - Google Patents

複数広域入力機能のためのプログラム式専用ｆｐｇａ機能ブロックを備えたｆｐｇａアーキテクチャ

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JPH07273638A
JPH07273638A JP6287346A JP28734694A JPH07273638A JP H07273638 A JPH07273638 A JP H07273638A JP 6287346 A JP6287346 A JP 6287346A JP 28734694 A JP28734694 A JP 28734694A JP H07273638 A JPH07273638 A JP H07273638A
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adder
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Sinan Kaptanoglu
シナン・キヤプタノグリユー
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Actel Corp
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Abstract

(57)【要約】 【目的】 マルチビット出力機能ブロックの機能を性能
が拡散された形で、少ない面積でもたらすＦＰＧＡを提
供する。 【構成】 各々が加算器、減算器、振幅比較器、一致比
較器、アップ／ダウン・カウンタ、レジスタ、複数ビッ
トＡＮＤ、および同等な装置の機能を果たすことのでき
る複数個のプログラム式複数ビット出力機能ブロック・
モジュールが、ＦＰＧＡチップ上の所定の位置に配置さ
れる。機能ブロックの数はチップ上のＦＰＧＡモジュー
ルの数よりもはるかに少ない。機能ブロックの各々は複
数個の入力および出力を有しており、これら入力および
出力の各々は隣接するプログラム式相互接続資源に接続
可能である。機能ブロック間の通信はＦＰＧＡチップ上
で利用可能な標準的なプログラム式資源によって行われ
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はフィールド・プログラマ
ブル・ゲート・アレイ（ＦＰＧＡ）の分野に関する。詳
細にいえば、本発明はＦＰＧＡ内にプログラム式専用マ
ルチビット出力機能ブロックを組み込むことによりＦＰ
ＧＡの効率を改善するための方法および装置に関する。
【０００２】
【従来の技術】ＦＰＧＡは多数のＦＰＧＡ論理モジュー
ル（ＦＰＧＡでの最小のプログラマブル機能ブロック）
を備えており、該モジュールは次いで複数個のＦＰＧＡ
ゲートを備えている。ＦＰＧＡは所望の機能を遂行する
ためにユーザによってプログラムされる。ＦＰＧＡの例
はElgamal 他による米国特許第4,758,745 号明細書およ
びFreeman による米国特許第4,870,302 号明細書に記載
されている。これら明細書は両者とも参照することによ
って、本明細書にすべてが記載されているかのように、
本明細書の一部をなすものである。
【０００３】ＦＰＧＡの論理モジュールは所与の入力か
ら任意の所望の出力を生成するようにプログラム可能な
マルチビット入力、シングルビット出力装置を備えてい
る。これは従来の技術においては、マルチプレクサ構
造、ルックアップ・テーブル、および論理ゲートによっ
て達成される。論理モジュールは一般に簡単にプログラ
ムできるものではなく、通常は、実質的に恒久的な方法
でユーザによってプログラムされる。
【０００４】ＦＰＧＡは各種のディジタル信号の処理を
取り扱うのに優れており、きわめて柔軟な方法をもたら
すものであるが、加算器、減算器、振幅比較器、一致比
較器、アップ／ダウン・カウンタ、レジスタ、およびマ
ルチビットＡＮＤゲートなどの典型的なマルチビット機
能ブロックを形成するには、比較的多くのＦＰＧＡ論理
モジュールが通常必要である。通常、これらの機能ブロ
ックのうちのいくつかは数千個ずつのＦＰＧＡゲートを
使用する。現在の技術を使用すると、これらの周期的に
必要となる機能ブロックの機能を提供するためには、き
わめて多くのＦＰＧＡを専用のものとする必要がある。
【０００５】ＦＰＧＡ論理モジュール外でこれらの機能
ブロックを構築するのには、２つの大きな欠点がある。
まず、絶対的に必要以上のチップの表面積すなわち「不
動産」が使用される。第２に、ＦＰＧＡ論理モジュール
外で構築した機能ブロックの性能は、同じことを行うよ
うに構成された対応するＡＳＩＣ標準セルの性能にさえ
も、はるかに及ばないものとなる。
【０００６】上述の機能ブロックの機能を提供するもう
１つの方法は、個々のＦＰＧＡ論理モジュールの各々
（または、少なくともその多数）におかれる何らかの付
加的な分散能力を設けることである。これらの機能拡張
をＦＰＧＡ論理モジュール自体の基本能力と組み合わ
せ、これらの機能を遂行するために標準的なＦＰＧＡモ
ジュールを単純に構成することによって許容される面積
よりも小さい面積でより高い性能をもたらす機能ブロッ
クを構成することができる。この場合の欠点は、付加さ
れた分散機能が配置および経路指定プログラムで利用で
きる柔軟性と自由度を犠牲にしたものであり、ＦＰＧＡ
の他の部分の機能を劣化させる可能性があることであ
る。このような手法の例はカリフォルニア州サンノゼの
Xilinx, Inc.のXC-4000 製品、およびカリフォルニア
州サンノゼのAltera CorporationのEPM-7000製品にみら
れる。
【０００７】
【発明が解決しようとする課題】したがって、本発明の
目的は、加算器、減算器、振幅比較器、一致比較器、ア
ップ／ダウン・カウンタ、レジスタ、およびマルチビッ
トＡＮＤゲートなどのマルチビット出力機能ブロックの
機能を性能が拡張された形で、少ない面積でもたらすこ
とのできる改善されたＦＰＧＡを提供することである。
【０００８】本発明の他の目的は、ＦＰＧＡ論理モジュ
ールを使用することを必要とせずに、マルチビット出力
機能を遂行できる複数個のマルチビット出力機能ブロッ
クをもたらす改善されたＦＰＧＡを提供することであ
る。
【０００９】本発明の更に他の目的は、性能の改善され
たＦＰＧＡを提供することである。
【００１０】本発明の更にまた他の目的は、本発明の利
点が組み込まれていないＦＰＧＡと同じタスクを遂行す
るのに必要なチップ面積がより少ないＦＰＧＡを提供す
ることである。
【００１１】本発明のこれらおよび他の目的、ならびに
利点は図面および本発明の以下の説明の考察から、当業
者には明らかとなろう。
【００１２】
【課題を解決するための手段】本発明によれば、各々が
一連の加算器、減算器、振幅比較器、一致比較器、アッ
プ／ダウン・カウンタ、レジスタ、マルチビットＡＮＤ
ゲート、および類似の装置などのうちの１つの機能性を
帯びることができる複数個のプログラム式マルチビット
出力機能ブロック・モジュールが、ＦＰＧＡチップ上の
所定の位置に配置される。機能ブロックの数はチップ上
のＦＰＧＡモジュールの数よりもはるかに少ない。機能
ブロックの各々は複数の入力および出力を有しており、
これらの各々は隣接するプログラム式相互接続資源に接
続可能である。機能ブロック間の通信はＦＰＧＡチップ
上で利用可能な標準的なプログラム式資源によって行わ
れる。
【００１３】
【実施例】当業者には、本発明の以下の説明が説明のた
めのみのものであって、いかなる点においても限定的な
ものではないことが認識されよう。開示を検討すること
によって、本発明の他の実施例を当分野の技術者に簡単
に示唆することができる。
【００１４】本発明は同一の機能を達成するためにより
一般的なシングルビット出力ＦＰＧＡを使用せずに、Ｆ
ＰＧＡ上にマルチビット出力機能ブロックを提供する方
法および装置を対象とするものである。
【００１５】ＦＰＧＡモジュール外に機能ブロックを構
築する柔軟性には及ばないが、本発明は性能がはるかに
高く、消費されるシリコン・レイアウト面積の点でコス
トがはるかに低い機能ブロックを提供する。各（あるい
は、ほとんどの）ＦＰＧＡモジュールに何らかの分散機
能を設けることと比較して、本発明は性能が高く、面積
コストが低く、柔軟性は匹敵するものとなる。
【００１６】本発明の本質は、ＦＰＧＡで利用可能な一
般的な相互接続構造を使用して、広い範囲にわたる各種
のしばしば必要とされるマルチビット出力機能が可能で
あり、かつプログラム可能である機能ブロック・モジュ
ールを設計することである。
【００１７】以下で説明する機能ブロック・モジュール
はすべて、８ビット幅の演算を行う。原則として、演算
幅に対して任意のビット数を選択することができる。個
々のＦＰＧＡの目的用途および市場にもよるが、４ビッ
ト、６ビット、１２ビット、さらには１６ビットが適切
である。性能はブロックの幅を広げれば向上するが、ブ
ロックの無駄となる部分が増加する可能性があるため、
コストも上昇する。
【００１８】８ビットのブロックを使用して、Ｎがいく
つであっても、１つまたは複数のＮビット幅の機能を実
現することができる（ただし、Ｎ＝１、２、... 、
８）。希望する機能が８ビットよりも広い場合には、い
くつかの機能ブロックをＦＰＧＡのプログラム式相互接
続構造によって組み合わせ、相互に接続して、希望する
サイズを達成することができる。たとえば、１３ビット
幅の加算器を構築するには、２つのブロックの８ビット
加算器を使用するだけでよい。
【００１９】機能ブロックはＦＰＤＡモジュールに分散
されない。機能ブロックのサイズ、形状、回路、ならび
にかかる機能ブロックのプログラム式入力および出力の
数は、ＦＰＧＡ上の典型的なＦＰＧＡのものとは異なっ
ている。各機能ブロックはまとまったユニットとして、
ＦＰＧＡ上の選択した位置に配置される。機能ブロック
は多数の入力および出力を有しており、その各々は隣接
するプログラム式相互接続資源に接続可能である。機能
ブロック間、ならびに機能ブロックとＦＰＧＡモジュー
ルとの間の通信はＦＰＧＡ上で利用可能な標準的な相互
接続資源によって行われる。２つ以上の異なるタイプの
プログラム式相互接続資源が利用できる場合には、各種
のタイプに関してこれらのうちから選択を行うことがで
きる。たとえば、２つの加算器を互いに接続して、大型
の加算機を形成する場合、加算器は最高速タイプの相互
接続資源にアクセスし、もっとも高い（最高速な）性能
レベルを維持することができる（また、すべきであ
る）。
【００２０】図１において、ユーザが選択できる以下の
１ないし８ビットの機能のいずれかを実施できるを本発
明の第１の好ましい実施例による機能ブロック・モジュ
ールが示されている。
【００２１】（ａ）加算器 （ｂ）減算器 （ｃ）振幅比較器 （ｄ）一致比較器 （ｅ）アップ／ダウン・カウンタ（ユーザの選択にした
がってカウント・アップまたはカウント・ダウンを行う
カウンタ、あるいは受け取る入力データに応じてカウン
ト・アップまたはカウント・ダウンを行うカウンタ） （ｆ）レジスタ（逆転または非逆転レジスタ、あるいは
CLEAR 、PRESET、ENABLEなどのその他の機能を有するレ
ジスタ） （ｇ）ＡＮＤゲート （ｈ）オプション（ａ）、（ｂ）、（ｃ）および（ｄ）
を任意所望の組合せの入力および／または出力レジスタ
によって組み合わせたもの。
【００２２】（ｉ）デコーダ 図１に示した機能ブロックは可能な多くの機能ブロック
のうちの１つにすぎない。さらに、意図している用途の
範囲によっては、このブロックの機能性を２つ以上の個
別の機能ブロックに分割し、これらをプログラム式の高
性能相互接続機構で接続するのが好ましいこともある。
たとえば、機能（ｆ）、（ｇ）および（ｈ）を簡単に、
機能（ａ）、（ｂ）、（ｃ）および（ｄ）から分離する
ことができる。この場合、機能（ｅ）および（ｉ）を以
前と同様に、これらのサブブロックの相互接続された組
合せを使用して行うことができる。
【００２３】上記の機能はモジュールの各種の入力を論
理０または論理１のいずれかに適宜構成することによっ
て選択可能である。重要なことに、すべての機能（機能
（ｅ）をのぞく）を、回路の作動中に、データ入力の値
によって「簡単」に選択することができる。たとえば、
回路をデータ入力に応じて、加算器から減算器へ、ある
いはＡＮＤゲートへ切り換えることができる。機能
（ｅ）はしかしながら、ＦＰＧＡの相互接続機構を使用
して機能ブロックの出力と入力を相互接続することを含
んでおり、したがって、回路の作動中に他の機能に変換
することはできない。
【００２４】図２に示すように、図１のブロック１０お
よび１２（図１では「RM-1」というラベルが付けられて
いる）はレジスタ１４とマルチプレクサ１６を組み合わ
せたものである。この詳細を図２に示す。レジスタ１４
は単純なＤフリップフロップであるが、CLEAR 、PRESE
T、ENABLEなどの付加機能を有している。
【００２５】図１でそれぞれ「RM-8 UNIT B 」、「RM-8
UNIT A 」および「RM-8」というラベルの付いているブ
ロック１８、２０および２２は、８ビット幅並列構成の
ブロックRM-1であり、各RM-1に対するDATA入力は異なっ
ているが、CLOCK およびREGISTER BYPASS 入力はすべて
に共通である。CLEAR 、PRESET、ENABLEなどに対する付
加的な入力がある場合、これらもRM-8ブロック内の８個
のRM-1全部に共通とされる。
【００２６】図１で「AND-9 」というラベルの付いてい
るブロック２４は単純な９入力ＡＮＤゲートである。
【００２７】図１で「8-INV 」というラベルの付いてい
るブロック２６は８ビット幅の信号を反転するだけの８
入力並列インバータのバンクである。
【００２８】図１で「8-MX2 」というラベルの付いてい
るブロック２８は並列２入力マルチプレクサのバンクで
ある。マルチプレクサ（SUBTRACTという名称の）に対す
るSELECT入力は、これら全部に対して共通である。
【００２９】「ADDER 」というラベルの付いているブロ
ック２９は２つの８ビット入力とCARRY 出力を有する８
ビット加算器である。このような加算器は当業者には周
知である。
【００３０】この機能ブロックによって上述の機能を遂
行するために、入力で必要とされるデータ値を次の表１
に示す。
【００３１】
【表１】 表１において、「DATA」は値が任意の入力値になりうる
ことを意味し、「DATA」は前または次いずれか該当する
方の列のDATAと反対の値を意味し、「ADDR」はデコード
対象のアドレス値を意味し、「X 」は情報が無関係であ
ることを意味する。
【００３２】より大きな（８ビット幅超の）機能ブロッ
クを複数個のユニットから構築する場合には、ＦＰＧＡ
の意図している速度および密度に応じて、いくつかのオ
プションを用いてもかまわない。もっとも単純なオプシ
ョンは複数の機能ブロックを直列に相互接続し、大きな
ブロックを得ることである。たとえば、３つのユニット
から２４（またはそれ以下の）ビット幅の加算器を構築
することができる。この手法はもっとも費用効果が高い
が、もたらされる性能はもっとも低いものとなる。この
オプションを回避したい場合には、図１に示すブロック
8-MX2 を個別な（より小さい）機能ブロックとして利用
することもできれば、あるいは図３に示す機能ブロック
の一部として含めることもできる。図３は本発明の第２
の好ましい実施例を表す。
【００３３】本発明の第２の好ましい実施例を図３に示
す。図３は図１の実施例にボックス３０に示す回路を加
えたものを表している。この場合、「MX-2」というラベ
ルの付いたマルチプレクサ３２を使用して、RM-1（１
２）からのCARRY OUT 信号をOTHER-CARRY 信号と多重化
する。マルチプレクサ３４は２ビット・マルチプレクサ
の８ビット幅の並列アレイであり、OTHER-SELECTを使用
し、RM-8（２２）からのSUM 出力をOTHER-SUM と多重化
する。
【００３４】この付加回路の目的は並列加算などの演算
を可能とすることである。たとえば、８ビット超の数、
たとえば、２対の８ビットの数からなる数を、下位８ビ
ットを第１の加算器に加え、上位８ビットを第２および
第３両方の加算器に加えることによって加算することを
望む場合、第２の加算器は第１の加算器からの繰り上が
りがゼロであると想定し、第３の加算器は第１の加算器
からの繰り上がりが１であると想定するので、これらの
３つの演算をすべてブロック３２のマルチプレクサを使
用して同時に行い、該当する高位の結果を得ることがで
きる。付加機能ブロックを使用するにはコストがかかる
が、この手順にかかる時間がほぼ半分になる。
【００３５】図４は本発明の第３の好ましい実施例を示
す。図４は図１と同様であるが、入力レジスタが省かれ
ている点が異なっている。機能のほとんどが維持されて
いる。すなわち、図４の実施例をプログラムして、ほと
んど同じ機能を実行することができるが、この場合、レ
ジスタの実施形態の種類は少なくなり、パイプライン化
された加算器／減算器の作動は行えないが、必要な不動
産の量はMUX ベース（マルチプレクサ・ベース）で、ア
ンチヒューズ接続されたＦＰＧＡに関する図１の実施例
に比べ約２５％少なくなる。
【００３６】もちろん、第１、第２および第３の好まし
い実施例、あるいはこれらの任意の組合せからの１つま
たは複数の機能ブロック・モジュールを組み込んだＦＰ
ＧＡを構築することもできる。
【００３７】本発明の説明のための実施例および用途に
ついて図示説明したが、上述ものも以外の各種の改変形
を、本明細書記載の発明の概念から逸脱することなく構
築できることが、当業者には明らかとなろう。したがっ
て、本発明は特許請求の範囲記載の精神以外に限定され
るべきものではない。
【図面の簡単な説明】
【図１】本発明の第１の好ましい実施例によるマルチビ
ット出力機能ブロック・モジュールの略ブロック図であ
る。
【図２】本発明によるマルチビット出力機能ブロックの
構成に使用されるマルチプレクサ・レジスタ素子の略ブ
ロック図である。
【図３】本発明の第２の好ましい実施例によるマルチビ
ット出力機能ブロック・モジュールの略ブロック図であ
る。
【図４】本発明の第３の好ましい実施例によるマルチビ
ット出力ブロック・モジュールの略ブロック図である。
【符号の説明】
１０，１２ ＲＭ−１ １４ レジスタ １６ マルチプレクサ ２９ ８ビット加算器

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 汎用相互接続構造と、 各々がＩ個の入力とＪ個の出力を含んでいる複数個のＦ
    ＰＧＡ論理モジュールと、 各々がＫ個の入力とＬ個の出力を含んでおり、Ｋ＞Ｉお
    よびＬ＞Ｊである複数個の機能ブロック・モジュールと
    を備えている集積回路上に配置されたユーザ・プログラ
    ム式ＦＰＧＡアーキテクチャ。
  2. 【請求項２】 汎用相互接続機構と、 各々がＩ個の入力とＪ個の出力を含んでいる複数個のＦ
    ＰＧＡ論理モジュールと、 各々がＫ個の入力とＬ個の出力を含んでおり、Ｋ＞Ｉお
    よびＬ＞Ｊである複数個の機能ブロック・モジュールで
    あって、該機能ブロック・モジュールがＮ≧２である場
    合に対応する第１のＮ個のビット入力データ・バスおよ
    び第２のＮ個のビット入力データ・バスによって与えら
    れる第１のＮ個のビット・データ・ワードと第２のＮ個
    のビット・データ・ワードの組合せ演算を実行するよう
    になされており、該機能ブロック・モジュールの各々が
    加算器、カウンタ、比較器、およびＡＮＤゲートの群か
    ら選択された機能の１つを実行するように独立してプロ
    グラム可能である複数個の機能ブロック・モジュールと
    を備えている集積回路上に配置されたユーザ・プログラ
    ム式ＦＰＧＡアーキテクチャ。
  3. 【請求項３】 前記機能ブロック・モジュールが前記Ｋ
    個の入力の状態に基づいて加算器、カウンタ、比較器、
    およびＡＮＤゲートの群から選択された機能の１つを実
    行するようにプログラム可能である請求項２に記載のユ
    ーザ・プログラム式ＦＰＧＡアーキテクチャ。
  4. 【請求項４】 汎用相互接続機構と、 各々がＩ個の入力とＪ個の出力を含んでいる複数個のＦ
    ＰＧＡ論理モジュールと、 各々がＫ個の入力とＬ個の出力を含んでおり、Ｋ＞Ｉお
    よびＬ＞Ｊである複数個の機能ブロック・モジュールで
    あって、該機能ブロック・モジュールがＮ≧２である場
    合に対応する第１のＮ個のビット入力データ・バスおよ
    び第２のＮ個のビット入力データ・バスによって与えら
    れる第１のＮ個のビット・データ・ワードと第２のＮ個
    のビット・データ・ワードの組合せ演算を実行するよう
    になされており、該機能ブロック・モジュールの各々が
    加算器とＡＮＤゲートの群から選択された機能の１つを
    実行するように独立してプログラム可能である複数個の
    機能ブロック・モジュールとを備えている集積回路上に
    配置されたユーザ・プログラム式ＦＰＧＡアーキテクチ
    ャ。
  5. 【請求項５】 汎用相互接続機構と、 複数個のＦＰＧＡ論理モジュールと、 各々がＫ個の入力とＬ個の出力を含んでおり、Ｋ＞Ｉお
    よびＬ＞Ｊである複数個の機能ブロック・モジュールで
    あって、該機能ブロック・モジュールがＮ≧である場合
    に対応する第１のＮ個のビット入力データ・バスおよび
    第２のＮ個のビット入力データ・バスによって与えられ
    る第１のＮ個のビット・データ・ワードと第２のＮ個の
    ビット・データ・ワードの組合せ演算を実行するように
    なされており、該機能ブロック・モジュールの各々が、
    加算器、減算器、アップ・カウンタ、ダウン・カウン
    タ、振幅比較器、一致比較器、レジスタ、反転レジス
    タ、ＡＮＤゲート、およびデコーダの群から選択された
    機能の１つを実行するように独立してプログラム可能で
    あり、該機能ブロック・モジュールが前記の第１のＮビ
    ット入力データ・バスと前記の第２のＮビット入力デー
    タ・バスとに作動的に接続されたＮビット加算器と、 Ｎ＋１ビット加算器とＮ個の２ビット・マルチプレクサ
    のアレイの両方に作動的に接続されたＮビット加算器出
    力バスとを含んでいる機能ブロック・モジュールとを備
    えている集積回路上に配置されたユーザ・プログラム式
    ＦＰＧＡアーキテクチャ。
  6. 【請求項６】 汎用相互接続機構と、 複数個のＦＰＧＡ論理モジュールと、 各々がＫ個の入力とＬ個の出力を含んでおり、Ｋ＞Ｉお
    よびＬ＞Ｊである複数個の機能ブロック・モジュールで
    あって、該機能ブロック・モジュールがＮ≧２である場
    合に対応する第１のＮ個のビット入力データ・バスおよ
    び第２のＮ個のビット入力データ・バスによって与えら
    れる第１のＮ個のビット・データ・ワードと第２のＮ個
    のビット・データ・ワードの組合せ演算を実行するよう
    になされており、該機能ブロック・モジュールの各々が
    加算器、減算器、アップ・カウンタ、ダウン・カウン
    タ、振幅比較器、一致比較器、レジスタ、反転レジス
    タ、ＡＮＤゲート、およびデコーダの群から選択された
    機能の１つを実行するように独立してプログラム可能で
    あり、該機能ブロック・モジュールが前記の第１のＮビ
    ット入力データ・バスに接続された入力と第１のＮビッ
    ト・マルチプレクサ出力に接続された出力とを有するＮ
    個の２ビット・マルチプレクサの第１のアレイと、 前記の第２のＮビット入力データ・バスに接続された入
    力と第２のＮビット・マルチプレクサ出力に接続された
    出力とを有するＮ個の２ビット・マルチプレクサの第２
    のアレイと、 前記の第１のＮビット・マルチプレクサ出力と前記の第
    ２のＮビット・マルチプレクサ出力とに作動的に接続さ
    れたＮビット加算器と、 Ｎ＋１ビット加算器とＮ個の２ビット・マルチプレクサ
    の第３のアレイの両方に作動的に接続されたＮビット加
    算器出力バスとを含んでいる機能ブロック・モジュール
    とを備えている集積回路上に配置されたユーザ・プログ
    ラム式ＦＰＧＡアーキテクチャ。
  7. 【請求項７】 汎用相互接続機構と、 複数個のＦＰＧＡ論理モジュールと、 各々がＫ個の入力とＬ個の出力を含んでおり、Ｋ＞Ｉお
    よびＬ＞Ｊである複数個の機能ブロック・モジュールで
    あって、該機能ブロック・モジュールがＮ≧２である場
    合に対応する第１のＮ個のビット入力データ・バスおよ
    び第２のＮ個のビット入力データ・バスによって与えら
    れる第１のＮ個のビット・データ・ワードと第２のＮ個
    のビット・データ・ワードの組合せ演算を実行するよう
    になされており、該機能ブロック・モジュールの各々が
    加算器、減算器、アップ・カウンタ、ダウン・カウン
    タ、振幅比較器、一致比較器、レジスタ、反転レジス
    タ、ＡＮＤゲート、およびデコーダの群から選択された
    機能の１つを実行するように独立してプログラム可能で
    あり、該機能ブロック・モジュールが前記の第１のＮビ
    ット入力データ・バスに接続された入力と第１のＮビッ
    ト・マルチプレクサ出力に接続された出力とを有するＮ
    個の２ビット・マルチプレクサの第１のアレイと、 前記の第２のＮビット入力データ・バスに接続された入
    力と第２のＮビット・マルチプレクサ出力に接続された
    出力とを有するＮ個の２ビット・マルチプレクサの第２
    のアレイと、 インバータ入力とインバータ出力を有しており、該イン
    バータ入力が前記の第２のＮビット・マルチプレクサ・
    出力に作動的に接続されているＮビット・インバータ
    と、 前記インバータ出力に接続された第１の入力、前記の第
    ２のＮビット・マルチプレクサ出力に接続された第２の
    入力、およびＮビットの出力を有しているＮ個の２ビッ
    ト。マルチプレクサの第３のアレイと、 前記の第１のＮビット・マルチプレクサ出力と前記の第
    ２のＮビット・マルチプレクサ出力とに作動的に接続さ
    れたＮビット加算器と、 Ｎ＋１ビット加算器とＮ個の２ビット・マルチプレクサ
    の第４のアレイの両方に作動的に接続されたＮビット加
    算器出力バスとを含んでいる機能ブロック・モジュール
    とを備えている集積回路上に配置されたユーザ・プログ
    ラム式ＦＰＧＡアーキテクチャ。
JP6287346A 1993-10-27 1994-10-27 複数広域入力機能のためのプログラム式専用ｆｐｇａ機能ブロックを備えたｆｐｇａアーキテクチャ Pending JPH07273638A (ja)

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