JPH0950367A - パラレル乗算器セルとしてのプログラマブル・ファンクション・ユニット - Google Patents
パラレル乗算器セルとしてのプログラマブル・ファンクション・ユニットInfo
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- JPH0950367A JPH0950367A JP8192622A JP19262296A JPH0950367A JP H0950367 A JPH0950367 A JP H0950367A JP 8192622 A JP8192622 A JP 8192622A JP 19262296 A JP19262296 A JP 19262296A JP H0950367 A JPH0950367 A JP H0950367A
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- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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Abstract
(57)【要約】
【課題】 パラレル乗算器を構成するためには複数のＰ
ＦＵを必要としていた。 【解決手段】 フィールド・プログラマブル・ゲート・
アレー（ＦＰＧＡ）は、コンフィギュレーション・ビッ
ト・ストリームに応答して様々な機能を生じるための、
入力ライン、出力ライン、ルック・アップ・テーブル
（ＬＵＴ）を含む、少なくとも１つのプログラマブル・
ファンクション・ユニット（ＰＦＵ）を含む。第１機能
は、第１入力ライン（１１２）が加算／減算制御信号
（加算／減算）を全加算器（１２４）に接続されたマル
チプレクサ（１２８）に供給する加算器／減算器であ
る。マルチプレクサはデータ・ビット（Ｂi ）かその補
数（Ｂi ）のどちらが全加算器に接続されるかを決定す
る。第２機能は、第１入力ライン（１１２）がデータ・
ビット（Ｙi ）をＡＮＤゲートに提供する、全加算器に
接続されたＡＮＤゲートである。第２機能は、パラレル
乗算器のための基本セルを提供する。さらに、第１入力
ラインは、ＰＦＵの機能によって、一般論理機能のため
の制御ラインまたはデータ・ラインとして使われる。
ＦＵを必要としていた。 【解決手段】 フィールド・プログラマブル・ゲート・
アレー（ＦＰＧＡ）は、コンフィギュレーション・ビッ
ト・ストリームに応答して様々な機能を生じるための、
入力ライン、出力ライン、ルック・アップ・テーブル
（ＬＵＴ）を含む、少なくとも１つのプログラマブル・
ファンクション・ユニット（ＰＦＵ）を含む。第１機能
は、第１入力ライン（１１２）が加算／減算制御信号
（加算／減算）を全加算器（１２４）に接続されたマル
チプレクサ（１２８）に供給する加算器／減算器であ
る。マルチプレクサはデータ・ビット（Ｂi ）かその補
数（Ｂi ）のどちらが全加算器に接続されるかを決定す
る。第２機能は、第１入力ライン（１１２）がデータ・
ビット（Ｙi ）をＡＮＤゲートに提供する、全加算器に
接続されたＡＮＤゲートである。第２機能は、パラレル
乗算器のための基本セルを提供する。さらに、第１入力
ラインは、ＰＦＵの機能によって、一般論理機能のため
の制御ラインまたはデータ・ラインとして使われる。
Description
【０００１】
【発明の属する技術分野】本発明は、一般に、プログラ
ム可能な論理デバイスに関し、詳細には、プログラマブ
ル・ファンクション・ユニットを利用するフィールド・
プログラマブル・ゲート・アレーに関する。
ム可能な論理デバイスに関し、詳細には、プログラマブ
ル・ファンクション・ユニットを利用するフィールド・
プログラマブル・ゲート・アレーに関する。
【０００２】
【従来の技術】特殊用途向集積回路（ＡＳＩＣ）は、多
様な機能を果たすようプログラム出来るマイクロプロセ
ッサと反対に、特定の機能を果たすよう設計されてい
る。ＡＳＩＣの主要な利点は、通常ユニットのコストが
低く、性能が高いことである。ＡＳＩＣは、普通、カス
タム・標準セル、ロジックの物理的配置（ＰＰＬ）、ゲ
ート・アレー、またはフィールド・プログラマブル・ゲ
ート・アレー（ＦＧＰＡ）といった設計手法を利用す
る、何らかの形態の相補形金属酸化膜半導体（ＣＭＯ
Ｓ）技術を使って製造される。
様な機能を果たすようプログラム出来るマイクロプロセ
ッサと反対に、特定の機能を果たすよう設計されてい
る。ＡＳＩＣの主要な利点は、通常ユニットのコストが
低く、性能が高いことである。ＡＳＩＣは、普通、カス
タム・標準セル、ロジックの物理的配置（ＰＰＬ）、ゲ
ート・アレー、またはフィールド・プログラマブル・ゲ
ート・アレー（ＦＧＰＡ）といった設計手法を利用す
る、何らかの形態の相補形金属酸化膜半導体（ＣＭＯ
Ｓ）技術を使って製造される。
【０００３】ゲート・アレーとＦＰＧＡは、望ましい論
理機能を達成するために、多数の方法で相互接続される
一定の組み合わせのゲート構造を含む、セミ・カスタム
・デバイスである。ゲート・アレーでは、相互接続パタ
ーンは、製造者によって、カスタマイズされた処理マス
クを使って決定される。ＦＰＧＡでは、相互接続パター
ンはユーザーによって電気的にプログラムされる。
理機能を達成するために、多数の方法で相互接続される
一定の組み合わせのゲート構造を含む、セミ・カスタム
・デバイスである。ゲート・アレーでは、相互接続パタ
ーンは、製造者によって、カスタマイズされた処理マス
クを使って決定される。ＦＰＧＡでは、相互接続パター
ンはユーザーによって電気的にプログラムされる。
【０００４】ＦＰＧＡは、一般に、プログラマブル・フ
ァンクション・ユニット（ＰＦＵ）の配列を含む。ＰＦ
Ｕは、組み合わせ可能論理ブロック（ＣＬＢ）または組
み合わせ可能論理エレメント（ＣＬＥ）とも呼ばれる。
各ＰＦＵは、小さなプログラム可能な論理ブロックで、
１つかそれ以上の入力ライン、１つかそれ以上の出力ラ
イン、１つかそれ以上のラッチ、１つかそれ以上のルッ
ク・アップ・テーブル（ＬＵＴ）を含むことが多い。普
通入力ラインは出力ラインより数が多く、各入力ライン
は、専用データ・ラインか専用制御ラインのどちらかで
ある。ＬＵＴは、一般組み合わせまたは制御論理、読み
だし専用メモリ（ＲＯＭ）、ランダム・アクセス・メモ
リ（ＲＡＭ）、入出力ライン間のデータ・パス機能を含
む、多様な機能を果たすようプログラム出来る。こうし
て、ＬＵＴは、対応するＰＦＵが、汎用論理として機能
するのか、加算器、減算器、計数器、累算器、レジスタ
といった特殊なモードで機能するのか、またはシングル
・ポートＲＯＭ、シングル・ポートＲＡＭといったメモ
リ・セルとして機能するのかを決定する。場合によって
は、ＬＵＴは、ラッチとは比較的無関係に使うことが出
来る。ＦＰＧＡは、通常１００から１０００個台の本質
的に同一のＰＦＵを含む。
ァンクション・ユニット（ＰＦＵ）の配列を含む。ＰＦ
Ｕは、組み合わせ可能論理ブロック（ＣＬＢ）または組
み合わせ可能論理エレメント（ＣＬＥ）とも呼ばれる。
各ＰＦＵは、小さなプログラム可能な論理ブロックで、
１つかそれ以上の入力ライン、１つかそれ以上の出力ラ
イン、１つかそれ以上のラッチ、１つかそれ以上のルッ
ク・アップ・テーブル（ＬＵＴ）を含むことが多い。普
通入力ラインは出力ラインより数が多く、各入力ライン
は、専用データ・ラインか専用制御ラインのどちらかで
ある。ＬＵＴは、一般組み合わせまたは制御論理、読み
だし専用メモリ（ＲＯＭ）、ランダム・アクセス・メモ
リ（ＲＡＭ）、入出力ライン間のデータ・パス機能を含
む、多様な機能を果たすようプログラム出来る。こうし
て、ＬＵＴは、対応するＰＦＵが、汎用論理として機能
するのか、加算器、減算器、計数器、累算器、レジスタ
といった特殊なモードで機能するのか、またはシングル
・ポートＲＯＭ、シングル・ポートＲＡＭといったメモ
リ・セルとして機能するのかを決定する。場合によって
は、ＬＵＴは、ラッチとは比較的無関係に使うことが出
来る。ＦＰＧＡは、通常１００から１０００個台の本質
的に同一のＰＦＵを含む。
【０００５】ＦＰＧＡはまた、ＰＦＵを取り囲むプログ
ラマブル・インターコネクション・ネットワークも含
む。インターコネクション・ネットワークは、プログラ
マブル・クロスポイント・スイッチと、様々なＰＦＵを
選択的に接続するためのメタル・インターコネクト・セ
グメント（ルーティング・ノード）を含む。クロスポイ
ント・スイッチは、プログラマブル・インターコネクト
・ポイント（ＰＩＰ）とも呼ばれる。クロスポイント・
スイッチは、信号の切り換え、増幅、アイソレーション
を提供する。メタル・インターコネクト・セグメント
は、ＦＰＧＡの水平・垂直軸について対称に配置され
る。
ラマブル・インターコネクション・ネットワークも含
む。インターコネクション・ネットワークは、プログラ
マブル・クロスポイント・スイッチと、様々なＰＦＵを
選択的に接続するためのメタル・インターコネクト・セ
グメント（ルーティング・ノード）を含む。クロスポイ
ント・スイッチは、プログラマブル・インターコネクト
・ポイント（ＰＩＰ）とも呼ばれる。クロスポイント・
スイッチは、信号の切り換え、増幅、アイソレーション
を提供する。メタル・インターコネクト・セグメント
は、ＦＰＧＡの水平・垂直軸について対称に配置され
る。
【０００６】ＦＰＧＡの機能は、ＰＦＵとインターコネ
クション・ネットワークの組み合わせプログラミングに
よって決定される。ユーザーは、この組み合わせプログ
ラミングを達成するために、電源が入った、またはシス
テムが制御された状態で、コンフィギュレーション・ビ
ット・ストリームをＦＧＰＡにロードすることによっ
て、ＦＧＰＡの機能を決定する。コンフィギュレーショ
ン・ビット・ストリームの様々なビットは、ＦＰＧＡの
内部コンフィギュレーションＲＡＭに記憶される。コン
フィギュレーションＲＡＭは、ＬＵＴとクロスポイント
・スイッチに接続される。従って、コンフィギュレーシ
ョン・ビット・ストリームは、各ＰＦＵの固有の機能は
もとより、様々なＰＦＵの入出力ライン間の相互接続、
外部ボンディング・パッド、その他のＦＰＧＡ内の回路
を決定する。コンフィギュレーション・ビット・ストリ
ームは、最初電気的消去可能なプログラマブルＲＯＭ
（ＥＥＰＲＯＭ）、基盤上のＲＯＭなどの、ＦＰＧＡの
外部にある何らかの記憶媒体に常駐している。
クション・ネットワークの組み合わせプログラミングに
よって決定される。ユーザーは、この組み合わせプログ
ラミングを達成するために、電源が入った、またはシス
テムが制御された状態で、コンフィギュレーション・ビ
ット・ストリームをＦＧＰＡにロードすることによっ
て、ＦＧＰＡの機能を決定する。コンフィギュレーショ
ン・ビット・ストリームの様々なビットは、ＦＰＧＡの
内部コンフィギュレーションＲＡＭに記憶される。コン
フィギュレーションＲＡＭは、ＬＵＴとクロスポイント
・スイッチに接続される。従って、コンフィギュレーシ
ョン・ビット・ストリームは、各ＰＦＵの固有の機能は
もとより、様々なＰＦＵの入出力ライン間の相互接続、
外部ボンディング・パッド、その他のＦＰＧＡ内の回路
を決定する。コンフィギュレーション・ビット・ストリ
ームは、最初電気的消去可能なプログラマブルＲＯＭ
（ＥＥＰＲＯＭ）、基盤上のＲＯＭなどの、ＦＰＧＡの
外部にある何らかの記憶媒体に常駐している。
【０００７】ＦＰＧＡはまた、プログラマブル論理セル
（ＰＬＣ）とプログラマブル入出力セル（ＰＩＣ）に関
しても定義される。ＰＬＣは、ＰＦＵ、様々なコンフィ
ギュレーションＲＡＭ、ＰＦＵを接続するインターコネ
クト・ネットワークの一部を含む。これにより、様々な
論理機能がＰＬＣで行われる。ＰＩＣは、デバイスの周
辺、ＰＬＣの外部に位置する。ＰＩＣは、入出力バッフ
ァ、様々なコンフィギュレーションＲＡＭ、ボンディン
グ・パッドを接続するインターコネクト・ネットワーク
の一部を含む。各ＰＩＣは、例えば、４つのボンディン
グ・パッドとのインタフェースのための４つのバッファ
を含む。各バッファは、入力、出力、または双方向入出
力として構成される。各バッファはまた、ＴＴＬまたは
ＣＭＯＳ互換としても構成される。
（ＰＬＣ）とプログラマブル入出力セル（ＰＩＣ）に関
しても定義される。ＰＬＣは、ＰＦＵ、様々なコンフィ
ギュレーションＲＡＭ、ＰＦＵを接続するインターコネ
クト・ネットワークの一部を含む。これにより、様々な
論理機能がＰＬＣで行われる。ＰＩＣは、デバイスの周
辺、ＰＬＣの外部に位置する。ＰＩＣは、入出力バッフ
ァ、様々なコンフィギュレーションＲＡＭ、ボンディン
グ・パッドを接続するインターコネクト・ネットワーク
の一部を含む。各ＰＩＣは、例えば、４つのボンディン
グ・パッドとのインタフェースのための４つのバッファ
を含む。各バッファは、入力、出力、または双方向入出
力として構成される。各バッファはまた、ＴＴＬまたは
ＣＭＯＳ互換としても構成される。
【０００８】ＦＰＧＡはさらに、米国特許第５、３８
６、１５６号、５、３８４、４９７号、４、８７０、３
０２号、再発行番号第３４、３６３号、ヨーロッパ特許
明細書第０ １７７ ２６１ Ｂ１号公報で説明されて
いるが、これらは全て、参照によって本明細書に組み込
まれている。
６、１５６号、５、３８４、４９７号、４、８７０、３
０２号、再発行番号第３４、３６３号、ヨーロッパ特許
明細書第０ １７７ ２６１ Ｂ１号公報で説明されて
いるが、これらは全て、参照によって本明細書に組み込
まれている。
【０００９】二進乗算は、ＦＰＧＡで実現出来る多くの
論理機能の１つである。二進法では、被乗数は、乗数の
各ビットによって乗算され、積を生じる。乗数のビット
が「１」である場合、被乗数は適当にシフトされた位置
に入力される。乗数のビットが「０」である場合、
「０」が入力される。適当にシフトされた被乗数が加え
られ、積を生じる。
論理機能の１つである。二進法では、被乗数は、乗数の
各ビットによって乗算され、積を生じる。乗数のビット
が「１」である場合、被乗数は適当にシフトされた位置
に入力される。乗数のビットが「０」である場合、
「０」が入力される。適当にシフトされた被乗数が加え
られ、積を生じる。
【００１０】パラレル乗算器（アレー乗算器とも呼ばれ
る）が、二進乗算を行うために使われる。図１、図２を
参照すると、従来のパラレル乗算器２は、通常セル４の
二次元論理アレーを含む。Ｍビットの被乗数の、Ｎビッ
トの乗数による乗算は、ＭセルのＮ列に配置されたＭ×
Ｎセルによって達成される。列は、すぐ上の列に対し
て、セル１つ分左にシフトされ、被乗数は、対角線の信
号路によって、列毎にセル１つ分左にシフトされる。パ
ラレル乗算器の「基本セル」は、ここで使われるよう
に、全加算器８に接続されたＡＮＤゲート６を含む。Ａ
ＮＤゲートは、被乗数の１ビットと乗数の１ビットを受
け取り、これらのビットの積を生じる。ＡＮＤゲートの
出力は全加算器の入力に接続される。
る）が、二進乗算を行うために使われる。図１、図２を
参照すると、従来のパラレル乗算器２は、通常セル４の
二次元論理アレーを含む。Ｍビットの被乗数の、Ｎビッ
トの乗数による乗算は、ＭセルのＮ列に配置されたＭ×
Ｎセルによって達成される。列は、すぐ上の列に対し
て、セル１つ分左にシフトされ、被乗数は、対角線の信
号路によって、列毎にセル１つ分左にシフトされる。パ
ラレル乗算器の「基本セル」は、ここで使われるよう
に、全加算器８に接続されたＡＮＤゲート６を含む。Ａ
ＮＤゲートは、被乗数の１ビットと乗数の１ビットを受
け取り、これらのビットの積を生じる。ＡＮＤゲートの
出力は全加算器の入力に接続される。
【００１１】全加算器は、ＡＮＤゲートからのビットの
積をキャリー・イン・ビットと入力部分積ビットに加算
し、総和ビットとキャリー・アウト・ビットを生じる。
従って、ＡＮＤゲートは、その列の乗数ビットの値に基
づいて、被乗数ビットが入力部分積ビットに加えられる
かどうかを決定する。その列の乗数ビットが「１」の場
合、アレーは、（適当にシフトされた）被乗数を、入力
部分積に加え、出力部分積を発生する。その列の乗数ビ
ットが「０」の場合、入力部分積は変更されずに垂直に
下に通過する。基本セルを利用するパラレル乗算器は、
技術上良く知られている。例えば、参照されることによ
って本明細書に組み込まれている、Ｈａｍａｃｈｅｒ
他、”Ｃｏｍｐｕｔｅｒ Ｏｒｇａｎｉｚａｔｉｏ
ｎ”、ＭｃＧｒａｗ−Ｈｉｌｌ社刊、１９７８年、１９
４〜１９５ページを参照されたい。
積をキャリー・イン・ビットと入力部分積ビットに加算
し、総和ビットとキャリー・アウト・ビットを生じる。
従って、ＡＮＤゲートは、その列の乗数ビットの値に基
づいて、被乗数ビットが入力部分積ビットに加えられる
かどうかを決定する。その列の乗数ビットが「１」の場
合、アレーは、（適当にシフトされた）被乗数を、入力
部分積に加え、出力部分積を発生する。その列の乗数ビ
ットが「０」の場合、入力部分積は変更されずに垂直に
下に通過する。基本セルを利用するパラレル乗算器は、
技術上良く知られている。例えば、参照されることによ
って本明細書に組み込まれている、Ｈａｍａｃｈｅｒ
他、”Ｃｏｍｐｕｔｅｒ Ｏｒｇａｎｉｚａｔｉｏ
ｎ”、ＭｃＧｒａｗ−Ｈｉｌｌ社刊、１９７８年、１９
４〜１９５ページを参照されたい。
【００１２】パラレル乗算器のための多くのスキームが
存在する。パラレル乗算器の全てのセルが、必ずしも基
本セルである必要はない。例えば、各列の一番右側のセ
ルは、全加算器の代わりに、キャリー・イン・ビットを
受け取らない半加算器であっても良い。または、上の列
のセルは、全加算器の代わりに、部分積ビットを受け取
らない半加算器であっても良い。それにもかかわらず、
多くの数のセルでないにしても、普通少なくとも１つの
セルは、基本セルである。さらに、パラレル乗算器は、
一番右側のセルのキャリー・イン・ビットを「０」に、
上の列の部分積ビットを「０」に設定して、全てのセル
に基本セルを使っても良い。
存在する。パラレル乗算器の全てのセルが、必ずしも基
本セルである必要はない。例えば、各列の一番右側のセ
ルは、全加算器の代わりに、キャリー・イン・ビットを
受け取らない半加算器であっても良い。または、上の列
のセルは、全加算器の代わりに、部分積ビットを受け取
らない半加算器であっても良い。それにもかかわらず、
多くの数のセルでないにしても、普通少なくとも１つの
セルは、基本セルである。さらに、パラレル乗算器は、
一番右側のセルのキャリー・イン・ビットを「０」に、
上の列の部分積ビットを「０」に設定して、全てのセル
に基本セルを使っても良い。
【００１３】
【発明が解決しようとする課題】従来のＦＰＧＡの主な
欠点は、個々のＰＦＵが普通パラレル乗算器の基本セル
を提供出来ないことである。その結果、基本セルを実現
するためには、普通２つのＰＦＵが必要とされ、１つの
ＰＦＵがＡＮＤゲートとして機能し、もう１つのＰＦＵ
が全加算器として機能する。追加のＰＦＵを必要とする
ために、多数の欠点が生じる。第１に、ハードウェアと
チップの領域への要求が増大する。第２に、動作中の時
間遅延が追加される。例えば、ＰＦＵ間の信号は、イン
ターコネクション・ネットワークのｎ形ＦＥＴクロスポ
イント・スイッチで、ソース・ゲート間、ドレイン・ゲ
ート間の静電容量によって、遅延されることが多い。従
って、パラレル乗算器を有効に実現するＦＰＧＡが必要
である。
欠点は、個々のＰＦＵが普通パラレル乗算器の基本セル
を提供出来ないことである。その結果、基本セルを実現
するためには、普通２つのＰＦＵが必要とされ、１つの
ＰＦＵがＡＮＤゲートとして機能し、もう１つのＰＦＵ
が全加算器として機能する。追加のＰＦＵを必要とする
ために、多数の欠点が生じる。第１に、ハードウェアと
チップの領域への要求が増大する。第２に、動作中の時
間遅延が追加される。例えば、ＰＦＵ間の信号は、イン
ターコネクション・ネットワークのｎ形ＦＥＴクロスポ
イント・スイッチで、ソース・ゲート間、ドレイン・ゲ
ート間の静電容量によって、遅延されることが多い。従
って、パラレル乗算器を有効に実現するＦＰＧＡが必要
である。
【００１４】
【課題を解決するための手段】本発明の主要な態様は、
単一のＰＦＵがパラレル乗算器の基本セルとして機能す
るようプログラム可能なＦＰＧＡである。本発明の一態
様に従って、単一のＰＦＵは、入力ライン、出力ライ
ン、コンフィギュレーション・ビット・ストリームに応
答して様々な機能を生成するためのＬＵＴを含む。第１
の機能は、第１入力ラインが、全加算器に接続された乗
算器に加算／減算制御信号を供給する加算器／減算器で
ある。この乗算器は、データ・ビットまたはその補数が
全加算器に適用されるかどうかを決定する。第２の機能
は、第１入力ラインがデータ・ビットをＡＮＤゲートに
供給する全加算器に接続された、ＡＮＤゲートである。
この第２の機能は、パラレル乗算器に基本セルを提供す
る。
単一のＰＦＵがパラレル乗算器の基本セルとして機能す
るようプログラム可能なＦＰＧＡである。本発明の一態
様に従って、単一のＰＦＵは、入力ライン、出力ライ
ン、コンフィギュレーション・ビット・ストリームに応
答して様々な機能を生成するためのＬＵＴを含む。第１
の機能は、第１入力ラインが、全加算器に接続された乗
算器に加算／減算制御信号を供給する加算器／減算器で
ある。この乗算器は、データ・ビットまたはその補数が
全加算器に適用されるかどうかを決定する。第２の機能
は、第１入力ラインがデータ・ビットをＡＮＤゲートに
供給する全加算器に接続された、ＡＮＤゲートである。
この第２の機能は、パラレル乗算器に基本セルを提供す
る。
【００１５】パラレル乗算器の基本セルによって表され
る、本発明のより一般的な態様に従って、ＰＦＵの第１
入力ラインは、ＰＦＵの機能次第で、一般論理機能のた
めの制御ラインまたはデータ・ラインとして使われる。
る、本発明のより一般的な態様に従って、ＰＦＵの第１
入力ラインは、ＰＦＵの機能次第で、一般論理機能のた
めの制御ラインまたはデータ・ラインとして使われる。
【００１６】
【発明の実施の形態】図３を参照すると、加算器／減算
器として機能する（すなわち、加算器であるか減算器で
あるかは、加算／減算制御信号の状態に依存する）従来
技術のＰＦＵの略図が示される。ＰＦＵ１０は、加算、
減算、加算／減算、カウント・アップ、カウント・ダウ
ン、カウント・アップダウンといった６つの特殊なモー
ドの機能をサポートする。これらの機能は、ＡＳＭＯＤ
Ｅ、ＣＯＵＮＴＭＯＤＥ、ＳＵＢＭＯＤＥといった３つ
のコンフィギュレーションＲＡＭ（図示せず）を通じて
選択出来る。コンフィギュレーション・ビット・ストリ
ームの一部は、コンフィギュレーションＲＡＭの内容を
決定し、６つの特殊なモードの機能の中のいずれか１つ
を選択する。ここでは説明のために、加算／減算機能
が、コンフィギュレーション・ビット・ストリームによ
って選択される。
器として機能する（すなわち、加算器であるか減算器で
あるかは、加算／減算制御信号の状態に依存する）従来
技術のＰＦＵの略図が示される。ＰＦＵ１０は、加算、
減算、加算／減算、カウント・アップ、カウント・ダウ
ン、カウント・アップダウンといった６つの特殊なモー
ドの機能をサポートする。これらの機能は、ＡＳＭＯＤ
Ｅ、ＣＯＵＮＴＭＯＤＥ、ＳＵＢＭＯＤＥといった３つ
のコンフィギュレーションＲＡＭ（図示せず）を通じて
選択出来る。コンフィギュレーション・ビット・ストリ
ームの一部は、コンフィギュレーションＲＡＭの内容を
決定し、６つの特殊なモードの機能の中のいずれか１つ
を選択する。ここでは説明のために、加算／減算機能
が、コンフィギュレーション・ビット・ストリームによ
って選択される。
【００１７】ＰＦＵ１０は、入力ライン１２、１４、１
６、１８、出力ライン２０、２２を含む。コンフィギュ
レーション・ビット・ストリームは、ＰＦＵ１０を加算
／減算モードに置く。入力ライン１２は、ＰＦＵが加算
器として機能するか減算器として機能するかを選択する
ための加算／減算制御信号を受け取る。入力ライン１４
はキャリー・イン・ビットを受け取る。入力ライン１６
はデータ信号Ａからデータ・ビットＡi を受け取り、入
力ライン１８はデータ信号Ｂからデータ・ビットＢi を
受け取る。全加算器２４は、入力ライン１４、入力ライ
ン１６、内部ライン２６の信号を加算し、出力ライン２
０に総和ビットを、出力ライン２２にキャリー・アウト
・ビットをそれぞれ生じる。全加算器のための制御論理
と組み合わせ論理は、技術上良く知られている。例え
ば、Ｈａｍａｃｈｅｒ他、前掲書、１８４〜１８５ペー
ジを参照されたい。
６、１８、出力ライン２０、２２を含む。コンフィギュ
レーション・ビット・ストリームは、ＰＦＵ１０を加算
／減算モードに置く。入力ライン１２は、ＰＦＵが加算
器として機能するか減算器として機能するかを選択する
ための加算／減算制御信号を受け取る。入力ライン１４
はキャリー・イン・ビットを受け取る。入力ライン１６
はデータ信号Ａからデータ・ビットＡi を受け取り、入
力ライン１８はデータ信号Ｂからデータ・ビットＢi を
受け取る。全加算器２４は、入力ライン１４、入力ライ
ン１６、内部ライン２６の信号を加算し、出力ライン２
０に総和ビットを、出力ライン２２にキャリー・アウト
・ビットをそれぞれ生じる。全加算器のための制御論理
と組み合わせ論理は、技術上良く知られている。例え
ば、Ｈａｍａｃｈｅｒ他、前掲書、１８４〜１８５ペー
ジを参照されたい。
【００１８】ＰＦＵ１０が加算器として機能する場合、
全加算器２４はＡi をＢi に加算する。ＰＦＵ１０が減
算器として機能する場合、全加算器２４はＡi をＢi の
補数に加算することによって、Ａi からＢi を減じる。
マルチプレクサ２８はＢi またはその補数を、内部ライ
ン２６を通じて全加算器２４に接続する。特に、加算操
作は、加算／減算制御信号をハイに設定することによっ
て選択され、減算操作は、加算／減算制御信号をローに
設定することによって選択される。加算／減算制御信号
がハイの時、トランジスタ３０はオンに切り替わり、ラ
イン１８にあるＢi を全加算器２４に接続された内部ラ
イン２６に接続する。
全加算器２４はＡi をＢi に加算する。ＰＦＵ１０が減
算器として機能する場合、全加算器２４はＡi をＢi の
補数に加算することによって、Ａi からＢi を減じる。
マルチプレクサ２８はＢi またはその補数を、内部ライ
ン２６を通じて全加算器２４に接続する。特に、加算操
作は、加算／減算制御信号をハイに設定することによっ
て選択され、減算操作は、加算／減算制御信号をローに
設定することによって選択される。加算／減算制御信号
がハイの時、トランジスタ３０はオンに切り替わり、ラ
イン１８にあるＢi を全加算器２４に接続された内部ラ
イン２６に接続する。
【００１９】さらに、トランジスタ３２は、インバータ
３４によってオフに切り替わる。加算／減算制御信号が
ローの時、トランジスタ３０はオフに切り替わり、イン
バータ３４はトランジスタ３２をオンに切り換える。そ
の結果、トランジスタ３２は、インバータ３６によって
発生したＢi の補数を、全加算器２４に接続された内部
ライン２６に接続する。全加算器２４とマルチプレクサ
２６は、ＰＦＵ１０の中の４入力、２出力ＬＵＴ（図示
せず）によって実現される。
３４によってオフに切り替わる。加算／減算制御信号が
ローの時、トランジスタ３０はオフに切り替わり、イン
バータ３４はトランジスタ３２をオンに切り換える。そ
の結果、トランジスタ３２は、インバータ３６によって
発生したＢi の補数を、全加算器２４に接続された内部
ライン２６に接続する。全加算器２４とマルチプレクサ
２６は、ＰＦＵ１０の中の４入力、２出力ＬＵＴ（図示
せず）によって実現される。
【００２０】あいにく、ＰＦＵ１０は、全加算器２４に
接続されたＡＮＤゲートを持たないために、パラレル乗
算器の基本セルとして機能することが出来ない。ＰＦＵ
１０の各入力ラインは制御またはデータのどちらか専用
であることにも留意されたい。すなわち、ＰＦＵ１０に
よって行われるどんな機能についても、入力ライン１２
は専用制御ラインであり、入力ライン１４、１６、１８
は専用データ・ラインである。
接続されたＡＮＤゲートを持たないために、パラレル乗
算器の基本セルとして機能することが出来ない。ＰＦＵ
１０の各入力ラインは制御またはデータのどちらか専用
であることにも留意されたい。すなわち、ＰＦＵ１０に
よって行われるどんな機能についても、入力ライン１２
は専用制御ラインであり、入力ライン１４、１６、１８
は専用データ・ラインである。
【００２１】図４を参照すると、本発明の実施例による
ＰＦＵの略図が示される。ＰＦＵ１１０は、半導体チッ
プである集積回路として製造されたＦＰＧＡの一部でも
ある。ＰＦＵ１１０は、ＰＦＵ１０の基本的な特徴と共
に、主要な付加的な特徴を含む。図示されるように、Ｐ
ＦＵ１１０は、入力ライン１１２、１１４、１１６、１
１８、出力ライン１２０、１２２、全加算器１２４を含
む。ＰＦＵ１１０はまた、論理ブロック１２８を含む
が、この論理ブロックは、マルチプレクサ２８にはない
付加的な回路を含む。全加算器１２４と論理ブロック１
２８は、ＰＦＵ１１０の中のＬＵＴ（図示せず）によっ
て実現される。さらに、ＰＦＵ１１０は、ＰＦＵ１１０
を実現するＦＰＧＡ（好適には、ＰＬＣ）の中でコンフ
ィギュレーションＲＡＭセル１３８に接続される。
ＰＦＵの略図が示される。ＰＦＵ１１０は、半導体チッ
プである集積回路として製造されたＦＰＧＡの一部でも
ある。ＰＦＵ１１０は、ＰＦＵ１０の基本的な特徴と共
に、主要な付加的な特徴を含む。図示されるように、Ｐ
ＦＵ１１０は、入力ライン１１２、１１４、１１６、１
１８、出力ライン１２０、１２２、全加算器１２４を含
む。ＰＦＵ１１０はまた、論理ブロック１２８を含む
が、この論理ブロックは、マルチプレクサ２８にはない
付加的な回路を含む。全加算器１２４と論理ブロック１
２８は、ＰＦＵ１１０の中のＬＵＴ（図示せず）によっ
て実現される。さらに、ＰＦＵ１１０は、ＰＦＵ１１０
を実現するＦＰＧＡ（好適には、ＰＬＣ）の中でコンフ
ィギュレーションＲＡＭセル１３８に接続される。
【００２２】ＲＡＭセル１３８は、ＦＰＧＡに適用され
るコンフィギュレーション・ビット・ストリームから特
定のビットを受け取る。ＲＡＭセル１３８に記憶された
特定のビットは、「０」（ローを示す）か「１」（ハイ
を示す）である。ＲＡＭセル１３８の特定のビットの論
理状態はＰＦＵ１０が加算器／減算器として機能する
か、パラレル乗算器の基本セルとして機能するかを決定
する。図４では、特定のビット「０」に関連する入力信
号は括弧なしで示され、特定のビット「１」に関連する
入力信号は括弧付きで示される。例えば、特定のビット
が「０」の時、入力ライン１１６で受け取られる信号は
Ａi であり、特定のビットが「１」の時、入力ライン１
１６で受け取られる信号は括弧のついたＰＰi として示
される。ＰＦＵ１１０によって出力ライン１２０、１２
２に生成される出力信号は、特定のビットが「０」の時
も「１」の時も、それぞれ総和ビットとキャリー・アウ
ト・ビットである。
るコンフィギュレーション・ビット・ストリームから特
定のビットを受け取る。ＲＡＭセル１３８に記憶された
特定のビットは、「０」（ローを示す）か「１」（ハイ
を示す）である。ＲＡＭセル１３８の特定のビットの論
理状態はＰＦＵ１０が加算器／減算器として機能する
か、パラレル乗算器の基本セルとして機能するかを決定
する。図４では、特定のビット「０」に関連する入力信
号は括弧なしで示され、特定のビット「１」に関連する
入力信号は括弧付きで示される。例えば、特定のビット
が「０」の時、入力ライン１１６で受け取られる信号は
Ａi であり、特定のビットが「１」の時、入力ライン１
１６で受け取られる信号は括弧のついたＰＰi として示
される。ＰＦＵ１１０によって出力ライン１２０、１２
２に生成される出力信号は、特定のビットが「０」の時
も「１」の時も、それぞれ総和ビットとキャリー・アウ
ト・ビットである。
【００２３】ＲＡＭセル１３８で特定のビットが「０」
に設定されている時、ＰＦＵ１１０は、ＰＦＵ１０と同
様の方法で加算器／減算器として機能する。ＲＡＭセル
１３８の「０」は、インバータ１４０の入力と、トラン
ジスタ１４４のゲートにロー信号を送る。このため、ト
ランジスタ１４４はオフに切り替わり、トランジスタ１
４２はオンに切り替わる。その結果、ライン１１２の加
算／減算制御信号がハイの時、トランジスタ１３０はオ
ンに切り替わり、ライン１１８のＢi を全加算器１２４
に接続された内部ライン１２６に接続する。さらに、ト
ランジスタ１３２はインバータ１３４によってオフに切
り替わる。加算／減算制御信号がローの時、トランジス
タ１３０はオフに切り替わり、インバータ１３４はトラ
ンジスタ１３２をオンに切り替えて、インバータ１３６
によって生じたＢi の補数を、内部ライン１２６を通じ
て全加算器１２４に接続する。
に設定されている時、ＰＦＵ１１０は、ＰＦＵ１０と同
様の方法で加算器／減算器として機能する。ＲＡＭセル
１３８の「０」は、インバータ１４０の入力と、トラン
ジスタ１４４のゲートにロー信号を送る。このため、ト
ランジスタ１４４はオフに切り替わり、トランジスタ１
４２はオンに切り替わる。その結果、ライン１１２の加
算／減算制御信号がハイの時、トランジスタ１３０はオ
ンに切り替わり、ライン１１８のＢi を全加算器１２４
に接続された内部ライン１２６に接続する。さらに、ト
ランジスタ１３２はインバータ１３４によってオフに切
り替わる。加算／減算制御信号がローの時、トランジス
タ１３０はオフに切り替わり、インバータ１３４はトラ
ンジスタ１３２をオンに切り替えて、インバータ１３６
によって生じたＢi の補数を、内部ライン１２６を通じ
て全加算器１２４に接続する。
【００２４】ＲＡＭセル１３８の特定のビットが「１」
に設定されている時、ＰＦＵ１１０は、パラレル乗算器
の基本セルとして機能する。特に、論理ブロック１２８
は、内部ライン１２６によって全加算器１２４に接続さ
れたＡＮＤゲートとして機能する。このモードでは、入
力ライン１１８は、被乗数データ信号ＸのビットＸiに
接続され、入力ライン１１２は、乗数データ信号Ｙのビ
ットＹi に接続され、入力ライン１１６は、適用される
部分積のビットＰＰi に接続される。入力ライン１１２
は、ここでは加算／減算制御信号の代わりに、データ信
号を受け取ることに留意されたい。
に設定されている時、ＰＦＵ１１０は、パラレル乗算器
の基本セルとして機能する。特に、論理ブロック１２８
は、内部ライン１２６によって全加算器１２４に接続さ
れたＡＮＤゲートとして機能する。このモードでは、入
力ライン１１８は、被乗数データ信号ＸのビットＸiに
接続され、入力ライン１１２は、乗数データ信号Ｙのビ
ットＹi に接続され、入力ライン１１６は、適用される
部分積のビットＰＰi に接続される。入力ライン１１２
は、ここでは加算／減算制御信号の代わりに、データ信
号を受け取ることに留意されたい。
【００２５】従って、ＲＡＭセル１３８の特定のビット
が「１」に設定されている時、論理ブロック１２８はビ
ットＸi 、Ｙi に関するＡＮＤ機能を行う。ＲＡＭセル
１３８の「１」は、インバータ１４０の入力とトランジ
スタ１４４のゲートにハイ信号を供給する。このため、
トランジスタ１４４はオンに切り替わり、トランジスタ
１４２はオフに切り替わる。トランジスタ１４２がオフ
に切り替わっているので、インバータ１３６の出力はラ
イン１２６に接続されない。Ｘi 、Ｙi が共にローの場
合、トランジスタ１３０はオフに、トランジスタ１３２
はオンにそれぞれ切り替わり、トランジスタ１４４はラ
イン１１２のロー信号をノード１４６に接続し、トラン
ジスタ１３２はノード１４６のロー信号をライン１２６
に接続する。Ｘi がローでＹi がハイの場合、トランジ
スタ１３０はオンに、トランジスタ１３２はオフにそれ
ぞれ切り替わり、トランジスタ１３２はノード１４６と
ライン１２６の接続を絶ち、トランジスタ１３０はライ
ン１１８のロー信号をライン１２６に接続する。
が「１」に設定されている時、論理ブロック１２８はビ
ットＸi 、Ｙi に関するＡＮＤ機能を行う。ＲＡＭセル
１３８の「１」は、インバータ１４０の入力とトランジ
スタ１４４のゲートにハイ信号を供給する。このため、
トランジスタ１４４はオンに切り替わり、トランジスタ
１４２はオフに切り替わる。トランジスタ１４２がオフ
に切り替わっているので、インバータ１３６の出力はラ
イン１２６に接続されない。Ｘi 、Ｙi が共にローの場
合、トランジスタ１３０はオフに、トランジスタ１３２
はオンにそれぞれ切り替わり、トランジスタ１４４はラ
イン１１２のロー信号をノード１４６に接続し、トラン
ジスタ１３２はノード１４６のロー信号をライン１２６
に接続する。Ｘi がローでＹi がハイの場合、トランジ
スタ１３０はオンに、トランジスタ１３２はオフにそれ
ぞれ切り替わり、トランジスタ１３２はノード１４６と
ライン１２６の接続を絶ち、トランジスタ１３０はライ
ン１１８のロー信号をライン１２６に接続する。
【００２６】Ｘi がハイでＹi がローの場合、トランジ
スタ１３０はオフに、トランジスタ１３２はオンにそれ
ぞれ切り替わり、トランジスタ１３０はライン１１８と
ライン１２６の接続を絶ち、トランジスタ１４４はライ
ン１１２のロー信号をノード１４６に接続し、トランジ
スタ１３２は、ノード１４６のロー信号をライン１２６
に接続する。最後に、Ｘi とＹi が共にハイの場合、ト
ランジスタ１３０はオンに、トランジスタ１３２はオフ
にそれぞれ切り替わり、トランジスタ１３０はライン１
１８のハイ信号をライン１２６に接続する。従って、論
理ブロック１２８はＡＮＤゲートを実現し、Ｘi Ｙi の
積を全加算器１２４に接続する。
スタ１３０はオフに、トランジスタ１３２はオンにそれ
ぞれ切り替わり、トランジスタ１３０はライン１１８と
ライン１２６の接続を絶ち、トランジスタ１４４はライ
ン１１２のロー信号をノード１４６に接続し、トランジ
スタ１３２は、ノード１４６のロー信号をライン１２６
に接続する。最後に、Ｘi とＹi が共にハイの場合、ト
ランジスタ１３０はオンに、トランジスタ１３２はオフ
にそれぞれ切り替わり、トランジスタ１３０はライン１
１８のハイ信号をライン１２６に接続する。従って、論
理ブロック１２８はＡＮＤゲートを実現し、Ｘi Ｙi の
積を全加算器１２４に接続する。
【００２７】本発明の教えるところによって、ＰＦＵ１
０は、比較的わずかなハードウェアの追加によってＰＦ
Ｕ１１０にグレードアップ出来る。例えば、数千個のＦ
ＥＴを含むＰＦＵ１０は、わずか約１４個のＦＥＴを追
加するだけでＰＦＵ１１０にグレードアップ出来る。こ
のために増加するＦＥＴの数は比較的少数である。さら
に、ＰＦＵ１１０によって、ＦＰＧＡは、チップの領域
を大きく減少させ（約５０％程度）、パラレル乗算の間
の時間遅延を大きく減少させたパラレル乗算器を提供出
来る。その結果、ＰＦＵ１１０は、ＦＰＧＡにおいて、
高度に有効なパラレル乗算器を実現する。
０は、比較的わずかなハードウェアの追加によってＰＦ
Ｕ１１０にグレードアップ出来る。例えば、数千個のＦ
ＥＴを含むＰＦＵ１０は、わずか約１４個のＦＥＴを追
加するだけでＰＦＵ１１０にグレードアップ出来る。こ
のために増加するＦＥＴの数は比較的少数である。さら
に、ＰＦＵ１１０によって、ＦＰＧＡは、チップの領域
を大きく減少させ（約５０％程度）、パラレル乗算の間
の時間遅延を大きく減少させたパラレル乗算器を提供出
来る。その結果、ＰＦＵ１１０は、ＦＰＧＡにおいて、
高度に有効なパラレル乗算器を実現する。
【００２８】本発明の他のバリエーションは、本技術に
熟練した者には明らかであろう。例えば、異なったＰＦ
Ｕの機能がコンフィギュレーション・ビット・ストリー
ムによって選択される時、ＰＦＵの１つかそれ以上の入
力ラインまたは出力ラインが、制御信号、データ信号両
方のために個々に使われる。データ信号Ｘ、Ｙは、被乗
数と乗数に関して切り替えられ、ＰＦＵ１１０は、パラ
レル乗算器のいずれかの単一のセル（すなわち、ビット
Ｘ2 、Ｙ2 用、ビットＸ1 、Ｙ4 用等）を提供出来る。
ＲＡＭセル１３８は、コンフィギュレーション・ビット
・ストリームから特定のビットを受け取る個別のセルと
して示されるが、上記で言及したコンフィギュレーショ
ンＲＡＭは復号化され、ＲＡＭセル１３８によって供給
される機能選択論理信号を供給することが理解される。
熟練した者には明らかであろう。例えば、異なったＰＦ
Ｕの機能がコンフィギュレーション・ビット・ストリー
ムによって選択される時、ＰＦＵの１つかそれ以上の入
力ラインまたは出力ラインが、制御信号、データ信号両
方のために個々に使われる。データ信号Ｘ、Ｙは、被乗
数と乗数に関して切り替えられ、ＰＦＵ１１０は、パラ
レル乗算器のいずれかの単一のセル（すなわち、ビット
Ｘ2 、Ｙ2 用、ビットＸ1 、Ｙ4 用等）を提供出来る。
ＲＡＭセル１３８は、コンフィギュレーション・ビット
・ストリームから特定のビットを受け取る個別のセルと
して示されるが、上記で言及したコンフィギュレーショ
ンＲＡＭは復号化され、ＲＡＭセル１３８によって供給
される機能選択論理信号を供給することが理解される。
【００２９】ＬＵＴ以外のプログラム可能な構成要素が
使われる。さらに、所与のＦＰＧＡはＰＦＵ１０とＰＦ
Ｕ１１０の両方を含む。第１、第２コンフィギュレーシ
ョン・ビット・ストリームが順次適用される場合、ＰＦ
Ｕ１１０は、初め加算器／減算器として機能し、次いで
パラレル乗算器の基本セルとして機能する。さらに、第
１のＰＦＵが加算器／減算器として機能し、第２のＰＦ
Ｕが基本セルとして機能するように、第１、第２ＰＦＵ
をプログラムすることもある。第１、第２ＰＦＵに適用
されるコンフィギュレーション・ビット・ストリームの
一部は、１ビットの量だけ異なっている。ＦＰＧＡのＭ
×Ｎ ＰＦＵを使ってＭビットの被乗数にＮビットの乗
数を掛けるためのＭ×Ｎセル・パラレル乗算器を作る方
法は、上記から明らかである。
使われる。さらに、所与のＦＰＧＡはＰＦＵ１０とＰＦ
Ｕ１１０の両方を含む。第１、第２コンフィギュレーシ
ョン・ビット・ストリームが順次適用される場合、ＰＦ
Ｕ１１０は、初め加算器／減算器として機能し、次いで
パラレル乗算器の基本セルとして機能する。さらに、第
１のＰＦＵが加算器／減算器として機能し、第２のＰＦ
Ｕが基本セルとして機能するように、第１、第２ＰＦＵ
をプログラムすることもある。第１、第２ＰＦＵに適用
されるコンフィギュレーション・ビット・ストリームの
一部は、１ビットの量だけ異なっている。ＦＰＧＡのＭ
×Ｎ ＰＦＵを使ってＭビットの被乗数にＮビットの乗
数を掛けるためのＭ×Ｎセル・パラレル乗算器を作る方
法は、上記から明らかである。
【００３０】本発明の好適な実施例を説明したが、本技
術に熟練した者には、その概念を包含する他の実施例が
使われることが今や明らかであろう。従って、本発明は
開示された実施例に制限されず、添付の請求項の精神と
範囲によってのみ制限される。
術に熟練した者には、その概念を包含する他の実施例が
使われることが今や明らかであろう。従って、本発明は
開示された実施例に制限されず、添付の請求項の精神と
範囲によってのみ制限される。
【図１】従来のパラレル乗算器を表す略図である。
【図２】図１のパラレル乗算器の中の従来のセルを表す
略図である。
略図である。
【図３】加算器／減算器として機能する従来の技術のＰ
ＦＵを表す略図である。
ＦＵを表す略図である。
【図４】本発明の実施例に従って、パラレル乗算器のた
めの基本セルとして機能するＰＦＵを表す略図である。
めの基本セルとして機能するＰＦＵを表す略図である。
Claims (8)
- 【請求項１】 プログラマブル・ファンクション・ユニ
ット（ＰＦＵ）を含むフィールド・プログラマブル・ゲ
ート・アレー（ＦＰＧＡ）を含む集積回路であって、Ｐ
ＦＵが、 入力ライン（１１２）と、 出力ライン（１２０）と、 第１機能が生成される時、入力ライン（１１２）がプロ
グラム可能な構成要素への制御ラインを提供し、第２機
能が生成される時、入力ラインがプログラム可能な構成
要素へのデータ・ラインを提供する、コンフィギュレー
ション・ビット（１３８）・ストリームに応答して少な
くとも第１、第２機能を生成するためのプログラム可能
な構成要素（１２８）とを含む、集積回路。 - 【請求項２】 プログラム可能な構成要素がルック・ア
ップ・テーブルである、請求項１に記載の集積回路。 - 【請求項３】 第１、第２機能が個別の論理機能であ
る、請求項１に記載の集積回路。 - 【請求項４】 第１機能が、加算器／減算器であり、制
御ライン（１１２）が、プログラム可能な構成要素に、
加算と減算を選択するための制御信号（加算／減算）を
供給し、 第２機能が、加算器（１２４）に接続されたＡＮＤゲー
トであり、データ・ライン（１１２）がプログラム可能
な構成要素にデータ・ビット（Ｙi ）を供給する、請求
項３に記載の集積回路。 - 【請求項５】 加算器に接続されたＡＮＤゲートが、Ｆ
ＰＧＡによって実現されるパラレル乗算器のための単一
のセルを提供する、請求項４に記載の集積回路。 - 【請求項６】 複数のプログラマブル・ファンクション
・ユニット（ＰＦＵ）とプログラマブル・インターコネ
クション・ネットワークを含むフィールド・プログラマ
ブル・ゲート・アレー（ＦＰＧＡ）をプログラムするた
めの方法であって、ＰＦＵが第１、第２の本質的に同一
のＰＦＵを含み、 第１ＰＦＵが全加算器（１２４）に接続されたＡＮＤゲ
ート（１２８）として機能するように、コンフィギュレ
ーション・ビット・ストリームの第１部分を第１ＰＦＵ
に適用するステップと、 第２ＰＦＵが全加算器（１２４）に接続されたマルチプ
レクサ（１２８）として機能するように、コンフィギュ
レーション・ビット・ストリームの第２部分を第２ＰＦ
Ｕに適用するステップとを含む方法。 - 【請求項７】 第１、第２ＰＦＵが各々複数の入力ライ
ンと出力ラインを含み、入力ラインが第１入力ライン
（１１２）を含み、 第１ＰＦＵの第１入力ラインが、第１データ・ビット
（Ｙi ）を受け取るために、ＡＮＤゲート（１２８）の
第１入力に接続され、 第２ＰＦＵの第１入力ラインが、第２データ・ビット
（Ｂi ）またはその補数（Ｂi バー）のどちらが全加算
器に接続されるかを決定する制御信号（加算／減算）を
受け取るためのマルチプレクサ（１２８）に接続され
る、請求項６に記載の方法。 - 【請求項８】 コンフィギュレーション・ビット・スト
リームの第１、第２部分が１ビットだけお互いに異なっ
ている、請求項６に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/507893 | 1995-07-27 | ||
| US08/507,893 US5570039A (en) | 1995-07-27 | 1995-07-27 | Programmable function unit as parallel multiplier cell |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0950367A true JPH0950367A (ja) | 1997-02-18 |
Family
ID=24020561
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8192622A Pending JPH0950367A (ja) | 1995-07-27 | 1996-07-23 | パラレル乗算器セルとしてのプログラマブル・ファンクション・ユニット |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5570039A (ja) |
| JP (1) | JPH0950367A (ja) |
| KR (1) | KR970007617A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003084967A (ja) * | 2001-06-25 | 2003-03-20 | Nec Corp | 機能ブロック |
Families Citing this family (77)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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