JPH0727364B2 - 文字・図形表示装置のメモリ書き込み制御回路 - Google Patents

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明はビツトマツプ方式を用いた文字・図形表示装置
に係り、特に所定複数ビツトからなる１ワードを単位と
してアドレス付けしたビツトマツプメモリに文字などの
パタン図形を高速に書き込むことができる文字・図形表
示装置に関する。

〔発明の背景〕

ビツトマツプ方式を用いた文字・図形表示装置では、文
字・図形ともに画素を単位として表示するため、任意の
文字・図形を画面上の任意の位置に表示できるという特
徴がある。このような文字・図形表示装置において文字
表示を行なうため、一般に文字を構成する画素の点灯・
消灯をビツトのオン・オフに対応させて作成したキヤラ
クタジエネレータ（以下CGと略記する）を備え、CGから
読み出したビツト情報をフレームメモリに転送すること
が行なわれる。

第３図（ａ）は文字“A"を縦横８画素で構成した時の画
素パタンの一例、第３図（ｂ）はCGに記憶された第３図
（ａ）と同一の文字を表わすビツト情報である。（これ
を文字フオントと呼んでいる。） 第３図に示すように、通常CGに記憶されているビツト情
報は、文字を表わす画素パタンを水平方向に分割したも
のに対応している。従つて第３図（ａ）に示す文字“A"
をフレームメモリに書き込むためには、先ずCGから0001
1000（Ｂ）（ここでＢは基数が二進数であることを表わ
す）なる文字フオントを読み出してこれをフレームメモ
リに書き込み、次に00100100（Ｂ）なる文字フオントを
読み出してこれをフレームメモリに書き込む、という一
連の処理を行なう。このとき、処理の単位となる一群の
ビツト情報を１ワードと呼んでいる。以下では１ワード
が８ビツトから成る場合を採り上げて説明するが、他の
値であつても同様の議論が成り立つことは明らかであ
る。

フレームメモリは表示画面上のすべての画素の点灯・消
灯を表わすビツト情報を蓄えるに十分な記憶素子で構成
され、これらのビツト情報の読み書きもワード単位で行
なわれる。このため、第４図に示すように、文字を表示
しようとする位置がフレームメモリを構成するワードの
境界と整合している場合には、単純にCGから読み取つた
ビツト情報をフレームメモリに書き込むだけで文字表示
が行なえるが、不整合の場合、すなわち表示しようとす
る文字のパタンが水平方向に隣り合う複数ワードにまた
がる場合には、左側となる１ワードと右側となる１ワー
ドに対して個別に書き込みを行なわなければならない。

第５図，第６図は表示しようとする文字がワード境界に
またがる場合における文字の左側部分と右側部分のフレ
ームメモリへの書き込み手順をそれぞれ示したものであ
る。

第５図は文字の左側部分の書き込み手順を示す。ワード
境界に対してｎビツト右にずれた位置に文字を描くもの
とすると、まず最初にCGから読み取つた文字フオントの
左側部分のみを取り出す必要がある。このため文字フオ
ントを１ワードずつ右にｎビツトシフトする。この際シ
フト操作によつて文字フオントとして無意味な空きビツ
トが生ずる。こうして得られた文字フオント左側部分を
フレームメモリに書き込むと文字の左側部分が表示され
るが、この時シフトしたフオント全体を書き込んでしま
うと、シフト操作の結果生じた文字左側部分の無意味な
空きビツトも同時に書き込まれてしまい、以前に書き込
まれた文字、或いは図形を損なう。この問題を解決する
ため特開昭58-125284号公報に示されるように、１ワー
ドを構成するメモリ手段の内、任意のビツトの書き換え
を禁止或いは許可する回路を設け、これによりシフトし
たフオントの必要な部分のみをフレームメモリに書き込
み、不要な部分の書き込みを行なわない方法が知られて
いる。以下では１ワードの中の必要なビツトのみを書き
換え、他のビツトを書き換えない操作をビツトマスク処
理と呼ぶ。

フオントをシフトする際に補なわれたｎビツトの不要部
分に対してビツトマスク処理を施し、フレームメモリへ
の書き込みを行なうとCGから読み出した文字フオントの
左側部分のみを表示することができる。ビツトマスク処
理を施したことにより、文字フオントを書き込んだワー
ドの左半部に以前描かれていた文字、或いは図形は保存
される。以上で文字“A"の左側部分の表示が完了する。

第６図は文字の左側部分に続く右側部分の書き込み手順
を示す。先に書き込んだ左側部分とワード境界で接続す
るため、CGから読み出した文字フオントを（８−ｎ）ビ
ツト左シフトする。（１ワードがｍビツトから成る場合
には（ｍ−ｎ）ビツトであるが、ここではｍ＝８とす
る。） 左シフトの結果、フオントの右側には文字を表わすパタ
ンとしては無効なビツトが生ずる。この無効部分に対し
てビツトマスク処理を施し、フレームメモリに書き込む
と１文字の表示が完了する。

第７図は以上に説明した操作を行なう従来回路例を示す
ブロツク図である。

第７図において、１は描画処理全般を制御する中央処理
装置（以下、CPUと略記する）,2はCPU1が周辺機器やメ
モリを特定するために発生するアドレス信号を伝達する
アドレスバス,3はCPU1が周辺機器やメモリとの間で送受
するデータ信号を伝達するデータバス,4はCG,5−１〜５
−８はフレームメモリを構成するメモリ素子（例えば日
立製HM4864など）,6はCPU1がメモリ素子５−１〜５−８
に与えるデータ信号をシフトするシフト回路,7はシフト
回路６の左シフト，右シフト及びシフトするビツト数を
制御するシフト制御回路,8はCPU1が発生する書き込みタ
イミングパルス,9−１〜９−８は書き込みタイミングパ
ルス８のメモリ素子５−１〜５−８への伝達を個別に制
御するゲート回路,10はビツトマスク処理に際して書き
込みを許可するビツトと禁止するビツトのパタンを記憶
するビツトマスクレジスタである。

以下、第７図従来回路例の動作を第５図，第６図を参照
しつつ、詳細に説明する。

まず、第５図に示した文字パタンの左側部分の書き込み
を行なう。CG4から読み出した文字フオントをｎビツト
右シフトするため、シフト制御回路７にシフト回路６の
制御情報をCPU1によつて記憶させる。以後、CPU1がメモ
リ素子５−１〜５−８に与えるデータはシフト回路６に
よつて右にｎビツトシフトされてから各々の素子に達す
る。次に、シフトされたフオントに含まれる不要ビツト
の書き込みを禁止するため、ビツトマスクレジスタ10の
設定を行なう。第５図の例ではシフトされたフオントの
左ｎビツトの書き込みを禁止し、残りの（ｍ−ｎ）ビツ
トの書き込みを許可する。例えばｍ＝8,n＝５とすれ
ば、ビツトマスクレジスタ10に00000111（Ｂ）という値
を記憶させればよい。ビツトマスクレジスタ10に記憶さ
れたデータはゲート回路９−１〜９−８に与えられ、書
き込みタイミングパルス８が活性となつた時、これをメ
モリ素子５−１〜５−８に伝達するか否かを決定する。
書き込みタイミングパルス８の活性が伝達されないメモ
リ素子は書き込み動作とならないため、データの書き込
みが禁止される。

シフト制御回路７とビツトマスクレジスタ10の設定によ
り、メモリ素子５−１〜５−８の書き込みの準備が終
り、CG4から読み出した文字フオントをメモリ素子５−
１〜５−８に書き込むことが可能となる。CPU1がCG4か
ら読み出した文字フオントをメモリ素子５−１〜５−８
に書き込もうとすると、シフト回路６の働きにより、メ
モリ素子５−１〜５−８にはこの文字フオントをｎビツ
ト右シフトしたデータが与えられる。CPU1の書き込み動
作により書き込みタイミングパルス８が活性化するが、
ゲート回路９−１〜９−８及びビツトマスクレジスタ10
の働きにより、メモリ素子５−１〜５−８の内、ビツト
マスクレジスタ10により選択されている特定の素子のみ
が書き込み動作となり、シフトされた文字フオントの必
要部分のみが書き込まれる。以上で文字の左側部分の書
き込みが終了する。

文字パタン右側部分の書き込みも全く同様にして行なう
ことができる。

まずシフト制御回路７にシフト制御情報を記憶させ、シ
フト回路６が左（ｍ−ｎ）ビツトのシフト動作を行なう
ように設定し、併せてビツトマスクレジスタに左（ｍ−
ｎ）ビツトを書き込み許可，右ｎビツトを書き込み禁止
とするデータを記憶させる。この後CG4から読み出した
文字フオントをメモリ素子５−１〜５−８に書き込めば
よい。

ところで文字だけの表示ではなく、他の図形例えば設計
図面や地図のような図形と文字とを混在させて表示させ
る応用では、第３図（ａ）に示すような文字パタンの中
で点灯させるべき画素すなわち黒丸の部分のみを描き、
他の部分は既に描かれている図形を保存することが望ま
しい。第７図の従来回路例でこれを実現するためにはビ
ツトマスクレジスタ10に第１図（ａ）の黒丸部分のみの
書き込みを許可するデータを記憶させねばならず、この
ためにはCPU1内部でCG4から読み出した文字フオントを
ソフトウエアでシフト処理した後ビツトマスクレジスタ
10に文字フオント書き込みに先立つて書き込まなければ
ならない。このため処理処要時間の大幅な増大を招いて
いた。また、この場合シフト回路６が全く利用できない
という問題を持つていた。

又、第３図（ａ）に示す文字パタン全体を描く場合で
も、文字を構成している画素、すなわち第３図（ａ）の
黒丸で示す部分のみを描く場合でも、フレームメモリに
書き込み文字フオントがワード境界を横切る際にワード
境界の左右でビツトマスクレジスタ10の設定を変更しな
ければならない。第７図の従来回路では、ビツトマスク
レジスタ10の入力はCPU1から直接与えられており、ビツ
トマスク情報の生成は全てソフトウエアによりCPU1内部
で行なわなければならなず、ビツトマスク処理に要する
ソフトウエアの繁雑化，処理所要時間の増加を招いてい
た。

〔発明の目的〕

本発明の目的は以上に述べた問題をなくし、ビツトマス
ク処理をより簡単に行なうことによりビツトマツプ式フ
レームメモリに対して文字を高速に書き込むことのでき
るメモリ書き込み制御回路を提供することにある。

〔発明の概要〕

上記目的を達するため、本発明ではフレームメモリに書
き込む文字フオントそのものにより個々のメモリ素子に
対する書き込み動作を禁止或いは許可する構成として、
ビツトマスク情報の算出及び設定処理を不要とし、文字
表示処理内容の簡略化と処理所要時間の短縮を果たし
た。

〔発明の実施例〕

以下、本発明の一実施例を第１図により説明する。

第１図は本発明の一実施例を示すブロツク図である。第
１図において、第７図と同一の回路部分には同一番号を
付してある。

第１図実施例においてはゲート回路９−１〜９−８の一
方の入力にはシフト回路６の出力、すなわちメモリ素子
５−１〜５−８に対する入力と同一の信号を与える。

以下第１図実施例の動作を説明する。

CPU1はメモリ素子５−１〜５−８への書き込みに先立
ち、シフト制御回路７を設定し、まず文字フオントの左
側部分を描くため、第５図と同様、シフト回路６が右ｎ
ビツトのシフト動作を行なうようにする。次にメモリ素
子５−１〜５−８に対してCG4から読み出した文字フオ
ント１ワードを書き込む。この文字フオントはシフト回
路６の働きにより右ｎビツトシフトされた後、メモリ素
子５−１〜５−８に与えられると同時に、ゲート回路９
−１〜９−８に与えられる。ゲート回路９−１〜９−８
の内、シフトされた文字フオントを構成する１ワードの
ビツト情報の中の論理値“1"を与えられたものは書き込
みタイミングパルス８の活性化をメモリ素子５−１〜５
−８の内の接続されている素子に伝達し、論理値“0"を
与えられたものは書き込みタイミングパルス８の伝達を
抑制する。この結果、メモリ素子５−１〜５−８の内書
き込みタイミングパルス８を伝達されたものは書き込み
状態となり、論理値“1"が書き込まれ、書き込みタイミ
ングパルス８を伝達されなかつたものは書き込みが行な
われず、以前から記憶している内容を保持し続ける。例
えばメモリ素子５−１とゲート回路９−１にはシフト回
路６の出力の内の同一の１ビツトの信号が入力されてお
り、この信号が論理値“1"をとつた場合にはゲート回路
９−１を通じて書き込みタイミングパルス８がメモリ素
子５−１に伝達され、メモリ素子５−１には論理値“1"
が書き込まれる。シフト回路６からゲート回路９−１に
与えられる信号が論理値“0"をとつた場合には書き込み
タイミングパルス８はメモリ素子５−１に伝達されず、
メモリ素子５−１の内容は書き換えられない。

上述した動作の結果、メモリ素子５−１〜５−８には右
にｎビツトシフトされた文字フオントに含まれている論
理値“1"のビツトのみが書き込まれる。

以上で文字フオントの左側部分の書き込みが終了する
と、CPU1は文字フオント右側部分の書き込みを行なうた
め、シフト制御回路７を再設定し、第６図で説明したよ
うにシフト回路６が左（ｍ−ｎ）ビツトのシフト動作を
行なうようにする。次にメモリ素子５−１〜５−８に対
してCG4から読み出した文字フオント１ワードを書き込
むと、左側部分と同様にして、左に（ｍ−ｎ）ビツトシ
フトされた文字フオントに含まれている論理値“1"のビ
ツトのみが書き込まれる。

文字フオントの左側部分と右側部分の書き込みが終了す
ると１文字の書き込みが終了する。

第１図実施例によれば、ビツトマスクレジスタの設定処
理が不要となるため、文字の書き込みを制御するプログ
ラムが簡単になると同時に処理所要時間を短縮すること
ができ、またビツトマスクレジスタそのものも不要とな
るため、従来よりも安価に本発明を実施できるという効
果を持つ。

第２図は本発明の他の実施例を示すブロツク図である。
尚、第２図中で第７図，第１図と同一の回路部分には同
一番号を付してある。

第２図において、11はシフト回路６の出力とビツトマス
クレジスタ10の出力を切り換えてゲート回路９−１〜９
−８の入力に与えるセレクタ,12はセレクタ11の動作を
切り換えるセレクト信号である。本実施例ではビツトマ
スクレジスタ10の入力はデータバス３から直接与えるの
ではなく、シフト回路６の出力から与える点に特徴があ
る。

以下、第２図実施例の動作を説明する。

本実施例ではセレクタ11の状態により２つの動作モード
が存在する。第１の動作モードは第１図実施例と同一の
動作を行なうモード，第２の動作モードは第７図従来例
と類似の動作を行なうモードである。

第１の動作モードでは、セレクタ11はセレクト信号12の
制御によつてシフト回路６の出力を選択し、ゲート回路
９−１〜９−８の入力として与える。このときメモリ素
子５−１〜５−８とゲート回路９−１〜９−８にはシフ
ト回路６から同一の入力が与えられ、第１図実施例と全
く同一の動作が可能となる。

第２の動作モードでは、セレクタ11はセレクト信号12の
制御によつてビツトマスクレジスタ10の出力を選択し、
ゲート回路９−１〜９−８の入力として与える。第２の
動作モードでは第７図従来例と同様の動作を行なうが、
ビツトマスクレジスタ10の入力がシフト回路６の出力か
ら得られるため、ビツトマスクレジスタ10に記憶させる
メモリ素子５−１〜５−８の書き込みの許可，禁止を指
定するビツトマスク情報をCPU1内部でソフトウエアによ
りシフトして作成する必要がない。すなわち、ｍビツト
から成るフレームメモリ上の１ワードに対して、第５図
に示すようにｎビツト（ｎ＜ｍ）右にずれた位置に文字
を表示する場合、ビツトマスクレジスタ10に設定するビ
ツトマスク情報は、左ｎビツトに対して書き込みを禁止
するものでなければならない。このようなビツトマスク
情報は、例えば１ワードを成すｍビツトすべてが論理値
“1"を持つデータを右にｎビツトシフトすることで得ら
れ、通常はCPU1の内部でこの処理をソフトウエアにより
行なつている。第２図実施例においては、メモリ素子５
−１〜５−８の書き込みに先立ち、シフト制御回路７及
びビツトマスクレジスタ10を設定する必要があるが、例
えばシフト制御回路７を設定してシフト回路６がｎビツ
トの右シフトを行なうようにした後は、CPU1がビツトマ
スクレジスタ10に書き込もうとするデータもシフト回路
６によつてｎビツト右シフトされてからビツトマスクレ
ジスタ10に与えられる。従つてCPU1がシフト制御回路７
の設定後、１ワードを成す全ビツトが論理値“1"を持つ
データをビツトマスクレジスタ10に対して書き込むこと
により、ビツトマスクレジスタ10に適正なビツトマスク
情報を記憶せしめることができる。

第２図実施例では、上述したように２つの動作モードが
存在し、文字を構成している画素、すなわち第３図
（ａ）の黒丸に示される部分のみを描き、周囲の文字や
図形を保存する場合には第１の動作モードで、表示しよ
うとする文字の下に重なる四角形の部分を全て消去して
文字を表示する場合には第２の動作モードで文字フオン
トの書き込みを行なうことで、いずれの場合も従来より
容易かつ短時間に文字の表示処理を行なうことができる
という利点を持つ。また、第２図ではビツトマスクレジ
スタ10とセレクタ11を組み合せた構成を示したが、ある
動作状態では入力された信号をそのまま出力し（筒抜け
状態）、他の動作状態では入力された信号を一旦記憶
し、記憶した内容を入力信号の変化に関らず出力し続け
る（ラツチ状態）スルーラツチ、例えばTI社製SN74373
をビツトマスクレジスタ10に用いると、セレクタ11を不
要とすることができる。すなわち、ビツトマスクレジス
タ10をスルーラツチで構成し、セレクタ11にシフト回路
６の出力を選択させる替りに、スルーラツチを筒抜け状
態とし、セレクタ11にビツトマスクレジスタ10の出力を
選択させる替りにスルーラツチをラツチ状態とすれば、
第２図実施例と全く同じ動作を行なうことができる。従
つて、第２図実施例のセレクタ11は必ずしも必要ではな
く、本発明を少ない部品数で安価に実施することが可能
である。

〔発明の効果〕

本発明によれば、フレームメモリのワード境界にまたが
る位置に文字を表示する際のビツトマスク処理を簡単に
行なうことができるので、文字表示のためのソフトウエ
アを簡単にすることができ、同時に文字表示に要する処
理時間を短縮することができるという効果がある。また
従来に較べて必要なハードウエアの増加は殆んどなく、
本発明を安価に実施することができる。

【図面の簡単な説明】

第１図，第２図はそれぞれ本発明の一実施例を示すブロ
ツク図、第３図は文字を表わすパタンとCGの内容の対応
を示す説明図、第４図はフレームメモリ上の文字表示位
置の整合・不整合を示す説明図、第５図は不整合時の文
字左側部分の処理を示す説明図、第６図は不整合時の文
字右側部分の処理を示す説明図、第７図は従来装置のブ
ロツク図である。 １……CPU、４……CG ５−１〜５−８……メモリ素子 ６……シフト回路、７……シフト制御回路 ８……書き込みタイミング信号 ９−１〜９−８……ゲート回路 10……ビツトマスクレジスタ 11……セレクタ

Claims (2)

【特許請求の範囲】
1. 【請求項１】少なくとも所定の複数ビットからなる１ワ
   ードを単位としてアドレス付けされた画像情報記憶装置
   と、 該画像情報記憶装置を１ワード単位で読み書きし画素情
   報の更新を行う中央処理装置と、 該中央処理装置によって読み取り可能な、文字の形を表
   すビット情報を記憶したキャラクタジェネレータと、 該中央処理装置が発生する画素情報を所定方向に所定ビ
   ット数シフトして該画像情報記憶装置の入力として与え
   るシフト装置と、 該画像情報記憶装置の１ワードを書き込むのに際して当
   該１ワード中の指定された任意の複数ビットの書き込み
   を禁止することにより１ワード中の任意のビットの記憶
   内容が書き込みによって変更されないように保護し、指
   定されないビットについては書き込みの操作により当て
   られる画素情報を表現するデータビットが書き込まれる
   ように制御して該画像情報記憶装置の１ワードを構成す
   るビット群の任意部分のみの変更を可能にするビットマ
   スク手段とを備え、 該中央処理装置が該キャラクタジェネレータより読み取
   ったビット情報を該シフト装置を介して所定のシフト処
   理を施した結果を該ビットマスク手段の制御の下に該画
   像情報記憶装置に書き込んで文字・図形の表示を行う文
   字・図形表示装置において、 該中央処理装置が該シフト装置を経由して該画像情報記
   憶装置に書き込む画素情報を表すデータを該画像情報記
   憶装置に対して入力データとして与えると共に該ビット
   マップ手段に対して該画像情報記憶装置の１ワードを構
   成するビット群に含まれる記憶内容を書き替えるべきビ
   ット群を指定するための入力データを与え、 該ビットマスク手段は該画像情報記憶装置の１ワードを
   構成するビット群の中の指定された記憶内容を書き替え
   るべきビット群に対してのみ書き込み操作を可能ならし
   めて、該シフト装置を経由して該画像情報記憶装置に与
   える画素情報を表すデータそれ自身によって１ワードを
   構成するビット群を構成するビット群の中の書替えを行
   うべきビット群と書替えを行わずに以前からの記憶内容
   を保護すべきビット群を分別することにより、該画像情
   報記憶装置に記憶する画像情報の必要部分のみを更新す
   るようにしたことを特徴とする文字・図形表示装置のメ
   モリ書き込み制御回路。
2. 【請求項２】特許請求の範囲第１項に記載した文字・図
   形表示装置のメモリ書き込み制御回路において、ビット
   マスク手段には記憶内容を書き替えるべきビット群を指
   定するための情報を一時的に記憶するためのレジスタ手
   段と、 該画像情報記憶装置に記憶する画像情報を更新するため
   に該画像情報記憶装置に対して書き込みを行う際に、該
   レジスタ手段に記憶しておいた書き込みから保護すべき
   ビットを指定する情報と、該シフト装置を経由して該画
   像情報記憶装置に与える画像情報を表すデータそれ自身
   によって１ワードを構成するビット群の中の書替えを行
   うべきビット群と書替えを行わずに以前からの記憶内容
   を保護すべきビット群を指定する情報とを切り替えるた
   めの選択手段を有し、 該シフト装置を経由して該画像情報記憶装置に与える画
   素情報を表すデータそれ自身によって１ワードを構成す
   るビット群の中の書替えを行うべきビット群と書替えを
   行わずに以前からの記憶内容を保護すべきビット群を分
   別することにより、該画像情報記憶装置に記憶する画素
   情報の必要部分のみを更新するか、あるいは該レジスタ
   手段に記憶しておいた書き込みから保護すべきビットを
   指定する情報に基づいて該画像情報記憶装置に与える画
   素情報を表すデータとは独立に以前からの記憶内容を保
   護すべきビット群を分別するかを選択可能としたことを
   特徴とする文字・図形表示装置のメモリ書き込み制御回
   路。