JPS6129016B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はたとえば一画面のリフレツシユメモリ
をもつデイスプレー装置等に好適するデータ処理
方式に関する。

コンピユータの端末機器あるいはその他の用途
にデイスプレー装置が利用され、そのデイスプレ
ー装置としてリフレツシユメモリを有するものが
ある。この種デイスプレー装置は数字や文字等の
記号の表示はもとよりグラフイツク的なもの、あ
るいは必要に応じて指示用のカーソルなど種々の
表示ができるようにしててあり、そのためのメモ
リを備えている。しかし従来のこの種の装置は画
像表示メモリが一定語長単位で書き込み、読し出
しを行なういわゆるランダムアクセスメモリであ
るため、データ記憶の座標に制限を受けていた。
すなわち書き込み、読み出しが一定語長単位であ
るので、たとえばこの一定語長の途中となるよう
な任意の座標から書き換えたり、消去したりする
ことができなかつた。この制限を受けない方法と
しては１ドツト単位でランダムアクセス可能にし
たメモリもあるが、この場合１ドツト単位で処理
しなければならないため書き込みや読み出しに長
い時間を要し、速度が低下してしまう欠点があ
る。

本発明はこのような点を改善し、ランダムアク
セス可能な蓄積メモリを用いながら任意の座標点
からの書き込み、不要なデータの１ドツト単位で
の除去、既に記憶されているデータと新データと
を重ねて記憶すること等を可能とした画像表示用
メモリへのデータ書き込み上のデータ処理方式を
提供するものである。

以下図面を参照して本発明の一実施例を説明す
る。本発明では後述するランダムアクセスメモリ
のアドレスが２進数であるため、一定のデータは
２ⁿの長さが処理に都合が良く（ｎ＝１、２、３
………）、ここではｎ＝３とし、データ長が１バ
イト８ビツトとして説明する。また書き込みある
いは削除のデータ長も同じく８ビツトとする。も
ちろん２ⁿに限る必要はなく、任意長に設定でき
る。第１図において１，２は８ビツト（データ長
に等しい）パラレルイン、パラレルアウトおよび
シフト可能な第１、第２のレジスタ、３はメモリ
から読出したメモリデータを格納する８ビツトレ
ジスタ、４はデータ長に等しいビツト数の８ビツ
トレジスタであつてパラレルアウトが可能なも
の、５はデータ長に等しいビツト数の８ビツトレ
ジスタであつて、パラレルアウトが可能なもので
ある。また６，７，８はそれぞれ前記レジスタ
３，４，５の出力側に設けられる第１、第２、第
３の補数器、９，１０，１１は前記補数器７、レ
ジスタ１，２の各出力に設けられている第１、第
２、第３のオア回路、１２は前記補数器６および
オア回路９の出力側に設けられるアンド回路、１
３は前記オア回路１０，１１の出力側に設けられ
２方からのデータの中の１つを選んで出力するデ
ータセレクタ、１４はランダムアクセスメモリ、
１５は各部へのタイミングパルスを発生する主タ
イミング発生回路、１６はフリツプフロツプ回
路、１７は加算器、１８はクロツク発生回路、１
９，２０はそれぞれ表示装置のＸ軸、Ｙ軸に対応
するアドレスレジスタである。また２１，２２は
画面上のＸ軸座標、Ｙ軸座標で１ドツト単位の座
標値、２３は書き込みあるいは削除のためのデー
タ、２４はランダムアクセスメモリ１４のデー
タ、アドレスライン、２５はランダムアクセスメ
モリ読出しデータ、２６は書き込みデータ、２
７，２８はランダムアクセスメモリ１４のアドレ
スデータである。

前記第１、第２、第３の補数器６，７，８は第
２図に示すように排他的オア回路３０１，３０
２，……，３０ｎを並列に接続して構成し、第１
のオア回路９は第３図に示すような主タイミング
発生回路１５の出力端にオア回路４０１，４０
１，……，４０ｎを並列に接続して構成し、第
２、第３のオア回路１０，１１は第４図に示すよ
うに複数のオア回路５０１，５０２，……，５０
ｎをそれぞれレジスタ１，２、アンド回路１２に
並列に接続して構成し、アンド回路１２は第５図
に示すように第１の補数器６、第１のオア回路９
にアンド回路６０１，６０２，……，６０ｎを並
列に接続して構成する。

次に各場合に分けて動作を説明する。

(a) 書き込みの場合（データ長が８ビツト2³とす
る） 任意に与えられるＸ軸、Ｙ軸の座標値２１，
２２がアドレスレジスタ１９，２０に入力さ
れ、同時に第１のレジスタ１に書き込まれる新
入力データ２３が入力されるとする。ところで
この装置ではランダムアクセスメモリ１４への
入力を１バイト（８ビツト）単位で行なつてい
るため、ランダムアクセスメモリ１４の番地の
一定語長の途中にかかる任意座標から１バイト
書込むためには入力データをずらしてやる必要
がある。前述のようにデータ長は2³であるの
で、アドレスレジスタ１９に入力されるＸ軸の
座標値２１の下位３ビツトの値が何ドツト目か
らデータが入力されるかを示す値となる。した
がつてこの値にしたがつてレジスタ１のデータ
をシフトすればよい。すなわちアドレスレジス
タ１９からＸ軸の座標値２１のデータがクロツ
ク発生回路１８に入力され、このクロツク発生
回路１８が主タイミング発生回路１５からのタ
イミングパルスによつて駆動される。つまりク
ロツク発生回路１８はカウンタデコーダで構成
され、座標値２１の下位３ビツトから得られる
データをもとに上記シフトすべき数に応じたク
ロツクパルスを発生し、このクロツクパルスは
レジスタ１，２，４に加ええられる。このよう
にしてシフトすべき値が決定される。

したがつてレジスタ１に入力されたデータは
所定数だけシフトされ、またこのシフトによつ
て出力されたデータがレジスタ２に入る。また
この時シフトしたレジスタ１のシリアル入力は
“０”となるようにしておき、一方レジスタ２
の内容はあらかじめクリアしておく。このシフ
トは同時にレジスタ４についても行なわれ、こ
のレジスタ４の入力には“１”が加えられる
が、あらかじめクリアしておき初期値はオール
“０”としておく。

このような状態でたとえばＸ軸座標値２１の
下位３ビツトの値が“５”を示したとすると、
入力されたデータは５つシフトされ、この新入
力データは第６図ａのように、第１、第２のレ
ジスタ１，２に跨つて収納され、レジスタ４も
第６図ｂのようになる。

また書込みデータ２３に対応する読出しデー
タ２５つまり新入力データが入力されるべき隣
り合う番地の一方の１バイトのデータがレジス
タ３に入力され、この時１バイトのデータを
AAAAAAAAとすればレジスタ３の内容は第
６図ｃのようになる。そしてレジスタ３の出力
は補数器６を通してアンド回路１２に加えら
れ、レジスタ４の出力は補数器７およびオア回
路９を通してアンド回路１２に加えられる。こ
の補数器６，７は第２図のように各排他的オア
回路３０１，３０２，……，３０ｎの一方の入
力に補数（有効“１”信号）として主タイミン
グ発生回路１５からタイミングパルスが与えら
れ、その出力が、それぞれ第３図に示すオア回
路４０１，４０２，……，４０ｎを通して、あ
るいは直接に第５図に示すアンド回路６０１，
６０２，……，６０ｎのそれぞれ異なる入力端
に加えられる。こうしてアンド回路１２でレジ
スタ３，４の出力のアンドがとられ第６図ｄの
ようなデータとなる。この第６図ｄのデータは
オア回路１０，１１に導かれ、レジスタ１，２
の出力と論理和がとられる。実際には各オア回
路１０，１１は第４図のようにオア回路５０
１，５０２，……，５０ｎの一方の入力端にア
ンド回路６０１，６０２，……，６０ｎの出力
が導かれ、他方の入力端にレジスタ１，２の出
力が導かれる。つまりオア回路１０でレジスタ
１の出力とアンド回路１２で得られたレジスタ
３と４のアンドをとられたデータとが重ねら
れ、第６図ｅに示すようなデータとなる。この
値はデータセレクタ１３によつて選択されてレ
ジスタ５に導かれ、第６図ｅのデータはここの
内容となる。この時データセレクタ１３はオア
回路１０の出力のみを通すようにし、また主発
振器１５からのオア回路９、補数器６，７，８
への入力は“０”となつている。

このようにしてレジスタ５の出力は補数器８
を通し、データアドレスライン２４を通して、
ランダムアクセスメモリ１４に導き、元々
AAAAAAAAのデータが入つていた番地に格
納する。

次にAAAAAAAAのとなりの番地に入つて
いるBBBBBBBBのデータを読み出し、レジス
タ３に入力する。そして前述の処理と同様に、
このレジスタ３の出力とレジスタ４の内容（第
６図ｂ）のコンプリメントをとつたものとアン
ドをとる。この処理は補数器７とアンド回路１
２によつて行なわれ、第６図ｆの示すデータが
得られる。次にこのアンド回路１２の出力とレ
ジスタ２の内容とがオア回路１１に導かれ、こ
こで重ね合わされ、その結果がデータセレクタ
１３によつてレジスタ５に導かれ、その内容は
第６図ｇのようになる。このデータはデータラ
イン２４を通じてランダムアクセスメモリ１４
に導かれ、このデータは元々BBBBBBBBが入
つていた番地に格納する。すると新らたに書き
込もうとしていた＊＊＊＊＊＊＊＊のデータが
第６図ｈに示すようにランダムアクセスメモリ
１４内に埋め込まれたことになり、書き込み作
業は終了する。

(b) データの消去 消去するドツトを有効“１”とするデータを
与える。

(イ) この消去の場合も(a)で説明したと同様に各
レジスタ１，２，４のシフトを行なう。そし
てシフトの数が“５”であれば、レジスタ
１，２の内容は第７図ａに示すようになる。
つまりレジスタ１の５〜７、レジスタ２の０
〜４に“１”が消去となる11000101の消去デ
ータが入力される。またレジスタ４の内容も
(a)での場合と同じ第７図ｂに示すものとな
る。一方ランダムアクセスメモリ１４には消
去データに相当するものとして第７図ｃに示
す如きAAAAAAAAのデータがあり、レジ
スタ３に取り出される。そして主タイミング
発生回路１５の出力によつて信号線２９が有
効となり第１の補数器６によつてレジスタ３
の出力の補数が取り出される。この補数と同
時に信号線３０が有効となつて第１のオア回
路９を通して得られたレジスタ４の出力がア
ンド回路１２に導かれ、ここでアンドがとら
れ、その内容が第２のオア回路１０でレジス
タ１の出力と重ねられ、データセレクタ１３
を通り、且つ主タイミング回路１５からの信
号線３１による信号によつてレジスタ５に入
力される。この時信号線２９が有効となつて
いるので、レジスタ５の出力が第３の補数器
８によつてさらに補数がとられデータライン
２４を通してランダムアクセスメモリ１４に
書き込まれる。この時のレジスタ５の補数
（その１とする）は第７図ｄに示すように
AAAAA00Aとなる。

一方レジスタ２に入つているデータも(a)で
説明したと同様にアンド回路１２の出力と第
３のオア回路１１で重ねられ、データセレク
タ１３を通してレジスタ５に送られ、第３の
補数器８で補数がとられる。この時の補数
（その２とする）は第７図ｅに示すように
BB0B0BBBとなり、データライン２４を介し
てランダムアクセスメモリ１４に書き込まれ
る。その結果第７図ｆに示すように消去デー
タが入力された部分が00ABB0B0となり、希
望のドツトが消去される。

(c) データの重ね記憶 この場合はレジスタ４の出力によるいわゆる
データの切り抜きの動作を行なわせず、(a)で説
明した書き込動作を行なえばよい。つまり主タ
イミング発生回路１５の信号線３０からの信号
によつて第１のオア回路９の出力が全て有効と
なるようにし、レジスタ１のデータとレジスタ
３のデータとを重ねたものを書き込み、次にレ
ジスタ２のデータとレジスタ３のデータとを重
ねたデータを書き込むことにより、ランダムア
クセスメモリ１４には部分的な重ね記憶が行な
われる。

このようにしてこのデータ処理方式を用いれ
ば、座標軸のいずれかの部分からでも、その位
置に応じてデータをシフトして入力することに
より、部分的な書き換え、部分的なドツト単位
の消去、および部分的な重ね記憶が任意にでき
るようになる。

たとえばデイスプレー装置に適用した場合
は、１画面のリフレツシユメモリをもつもので
あれば、任意の座標点からの書き込みができ、
しかもデータの消去が可能となりグラフイツク
動作における線分の消去（画面の任意領域の消
去）が１本の信号で可能となる。つまり消去信
号を外部から今まで書いたものと同じものを与
えれば、今まで書いたデータを消去できると云
うことである。また重ねて書き込むこともでき
るので、罫線や文字の上に×などの記号を表示
したりすることもでき、利用性が著しく向上す
る。

またプリンタに適用すればデイスプレー装置
と同様に任意のフオーマツト印字が可能とな
る。

以上述べたように本発明によれば、一定語長単
位の動作でありながら任意の座標軸から書き込
み、消去、重ね記憶を可能としたデータ処理方式
を提供することができる。

【図面の簡単な説明】

第１図は本発明の一実施例によるデータ処理方
式を示すブロツクダイヤグラム、第２図は第１図
中の補数器を示す構成図、第３図は第１図中の第
１のオア回路を取り出して示した構成図、第４図
は第１図中の第２、第３のオア回路を取り出して
示した構成図、第５図は第１図中のアンド回路を
取り出して示した構成図、第６図は第１図のデー
タ処理方式の書き換え動作を説明するための図、
第７図は第１図のデータ処理装置の消去動作を説
明するための図である。 １，２，３，４，５……レジスタ、６，７，８
……補数器、９，１０，１１……オア回路、１２
……アンド回路、１３……データセレクタ、１４
……ランダムアクセスメモリ、１５……主タイミ
ング発生回路、１８……クロツク発生回路。

Claims (1)

1. 【特許請求の範囲】 １ あらかじめ定めた一定語長でランダムアクセ
   ス可能な蓄積メモリを用いて書き込み、消去を行
   なうデータ処理方式において、前記一定語長の容
   量をもち新入力データが入力される第１のシフト
   レジスタと、この第１のシフトレジスタに直列に
   設けられ前記一定語長の容量をもつ第２のシフト
   レジスタと、入力アドレスデータが前記メモリの
   隣り合う番地の前記一定語長の途中にかかる位置
   を指定したとき前記新入力データをシフトし前記
   メモリ内の隣り合う番地に対応するように前記第
   １および第２のシフトレジスタに分けて新入力デ
   ータを収納する手段と、前記メモリから前記隣り
   合う番地のデータを読み出し新らたに入力される
   ドツトの部分を切り抜く手段と、この手段で所要
   ドツト部分が切り抜かれた隣り合う各一語長のデ
   ータと前記第１および第２のシフトレジスタに収
   納されているデータを重ね合わせ前記メモリに書
   込む手段とを具備したデータ処理方式。 ２ 読み出された隣り合う番地のデータを切り抜
   くことなく第１および第２のシフトレジスタに収
   納されているデータと重ね合わせて前記メモリに
   書き込むようにしたことを特徴とする特許請求の
   範囲第１項記載のデータ処理方式。