JPH07273653A - Ｄ／ａ変換器のゲイン調整回路 - Google Patents
Ｄ／ａ変換器のゲイン調整回路Info
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- JPH07273653A JPH07273653A JP8563394A JP8563394A JPH07273653A JP H07273653 A JPH07273653 A JP H07273653A JP 8563394 A JP8563394 A JP 8563394A JP 8563394 A JP8563394 A JP 8563394A JP H07273653 A JPH07273653 A JP H07273653A
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- 230000014509 gene expression Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
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Abstract
(57)【要約】
【目的】 Ｄ／Ａ変換器の出力にゲイン調整用Ｄ／Ａ変
換器を追加し、複数のＤ／Ａ変換器のゲイン調整をお互
いに影響なく行うことにより、基準電圧を調整するだけ
では出力電圧の値を変更することのできない構造のＤ／
Ａ変換器でも出力電圧の調整を可能とする。 【構成】 抵抗Ｒ１は、Ｄ／Ａ変換器１０の出力とＤ／
Ａ変換器１０のゲイン調整回路２０の出力となるＴｓ端
子４間に接続される。また、抵抗Ｒ２はＤ／Ａ変換器１
０の出力側とＤ／Ａ変換器２２の ref入力端子２Ａの間
に接続される。抵抗Ｒ３はＤ／Ａ変換器２２の ref入力
端子２Ａと基準電位の間に接続され、抵抗Ｒ４はＤ／Ａ
変換器２２の出力とＴｓ端子４の間に接続される。Ｄ／
Ａ変換器２２が、電圧Ｖ２と入力信号１２に応じて出力
電圧Ｖ３を出力することにより、ゲイン調整を行う。
換器を追加し、複数のＤ／Ａ変換器のゲイン調整をお互
いに影響なく行うことにより、基準電圧を調整するだけ
では出力電圧の値を変更することのできない構造のＤ／
Ａ変換器でも出力電圧の調整を可能とする。 【構成】 抵抗Ｒ１は、Ｄ／Ａ変換器１０の出力とＤ／
Ａ変換器１０のゲイン調整回路２０の出力となるＴｓ端
子４間に接続される。また、抵抗Ｒ２はＤ／Ａ変換器１
０の出力側とＤ／Ａ変換器２２の ref入力端子２Ａの間
に接続される。抵抗Ｒ３はＤ／Ａ変換器２２の ref入力
端子２Ａと基準電位の間に接続され、抵抗Ｒ４はＤ／Ａ
変換器２２の出力とＴｓ端子４の間に接続される。Ｄ／
Ａ変換器２２が、電圧Ｖ２と入力信号１２に応じて出力
電圧Ｖ３を出力することにより、ゲイン調整を行う。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はゲイン調整回路、より具
体的にはＤ／Ａ変換器の出力電圧にＤ／Ａ変換器のゲイ
ン誤差の影響がある場合でも、Ｄ／Ａ変換器のゲインを
調整して安定した出力電圧を得ることができるＤ／Ａ変
換器のゲイン調整回路に関する。
体的にはＤ／Ａ変換器の出力電圧にＤ／Ａ変換器のゲイ
ン誤差の影響がある場合でも、Ｄ／Ａ変換器のゲインを
調整して安定した出力電圧を得ることができるＤ／Ａ変
換器のゲイン調整回路に関する。
【０００２】
【従来の技術】図２は従来技術における一般的なＤ／Ａ
変換器１０のゲイン調整回路を示したものであり、図３
はその詳細回路図を示したものである。図３において、
１０Ａはスイッチ制御回路、１０Ｂ・１０Ｃ・１０Ｄは
スイッチ、Ｒ１０・Ｒ１１・Ｒ１２・Ｒ１３は抵抗、１
０Ｉは増幅器である。
変換器１０のゲイン調整回路を示したものであり、図３
はその詳細回路図を示したものである。図３において、
１０Ａはスイッチ制御回路、１０Ｂ・１０Ｃ・１０Ｄは
スイッチ、Ｒ１０・Ｒ１１・Ｒ１２・Ｒ１３は抵抗、１
０Ｉは増幅器である。
【０００３】図３において、スイッチ制御回路１０Ａに
Ｄ／Ａ変換器１０の出力電圧Ｖ０を設定するためのディ
ジタル入力信号１１が供給されると、スイッチ１０Ｂ・
１０Ｃ・１０Ｄが入力信号１１に応じてスイッチング制
御される。そして、抵抗Ｒ１０・Ｒ１１・Ｒ１２のうち
で有効とするものが選択され、ディジタル入力信号１１
によって設定されたアナログ電圧Ｖ０が、抵抗Ｒ１３と
の比により増幅器１０ＩよりＴｓ端子４に出力される。
Ｄ／Ａ変換器１０の出力電圧Ｖ０を設定するためのディ
ジタル入力信号１１が供給されると、スイッチ１０Ｂ・
１０Ｃ・１０Ｄが入力信号１１に応じてスイッチング制
御される。そして、抵抗Ｒ１０・Ｒ１１・Ｒ１２のうち
で有効とするものが選択され、ディジタル入力信号１１
によって設定されたアナログ電圧Ｖ０が、抵抗Ｒ１３と
の比により増幅器１０ＩよりＴｓ端子４に出力される。
【０００４】具体的には、Ｄ／Ａ変換器１０のＴｓ端子
４から出力されるアナログの出力電圧Ｖ０は、基準電圧
をＶref 、スイッチ１０Ｂ・１０Ｃ・１０Ｄの接続・解
放をそれぞれＤ１・Ｄ２・Ｄ３（スイッチが接続する場
合Ｄ１・Ｄ２・Ｄ３は「１」、解放でＤ１・Ｄ２・Ｄ３
は「０」とする。）とすれば、 Ｖ０＝−Ｖref ×Ｒ１３（Ｄ１／Ｒ１０＋Ｄ２／Ｒ１１＋Ｄ３／Ｒ１３） …（１） となる。このように従来では、Ｄ／Ａ変換器１０は基準
電圧Ｖref を調整することにより、所望の出力電圧が得
られるように出力電圧Ｖ０を調整していた。
４から出力されるアナログの出力電圧Ｖ０は、基準電圧
をＶref 、スイッチ１０Ｂ・１０Ｃ・１０Ｄの接続・解
放をそれぞれＤ１・Ｄ２・Ｄ３（スイッチが接続する場
合Ｄ１・Ｄ２・Ｄ３は「１」、解放でＤ１・Ｄ２・Ｄ３
は「０」とする。）とすれば、 Ｖ０＝−Ｖref ×Ｒ１３（Ｄ１／Ｒ１０＋Ｄ２／Ｒ１１＋Ｄ３／Ｒ１３） …（１） となる。このように従来では、Ｄ／Ａ変換器１０は基準
電圧Ｖref を調整することにより、所望の出力電圧が得
られるように出力電圧Ｖ０を調整していた。
【０００５】
【発明が解決しようとする課題】近年、集積回路技術の
進歩により、２〜８個のＤ／Ａ変換器を１つの集積回路
上に実装されているものがある。この様な集積回路の場
合、内部に基準電源が実装されていたり、基準電源の入
力端子が一個だけであったりする回路構成のものが多
く、個々のＤ／Ａ変換器の出力電圧を任意に調整するこ
とが不可能なものが多い。このように、従来の構成で
は、例えば１つの基準電圧Ｖref で複数のＤ／Ａ変換器
のゲインのばらつきを調整するのは困難であった。
進歩により、２〜８個のＤ／Ａ変換器を１つの集積回路
上に実装されているものがある。この様な集積回路の場
合、内部に基準電源が実装されていたり、基準電源の入
力端子が一個だけであったりする回路構成のものが多
く、個々のＤ／Ａ変換器の出力電圧を任意に調整するこ
とが不可能なものが多い。このように、従来の構成で
は、例えば１つの基準電圧Ｖref で複数のＤ／Ａ変換器
のゲインのばらつきを調整するのは困難であった。
【０００６】この発明は、１つの基準電圧Ｖref でも、
複数のＤ／Ａ変換器のゲインのばらつきをお互いに影響
なく個々に調整するＤ／Ａ変換器のゲイン調整回路を提
供することを目的とする。
複数のＤ／Ａ変換器のゲインのばらつきをお互いに影響
なく個々に調整するＤ／Ａ変換器のゲイン調整回路を提
供することを目的とする。
【０００７】
【課題を解決するための手段】この目的を達成するため
に、この発明は、基準電圧(Vref)を調整することにより
出力電圧の調整を行うＤ／Ａ変換器１０が、Ｄ／Ａ変換
器１０から出力された出力電圧Ｖ１を、入力信号１２に
応じて調整することにより所望の出力電圧Ｖ０を出力端
子４より出力するゲイン調整回路２０を備えた。
に、この発明は、基準電圧(Vref)を調整することにより
出力電圧の調整を行うＤ／Ａ変換器１０が、Ｄ／Ａ変換
器１０から出力された出力電圧Ｖ１を、入力信号１２に
応じて調整することにより所望の出力電圧Ｖ０を出力端
子４より出力するゲイン調整回路２０を備えた。
【０００８】
【作用】この発明によれば、Ｄ／Ａ変換器１０からの出
力電圧Ｖ１は、ゲイン調整回路２０により入力信号１２
に応じてゲイン調整が施され、ディジタル信号１１に応
じたアナログ電圧Ｖ０がＴｓ端子４より出力される。
力電圧Ｖ１は、ゲイン調整回路２０により入力信号１２
に応じてゲイン調整が施され、ディジタル信号１１に応
じたアナログ電圧Ｖ０がＴｓ端子４より出力される。
【０００９】
【実施例】次に、この発明によるＤ／Ａ変換器１０のゲ
イン調整回路２０の実施例の構成図を図１に示す。図１
において、Ｄ／Ａ変換器１０は図３に示したものと同様
の回路構成をとるＤ／Ａ変換器であり、この発明の実施
例ではこれの出力側にゲイン調整回路２０が接続されて
いる。
イン調整回路２０の実施例の構成図を図１に示す。図１
において、Ｄ／Ａ変換器１０は図３に示したものと同様
の回路構成をとるＤ／Ａ変換器であり、この発明の実施
例ではこれの出力側にゲイン調整回路２０が接続されて
いる。
【００１０】ゲイン調整回路２０は、Ｄ／Ａ変換器１０
から出力されたゲインを調整して安定した出力電圧をＴ
ｓ端子４より出力する回路であり、抵抗Ｒ１〜Ｒ４およ
びＤ／Ａ変換器２２により構成されている。Ｄ／Ａ変換
器２２は、Ｄ／Ａ変換器１０の出力電圧Ｖ１を分圧した
電圧Ｖ２と、ゲイン調整を行うディジタル信号を入力
し、ゲイン調整を行う電圧Ｖ３を出力する回路である。
から出力されたゲインを調整して安定した出力電圧をＴ
ｓ端子４より出力する回路であり、抵抗Ｒ１〜Ｒ４およ
びＤ／Ａ変換器２２により構成されている。Ｄ／Ａ変換
器２２は、Ｄ／Ａ変換器１０の出力電圧Ｖ１を分圧した
電圧Ｖ２と、ゲイン調整を行うディジタル信号を入力
し、ゲイン調整を行う電圧Ｖ３を出力する回路である。
【００１１】抵抗Ｒ１はＤ／Ａ変換器１０の出力とＴｓ
端子４間に接続され、抵抗Ｒ２はＤ／Ａ変換器１０の出
力とＤ／Ａ変換器２２の ref入力端子２Ａ間に接続され
ている。また、抵抗Ｒ３はＤ／Ａ変換器２２の ref入力
端子２Ａと基準電位（ＧＮＤ）間に接続され、抵抗Ｒ４
はＤ／Ａ変換器２２の出力側とＴｓ端子４間に接続され
ている。
端子４間に接続され、抵抗Ｒ２はＤ／Ａ変換器１０の出
力とＤ／Ａ変換器２２の ref入力端子２Ａ間に接続され
ている。また、抵抗Ｒ３はＤ／Ａ変換器２２の ref入力
端子２Ａと基準電位（ＧＮＤ）間に接続され、抵抗Ｒ４
はＤ／Ａ変換器２２の出力側とＴｓ端子４間に接続され
ている。
【００１２】Ｄ／Ａ変換器１０の出力電圧Ｖ１は基準電
位に対して抵抗Ｒ２とＲ３で分圧され、Ｄ／Ａ変換器２
２の ref入力端子２Ａに供給される。これにより、Ｄ／
Ａ変換器２２の ref入力端子２Ａの電圧をＶ２とする
と、電圧Ｖ２は、 Ｖ２＝Ｖ１×Ｒ３／（Ｒ２＋Ｒ３） …（２） となる。
位に対して抵抗Ｒ２とＲ３で分圧され、Ｄ／Ａ変換器２
２の ref入力端子２Ａに供給される。これにより、Ｄ／
Ａ変換器２２の ref入力端子２Ａの電圧をＶ２とする
と、電圧Ｖ２は、 Ｖ２＝Ｖ１×Ｒ３／（Ｒ２＋Ｒ３） …（２） となる。
【００１３】次に、Ｄ／Ａ変換器２２にＤ／Ａ変換器１
０のゲインのばらつきを補正する出力電圧に相当するデ
ィジタル入力信号１２を供給する。Ｄ／Ａ変換器２２の
出力電圧をＶ３、Ｄ／Ａ変換器２２に供給されるディジ
タル入力信号１２の設定値をＡとすると、 Ｖ３＝Ａ・Ｖ２ …（３） となる。なお、ディジタル入力信号１２の設定値Ａは、
Ｄ／Ａ変換器２２のゲイン調整分を含んだものである。
０のゲインのばらつきを補正する出力電圧に相当するデ
ィジタル入力信号１２を供給する。Ｄ／Ａ変換器２２の
出力電圧をＶ３、Ｄ／Ａ変換器２２に供給されるディジ
タル入力信号１２の設定値をＡとすると、 Ｖ３＝Ａ・Ｖ２ …（３） となる。なお、ディジタル入力信号１２の設定値Ａは、
Ｄ／Ａ変換器２２のゲイン調整分を含んだものである。
【００１４】ここで、Ｄ／Ａ変換器１０の出力電圧Ｖ１
と、Ｄ／Ａ変換器２２の出力電圧Ｖ３に対して抵抗Ｒ１
とＲ４で分圧して、Ｄ／Ａ変換器１０のゲインのばらつ
きを調整した電圧Ｖ０は、 Ｖ０＝（Ｖ１−Ｖ３）×Ｒ４／（Ｒ４＋Ｒ１）＋Ｖ３ …（４） となる。
と、Ｄ／Ａ変換器２２の出力電圧Ｖ３に対して抵抗Ｒ１
とＲ４で分圧して、Ｄ／Ａ変換器１０のゲインのばらつ
きを調整した電圧Ｖ０は、 Ｖ０＝（Ｖ１−Ｖ３）×Ｒ４／（Ｒ４＋Ｒ１）＋Ｖ３ …（４） となる。
【００１５】（４）式に（２）式と（３）式を代入し
て、 Ｖ０＝｛Ｖ１−Ａ・Ｖ１・Ｒ３／（Ｒ２＋Ｒ３）｝×Ｒ４／（Ｒ４＋Ｒ１） ＋Ａ・Ｖ１・Ｒ３／（Ｒ２＋Ｒ３） …（５） となる。
て、 Ｖ０＝｛Ｖ１−Ａ・Ｖ１・Ｒ３／（Ｒ２＋Ｒ３）｝×Ｒ４／（Ｒ４＋Ｒ１） ＋Ａ・Ｖ１・Ｒ３／（Ｒ２＋Ｒ３） …（５） となる。
【００１６】（５）式を変形すると、 Ｖ０＝｛Ｒ４／（Ｒ４＋Ｒ１）｝ ×〔１＋Ａ｛Ｒ３／（Ｒ２＋Ｒ３）｝×Ｒ１／Ｒ４〕×Ｖ１ …（６） 式（６）より、Ｄ／Ａ変換器１０の出力電圧Ｖ１は、抵
抗Ｒ２とＲ３の分圧比、抵抗Ｒ１とＲ４の分圧比及びＤ
／Ａ変換器２２のディジタル入力信号１２の設定値Ａに
よってゲイン調整できる。
抗Ｒ２とＲ３の分圧比、抵抗Ｒ１とＲ４の分圧比及びＤ
／Ａ変換器２２のディジタル入力信号１２の設定値Ａに
よってゲイン調整できる。
【００１７】図４は、複数のＤ／Ａ変換器１０を実装し
た集積回路３０におけるＤ／Ａ変換器のゲイン調整回路
の実施例である。
た集積回路３０におけるＤ／Ａ変換器のゲイン調整回路
の実施例である。
【００１８】集積回路３０はＤ／Ａ変換器１０Ａ，１０
Ｂを実装した集積回路であり、これらＤ／Ａ変換器１０
は図３に示したものと同様の回路構成である。またゲイ
ン調整回路２０Ａ・２０Ｂはそれぞれ、Ｄ／Ａ変換器１
０Ａ・１０Ｂのゲイン調整を行う回路である。なお、こ
こでは、集積回路３０は２つのＤ／Ａ変換器１０を実装
したものを示しているが、この発明は特に２つに限定さ
れるものではない。例えば、現在では２〜８個のＤ／Ａ
変換器を実装した集積回路があり、この発明はこのよう
な集積回路でも勿論対応可能である。
Ｂを実装した集積回路であり、これらＤ／Ａ変換器１０
は図３に示したものと同様の回路構成である。またゲイ
ン調整回路２０Ａ・２０Ｂはそれぞれ、Ｄ／Ａ変換器１
０Ａ・１０Ｂのゲイン調整を行う回路である。なお、こ
こでは、集積回路３０は２つのＤ／Ａ変換器１０を実装
したものを示しているが、この発明は特に２つに限定さ
れるものではない。例えば、現在では２〜８個のＤ／Ａ
変換器を実装した集積回路があり、この発明はこのよう
な集積回路でも勿論対応可能である。
【００１９】図５はゲイン調整回路２０Ａ・２０Ｂの回
路構成を示したものであり、これに示すようにゲイン調
整回路２０の基本的な回路構成は図１で示したものと同
様であり、その動作も実質的に同じになる。
路構成を示したものであり、これに示すようにゲイン調
整回路２０の基本的な回路構成は図１で示したものと同
様であり、その動作も実質的に同じになる。
【００２０】集積回路５にＤ／Ａ変換器１０Ａと１０Ｂ
の出力に相当する共通のディジタル入力信号１１が供給
されると、共通の基準電圧Ｖref でゲインの調整が行わ
れる。次に、共通の基準電圧Ｖref では調整することの
できないＤ／Ａ変換器１０Ａと１０Ｂの個々のゲインの
ばらつきについて、まずＤ／Ａ変換器１０Ａのゲインの
ばらつきは、図５に示すゲイン調整回路２０Ａで行われ
る。
の出力に相当する共通のディジタル入力信号１１が供給
されると、共通の基準電圧Ｖref でゲインの調整が行わ
れる。次に、共通の基準電圧Ｖref では調整することの
できないＤ／Ａ変換器１０Ａと１０Ｂの個々のゲインの
ばらつきについて、まずＤ／Ａ変換器１０Ａのゲインの
ばらつきは、図５に示すゲイン調整回路２０Ａで行われ
る。
【００２１】具体的には、ゲイン調整回路２０ＡのＤ／
Ａ変換器２２に、Ｄ／Ａ変換器１０Ａのゲインのばらつ
きを補正できるＤ／Ａ変換器２２の出力に相当するディ
ジタル入力信号１２を供給して、Ｄ／Ａ変換器１０Ａの
ゲインを調整する。同様に、Ｄ／Ａ変換器１０Ｂのゲイ
ンのばらつきは、ゲイン調整回路２０Ｂ内で、Ｄ／Ａ変
換器２２にＤ／Ａ変換器１０Ｂのゲインのばらつきを補
正できるＤ／Ａ変換器２２の出力に相当するディジタル
入力信号１２を供給して、Ｄ／Ａ変換器１０Ｂのゲイン
を調整する。
Ａ変換器２２に、Ｄ／Ａ変換器１０Ａのゲインのばらつ
きを補正できるＤ／Ａ変換器２２の出力に相当するディ
ジタル入力信号１２を供給して、Ｄ／Ａ変換器１０Ａの
ゲインを調整する。同様に、Ｄ／Ａ変換器１０Ｂのゲイ
ンのばらつきは、ゲイン調整回路２０Ｂ内で、Ｄ／Ａ変
換器２２にＤ／Ａ変換器１０Ｂのゲインのばらつきを補
正できるＤ／Ａ変換器２２の出力に相当するディジタル
入力信号１２を供給して、Ｄ／Ａ変換器１０Ｂのゲイン
を調整する。
【００２２】このように本実施例を用いれば、Ｄ／Ａ変
換器１０Ａと１０Ｂのゲインのばらつきは、対応するゲ
イン調整回路２０Ａ・２０Ｂにより個々に調整されるた
め、安定した出力電圧を得ることができる。したがっ
て、従来技術では安定した出力電圧を得ることができな
かった図４に示したような複数のＤ／Ａ変換器を内蔵し
た集積回路のゲイン調整に、この発明は特に効果的であ
る。
換器１０Ａと１０Ｂのゲインのばらつきは、対応するゲ
イン調整回路２０Ａ・２０Ｂにより個々に調整されるた
め、安定した出力電圧を得ることができる。したがっ
て、従来技術では安定した出力電圧を得ることができな
かった図４に示したような複数のＤ／Ａ変換器を内蔵し
た集積回路のゲイン調整に、この発明は特に効果的であ
る。
【００２３】
【発明の効果】この発明によれば、Ｄ／Ａ変換器の出力
電圧に、補正用Ｄ／Ａ変換器によるゲイン調整電圧を加
えるので、同一の基準電圧Ｖref で複数のＤ／Ａ変換器
を制御する集積回路でも、お互いのＤ／Ａ変換器のゲイ
ンに影響せずに、個々のＤ／Ａ変換器のゲインのばらつ
きを調整することができる。
電圧に、補正用Ｄ／Ａ変換器によるゲイン調整電圧を加
えるので、同一の基準電圧Ｖref で複数のＤ／Ａ変換器
を制御する集積回路でも、お互いのＤ／Ａ変換器のゲイ
ンに影響せずに、個々のＤ／Ａ変換器のゲインのばらつ
きを調整することができる。
【図１】この発明によるＤ／Ａ変換器のゲインの調整回
路の実施例を示す構成図である。
路の実施例を示す構成図である。
【図２】従来技術によるＤ／Ａ変換器のゲイン調整回路
の構成図である。
の構成図である。
【図３】Ｄ／Ａ変換器の一般的な内部回路の構成図であ
る。
る。
【図４】この発明によるＤ／Ａ変換器のゲインの調整回
路を複数のＤ／Ａ変換器を実装した集積回路に適用した
ときの実施例を示す構成図である。
路を複数のＤ／Ａ変換器を実装した集積回路に適用した
ときの実施例を示す構成図である。
【図５】図４のゲイン調整回路の詳細構成図である。
１０・２２ Ｄ／Ａ変換器 ２０ ゲイン調整回路 ３０ 集積回路 Ｒ１〜Ｒ４ 抵抗器
Claims (3)
- 【請求項１】 基準電圧(Vref)を調整することにより出
力電圧の調整を行うＤ／Ａ変換器(10)において、 Ｄ／Ａ変換器(10)から出力された出力電圧(V1)を、入力
信号(12)に応じて調整することにより所望の出力電圧(V
0)を出力端子(4) より出力するゲイン調整回路(20)を備
えたことを特徴とするＤ／Ａ変換器のゲイン調整回路。 - 【請求項２】 請求項１に記載のゲイン調整回路(20)
は、 Ｄ／Ａ変換器(10)の出力電圧(V1)を分圧する抵抗(R2)と
抵抗(R3)と、 抵抗(R2)と抵抗(R3)で分圧された電圧(V2)を入力端子(2
A)に入力するとともに、この電圧(V2)と前記ゲイン調整
を行う入力信号(12)により出力電圧(V3)を出力するＤ／
Ａ変換器(22)と、 Ｄ／Ａ変換器(10)の出力側と出力端子(4) 間に接続され
る抵抗(R1)と、 Ｄ／Ａ変換器(22)の出力側と出力端子(4) 間に接続され
る抵抗(R4)とを有し、 出力電圧(V1)を抵抗(R2)と抵抗(R3)で分圧比およびＤ／
Ａ変換器(22)の入力信号(12)によりゲイン調整すること
により所望の出力電圧(V0)を得ることを特徴とするＤ／
Ａ変換器のゲイン調整回路。 - 【請求項３】 請求項１に記載のゲイン調整回路におい
て、ゲイン調整回路(20)はＤ／Ａ変換器(10)が複数ある
場合には、各Ｄ／Ａ変換器(10)毎に設けられることを特
徴とするＤ／Ａ変換器のゲイン調整回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08563394A JP3225729B2 (ja) | 1994-03-31 | 1994-03-31 | Ｄ／ａ変換器のゲイン調整回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08563394A JP3225729B2 (ja) | 1994-03-31 | 1994-03-31 | Ｄ／ａ変換器のゲイン調整回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07273653A true JPH07273653A (ja) | 1995-10-20 |
| JP3225729B2 JP3225729B2 (ja) | 2001-11-05 |
Family
ID=13864244
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08563394A Expired - Fee Related JP3225729B2 (ja) | 1994-03-31 | 1994-03-31 | Ｄ／ａ変換器のゲイン調整回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3225729B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012135096A (ja) * | 2010-12-20 | 2012-07-12 | High Energy Accelerator Research Organization | 電圧調整装置、電圧調整方法、電圧調整システム |
-
1994
- 1994-03-31 JP JP08563394A patent/JP3225729B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012135096A (ja) * | 2010-12-20 | 2012-07-12 | High Energy Accelerator Research Organization | 電圧調整装置、電圧調整方法、電圧調整システム |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3225729B2 (ja) | 2001-11-05 |
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