JPH07273675A - 予めコード化された波形整形送信機 - Google Patents

予めコード化された波形整形送信機

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JPH07273675A
JPH07273675A JP7057034A JP5703495A JPH07273675A JP H07273675 A JPH07273675 A JP H07273675A JP 7057034 A JP7057034 A JP 7057034A JP 5703495 A JP5703495 A JP 5703495A JP H07273675 A JPH07273675 A JP H07273675A
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reset
waveform shaping
clock signal
delay
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JP7057034A
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David Young
デイビッド・ヤング
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Advanced Micro Devices Inc
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    • H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
    • H—ELECTRICITY
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    • H04L25/03828—Arrangements for spectral shaping; Arrangements for providing signals with specified spectral properties
    • H04L25/03834—Arrangements for spectral shaping; Arrangements for providing signals with specified spectral properties using pulse shaping
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Abstract

(57)【要約】 【目的】 ローカルエリアネットワークにおいて利用さ
れる、改良された、予めコード化された波形整形送信機
を提供する。 【構成】 予めコード化された波形整形送信機ＰＷＴ
（１０）は、同期遅延線回路（１２）と送信機ステート
マシン（１４）と差動電流ディジタルアナログ変換器Ｄ
ＡＣ（１８）とを含む。遅延線回路と送信機ステートマ
シンとの結合からの複数の予めコード化されたスタガ時
間遅延データを通し、ＤＡＣは予め定められた出力を与
えることができる。好ましい実現において、分数調波周
波数が、オールワンマンチェスタコード化信号によりＰ
ＷＴが駆動されるとき、基本周波数より少なくとも２７
ｄＢ下で維持され得る。

Description

【発明の詳細な説明】
【０００１】
【発明の分野】この発明は概してローカルエリアネット
ワークにおいて利用されるトランシーバに関し、より特
定的にはそういったトランシーバにおいて利用される送
信機に関する。
【０００２】
【発明の背景】１９９０年後半、ＬＡＮ標準を保持する
標準機関であるＩＥＥＥが、８０２．３イーサネット
（Ethernet）仕様を修正し、イーサネットノードの相互
接続のための媒体の１つとしてのシールドされていない
撚り対線の使用を許可する、いわゆる１０ＢＡＳＥ−Ｔ
仕様を追加した。１０ＢＡＳＥ−Ｔはローカルエリアネ
ットワークを構築する全体の費用を低減し、従来の厚膜
および薄膜の同軸媒体では不可能であった、あるネット
ワーク管理機能を提供するため、１０ＢＡＳＥ−Ｔを用
いた新しいノードの比率は、１９９１年には約３０％で
あるが１９９５年までには８０％以上になることが予想
され、将来においては卓越した媒体となるであろう。
【０００３】イーサネットネットワークインタフェース
カード（ＮＩＣ）のための最新設計は、３つのチップを
含む。すなわちトランシーバ、マンチェスタエンコーダ
／デコーダおよびネットワークコントローラである。ト
ランシーバおよびエンコーダ／デコーダは、媒体独立イ
ンタフェースを設けるアタッチメントユニットインタフ
ェース（ＡＵＩ）ポートを通して接続される。撚り対線
（ＴＰ）が初めてイーサネットのための媒体として導入
されたとき、幅の広いパルスに予め歪を生じさせ、１５
から２０Ｍｈｚでバンドエッジが３ｄｂの第７次楕円フ
ィルタを通す技術が、ネットワークの既存のジッタの大
きさに適応するように用いられた。したがって、ＴＰ媒
体アタッチメントユニットは通常、トランシーバ、ハイ
ブリッド送信／受信フィルタおよび変換器とともに実現
される。
【０００４】ディスクリートハイブリッドフィルタのテ
ストおよび信頼性の問題により、外部フィルタの統合が
重要課題となった。また、全体の信頼性およびコストを
改良するために、トランシーバ、エンコーダ／デコー
ダ、外部フィルタおよび結果的にはネットワークコント
ローラの統合が、ローカルエリアネットワーク設備の設
計者にとっての目的となった。
【０００５】そういった予めコード化された波形整形技
術の１つの実施例は、レベルワンコミュニケーションズ
（LEVEL ONE COMMUNICATIONS) および富士通株式会社に
よる、「統合された波形整形フィルタおよびデータ回復
を有する１０Ｍｂ／ｓ １０ＢＡＳＥ−Ｔ／ＡＵＩトラ
ンシーバ（10Mb/s 10BASE-T/AUI TRANSCEIVER WITH INT
EGRATED WAVESHAPING FILTER AND DATA RECOVERY) 」お
よび「１０ＢＡＳＥ−Ｔアプリケーションのためのコー
ド統合製品グループ（HIGH INTEGRATED PRODUCT FAMILY
FOR 10BASE-T APPLICATIONS) 」と題された２つの文書
の中で開示されているが、そのそれぞれが出力でのマン
チェスタコード化信号を含み、典型的な１０ＢＡＳＥ−
Ｔ 第５ないし第７次１５Ｍｈｚ楕円受動フィルタを必
要としない。唯一の外部構成部分は、挿入抵抗器および
回線分離変換器である。波形整形技術は、データ速度の
Ｎ倍で出力波形を整形することに基づき、あたかも楕円
フィルタを通ってきたかのように見せる。高周波信号の
折返し歪はしたがって、第１次ローパス連続フィルタに
より排除される。先行するパルスから大きな後縁効果を
再構築するために、２ビットの情報が用いられ適切な波
形整形を決定する。この先行の波形整形装置は、以前か
ら既知であるシステムの改良であるが、幾つかの欠点が
ある。この技術は、さらなる電力を消費しまた送信機に
さらなる複雑さを与える能動フィルタを必要とする。さ
らなる問題は、従来の波形整形の先行技術では、回線ド
ライバ装置の出力に伴うヘッドルーム（headroom）の問
題を避けるために１対√２の変換比率を用いることであ
る。この比率は、出力信号のさらなる調波を原因とす
る、出力での非線形動作を引き起こす可能性がある。従
来の波形整形技術の最後の欠点は、一定量のオープンル
ープ利得がサンプル周波数で必要とされることである。
したがって、回線ドライバ回路は温度およびプロセスの
変化の影響を受けやすいだろう。
【０００６】したがって、従来の送信機に関連する上記
問題を克服する、予めコード化された波形整形送信機が
必要である。この発明はそういった必要に応えるもので
ある。
【０００７】
【発明の概要】この発明は、クロック信号を受取り複数
の遅延クロック信号を与えるための遅延線回路と、遅延
線回路に結合され、データ信号およびクロック信号を受
取り、予めコード化された複数のスタガ時間遅延データ
を与えるための送信機ステートマシンと、実質的に正弦
出力を与えるためのディジタルアナログ変換器手段とを
含む、改良された、予めコード化された波形整形送信機
である。
【０００８】
【図面の詳細な説明】この発明は、ローカルエリアネッ
トワークで利用される送信機における改良に関する。以
下の説明は、当業者がこの発明を実現し利用するために
提示され、特許出願の文脈およびその要件において与え
られる。好ましい実施例の様々な修正は、当業者にとっ
ては容易に明らかになるであろうし、またその一般的原
理はその他の実施例に適用され得る。したがって、この
発明は示された実施例に限定されることを意図するもの
ではなく、この明細書中で説明される原理および特徴と
一致する最大範囲を与えられているものである。
【０００９】この発明は、従来のアナログ信号処理技術
の設計上の制約を克服する、予めコード化された波形整
形送信機（ＰＷＴ）を開示する。この方策は、マンチェ
スタコード化データは、その構成において基本周波数構
成部分を２つしか持たないという事実を最大限に利用す
る。この情報を予めコード化して予め規定された正弦電
圧テンプレートにすることにより、出力波形をデータ速
度の２０倍で再構築し、あたかも第５から第７次受動フ
ィルタを通ってきたかのように見せることができる。高
周波サンプル信号折返し歪はその後、第１次ＲＣローパ
スフィルタを用いることによりフィルタ処理される。設
計のキーポイントは、オンチップスタガタイミング遅延
線を用いて、予めコード化された非線形全差動電流ＤＡ
Ｃを駆動することである。この設計方法は、非線形電圧
伝達機能を実現することが必要な、アナログ信号処理の
多くのアプリケーションにおいて利用することができ
る。この要求は、単にＤＡＣ内の電流の重みを変化させ
ることによって容易に達成され得る。
【００１０】この発明の特徴をより特定的に説明するた
めに、この発明に従う予めコード化された波形整形送信
機（ＰＷＴ）１０を表現する、図１のブロック図を参照
されたい。ＰＷＴ１０は高周波同期遅延線回路１２と、
遅延回路１２に結合された送信機ステートマシン１４
と、遅延線回路１２および送信機ステートマシンに結合
されたイネーブルステートマシン１６とを含む。最後に
送信機１０は差動ディジタルアナログ変換器（ＤＡＣ）
出力段１８を含む。
【００１１】好ましい実施例において、高周波同期遅延
線回路１２は１０個のスタガタイミングパルスを提供
し、各スタガタイミングパルスは遅延全体の１０分の１
を均等に有し、したがって全体の遅延は正確な入力基準
クロックのクロック周期である。この実施例において、
２０Ｍｈｚ（５０ｎｓ周期）のクロックが入力として利
用され、したがって各タイミングパルスは５ｎｓ間隔を
あけている。こうしたタイミングパルスを与えることの
できる遅延線回路は、この出願の譲渡人に譲渡された、
「予め定められたリセット時間制限を有する正確な遅延
線回路（A PRECISE DELAY LINE CIRCUIT WITH PREDETER
MINED RESET TIME LIMIT）」と題される、同時係属中の
米国特許出願において開示されており、ここに引用によ
り援用する。遅延線回路の好ましい実施例の動作は、図
２から７に関連づけて以下に詳述される。
【００１２】図２から４は、この発明に従う遅延線回路
１００の好ましい実施例のブロック図による表現を示
す。遅延回路は、サンプルホールドおよびローパスフィ
ルタ回路１０４に結合された、電圧制御された遅延回路
１０２を含む。オンチップリセット制限回路１０６が、
ＶＣＤ１０２とサンプルホールド回路との間に結合され
ている。
【００１３】この改良された遅延線回路１００を通し
て、正確な遅延が与えられ、クロック信号の両端縁が適
切な態様で遅延する。遅延線回路１００はまた、オンチ
ップリセット制限回路１０６を用いることにより、集積
回路のシステムリセットに要する時間よりも遙かに短
い、遅延線回路１００のリセットのための予め定められ
た時間を与える。
【００１４】上に規定された遅延線回路１００の動作を
より明確に述べるために、以下の説明に関連づけて図５
から７を参照されたい。
【００１５】図５は、この発明で用いられる遅延セル回
路１００の１つの電圧遅延セル１０２０を示す。この発
明の遅延セル１０２０は、２つの遅延セルを含む。そう
することにより、遅延セル１０２０を通るゼロ移相が達
成され、したがって、入力基準信号（ＣＬＫ）の真のタ
イミング遅延が達成され得る。
【００１６】サンプルホールド回路１０４は、クロック
位相の変化において、最終の遅延セル１０２０からの出
力電圧の値を標本化する。サンプルホールド回路１０４
は、並列して動作し望ましい出力を与える２つの回路１
０４０を含む。回路１０４０の各々は、交番するクロッ
ク位相で、遅延線回路１００からの２つの出力のうち１
つを標本化する。結果として生じる標本化された出力
は、それからフィルタ処理され電圧制御（Ｖｃｔｒｌ）
１２０としてフィードバックする。もし、（最終段の遅
延セル１０２０で標本化された）遅延線回路１００を通
した全体の遅延が、クロック周期よりも短ければ、ＶＤ
Ｄよりも僅かに小さな電圧がサンプルホールド回路で標
本化されるであろう。
【００１７】Ｖｃｔｒｌ １２０はしたがって増大を始
め、各遅延セル１０２０を通してさらに遅延を加え、遅
延線回路１００を通した全体の遅延を増加させる。遅延
線回路１００からの全体の遅延が基準クロック周期と等
しいとき、Ｖｃｔｒｌ １２０は定常電圧に達し、およ
そ基準クロックのクロック周期で全体の遅延を維持す
る。
【００１８】同様に、電圧制御された遅延線回路１００
からの全体の遅延が、基準クロック周期よりも長けれ
ば、接地よりも僅かに高い電圧がサンプルホールド回路
１０４で標本化されるだろう。Ｖｃｔｒｌ １２０はし
たがって減少を始め、各遅延セル１０２０をスピードア
ップし、遅延線回路１００を通した全体の遅延を減少さ
せる。
【００１９】図６を参照して、この発明で用いられるオ
ンチップリセット制限回路１０６のブロック図が示され
る。オンチップリセット制限回路１０６は、入力におい
てシステムリセット信号を受取るリセットフリップフロ
ップ２０２を含む。システムリセット信号はまたインバ
ータ２０４の入力に結合される。インバータ２０４の出
力はフリップフロップ２０２の第２の入力に結合され
る。クロック信号はＤフリップフロップ２０６とＤフリ
ップフロップ２０８のクロック入力にそれぞれ結合され
る。フリップフロップ２０２のＱ出力は、フリップフロ
ップ２０６のＤ入力およびＮＡＮＤゲート２１０の入力
の１つに結合される。フリップフロップ２０６の出力は
フリップフロップ２０８のＤ入力に結合される。フリッ
プフロップ２０８のＱ出力はＮＡＮＤゲート２１０の第
２の入力に結合される。ＮＡＮＤゲート２１０の出力は
制限されたリセット信号を与える。
【００２０】オンチップリセット回路１０６はシステム
リセット信号およびクロック信号を入力として受取る。
リセット回路１０６は、システムリセット遷移端縁で予
め定められたクロック周期、たとえば２クロック周期で
リセットし、それからリセット信号はシステムリセット
がなおリセット状態にある間に消える。システムリセッ
トは遅延線回路１００をリセットするのに必要な２クロ
ック周期よりも遙かに長いので、システムリセットの残
された時間は遅延線回路１００が定常の状態に達するこ
とを可能にするだろう。リセットに要する時間は、利用
される論理ゲートの数および種類により、様々な長さを
とり得ることを理解されたい。
【００２１】このリセット方法の利点は、遅延線回路１
００の動作をモニタし、遅延線が分数調波モードで動作
するときにリセット信号を発生するための、検知回路が
不要であることである。したがって、このリセットの方
法は従来の遅延線回路よりも遙かに信頼性が高い。
【００２２】図７のタイミング図は、ＣＬＫ２０が正確
な入力２０Ｍｈｚ基準クロックであり、ＤＡＴ１−ＤＡ
Ｔ１０が遅延を真に表わす１０個のスタガタイミングパ
ルスである設計のものである。図示されるように、遅延
の立上がりおよび立下がり端縁は正確に表わされてい
る。したがって、遅延は従来の遅延線回路で与えられる
遅延よりも遙かに正確である。
【００２３】この明細書で述べられる正確な遅延線回路
１００は、より単純なリセット方式を用い、遅延線がそ
の基本モードで動作するのに必要なリセット要求を達成
し、また多くのアプリケーションにとって望ましい入力
基準クロックの真のタイミング遅延を与える。
【００２４】再び図１を参照して、送信機状態マシン１
４は、送信機状態マシン１４が予め定められたタイミン
グの間隔で出力コードシーケンスを発生するように、入
力データパターンと遅延線回路からのスタガタイミング
パルスとを結合する。この出力コードシーケンスは次に
ディジタルアナログ変換器（ＤＡＣ）１８により利用さ
れ、正弦状のアナログ波形を再構築する。
【００２５】このコード化方式により、出力コードが入
力データおよびスタガタイミングパルスより直接発生さ
れ、したがって能動フィルタ処理技術を用いるために複
雑なステートマシンおよびＲＯＭが必要となる、従来の
方策が避けられる。出力コードは正確な入力２０Ｍｈｚ
クロックおよびジッタのないマンチェスタコード化デー
タと直接同期化されるため、コード化方式からの出力ジ
ッタは最小限になる。送信機ステートマシンは１つの実
施例では交換網装置として実現され得る。
【００２６】図８のタイミング図は、データが入力デー
タパターンであり、ｃｋ２０（０）−ｃｋ２０（９）が
１０個のスタガタイミングパルスであり、ｏｕｔ（０）
−ｏｕｔ（９）が入力データパターンに関連する１０個
のビット線である設計のものである。
【００２７】イネーブルステートマシンの１６個の主機
能は、ＤＡＣ１８を能動化し、また伝送終了区切り符号
（ＥＴＤ）およびリンクパルス発生の間、パルス幅伸張
機能を提供することである。
【００２８】好ましい実施例におけるＤＡＣ１８は、４
ビットの全差動電流ＤＡＣである。ＤＡＣ１８はコード
化方式出力からのディジタルコード化情報を、その対応
するアナログ出力信号に変換するために用いられる。ど
のビットも正弦波形の予め割当てられた点に対応し、最
大の周波数スペクトルを与えるように、ＤＡＣは重み付
けされる。好ましい実施例では、ＤＡＣ１８からの電流
出力は、２つの抵抗網２０を通して電圧に変換され、こ
の電圧は撚り対線ワイヤにかかる公称±２．５Ｖの電圧
の揺れを与える。高周波標本化信号折返し歪はしたがっ
て、２つの抵抗器とその間のキャパシタとで形成される
第１次ＲＣローパスフィルタ２２を用いてフィルタ処理
される。
【００２９】図９は、この発明に従う、ＰＷＴ回路１０
が連続する１０Ｍｈｚ出力データを伝送するときの，Ｐ
ＷＴ回路１０の出力のタイミング図を示す。図示のよう
に、出力はほぼ正弦関数を表わす。
【００３０】この明細書で述べられた、予めコード化さ
れた波形整形送信機は、単純にコード化された方式を用
い、必要とされる第５から第７次外部楕円送信フィルタ
を実現する。好ましい実施例において、分数調波周波数
は、ＩＥＥＥ標準８０２．３１０ＢＡＳＥ−Ｔ仕様に従
うオールワン マンチェスタコード化データにより回路
が駆動されるとき、基本周波数より少なくとも２７ｄＢ
下で維持され得る。回線の長さが０と１００メートルの
とき、ジッタがＩＥＥＥ標準８０２．３ １０ＢＡＳＥ
−Ｔ仕様よりも小さいことをシミュレーションが示して
いる。
【００３１】この発明は、図で示される実施例に従って
詳述されてきたが、当業者には、それらの実施例には変
型があり、それらの変型はこの発明の精神および範囲内
であることを認識するであろう。
【００３２】したがって、多くの修正が、この発明の精
神および範囲から逸れることなく当業者により行なわ
れ、その発明の範囲は前掲の特許請求の範囲により規定
される。
【図面の簡単な説明】
【図１】この発明に従う、予めコード化された波形整形
送信機のブロック図である。
【図２】この発明に従う、遅延回路のブロック図であ
る。
【図３】この発明に従う、遅延回路のブロック図であ
る。
【図４】この発明に従う、遅延回路のブロック図であ
る。
【図５】この発明に従う、電圧制御された遅延セルのブ
ロック図である。
【図６】この発明に従う、オンチップリセットセルのブ
ロック図である。
【図７】この発明に従う、入力基準クロックに対する各
遅延線での出力波形を示す図である。
【図８】図１の予めコード化された波形整形送信機の動
作のタイミング図である。
【図９】図１の予めコード化された波形整形送信機の出
力の波形を示す図である。
【符号の説明】
１０ 予めコード化された波形整形送信機（ＰＷＴ） １２ 遅延線回路 １４ 送信機ステートマシン １８ ディジタルアナログ変換器（ＤＡＣ）

Claims (21)

    【特許請求の範囲】
  1. 【請求項１】 クロック信号を受取り、複数の遅延クロ
    ック信号を与えるための遅延線回路と、 遅延線回路に結合され、データ信号およびクロック信号
    を受取り複数の予めコード化されたスタガ時間遅延出力
    データを伝送するための、送信機ステートマシン手段
    と、 予めコード化された複数のスタガ時間遅延データに応答
    し、予め定められた出力信号を与えるための、ディジタ
    ルアナログ変換器（ＤＡＣ）とを含む、予めコード化さ
    れた波形整形送信機（ＰＷＴ）。
  2. 【請求項２】 ＤＡＣ手段は４ビットの差動電流ＤＡＣ
    を含む、請求項１に記載の波形整形送信機。
  3. 【請求項３】 送信機ステートマシン手段は、送信機ス
    テートマシンを能動化し、クロック信号のパルス幅を伸
    張するためのイネーブル手段をさらに含む、請求項１に
    記載の波形整形送信機。
  4. 【請求項４】 遅延線回路は、 クロック信号を受取るための遅延段をさらに含み、遅延
    段は、互いに結合され遅延クロック信号を与える複数の
    遅延セルを有し、前記遅延線回路はさらに、 遅延段に結合され、遅延クロック信号およびクロック信
    号を標本化し、位相の相違を決定するためのサンプルホ
    ールド回路と、 遅延段およびサンプルホールド回路に結合され、システ
    ムリセット信号とクロック信号とを受取るため、および
    システムリセット信号の遷移の端縁で所定の時間の間リ
    セットするためのリセット制限回路とを含む、請求項１
    に記載の波形整形送信機。
  5. 【請求項５】 複数の遅延セルの各々は第１および第２
    の遅延回路を含む、請求項２に記載の波形整形送信機。
  6. 【請求項６】 複数の遅延セルの各々はゼロ移相遅延セ
    ルを含む、請求項３に記載の波形整形送信機。
  7. 【請求項７】 リセット制限回路は、 システムリセット信号を受取るためのリセット手段と、 リセット手段に結合され、クロック信号およびリセット
    手段からの出力信号を受取るための、所定時間設定手段
    と、 リセット手段および所定時間設定手段に結合され、シス
    テムリセット時間よりも短い所定の時間に制限されるリ
    セット信号を与えるための、論理ゲートとをさらに含
    む、請求項４に記載の波形整形送信機。
  8. 【請求項８】 リセット手段は第１のフリップフロップ
    手段を含む請求項４に記載の波形整形送信機。
  9. 【請求項９】 所定時間設定手段は、 第１のフリップフロップ手段に結合された第２のフリッ
    プフロップ手段と、 第２のフリップフロップ手段に結合され、クロック信号
    を受取り、第２のフリップフロップ手段からの出力を受
    取るための第３のフリップフロップ手段とを含む、請求
    項４に記載の波形整形送信機。
  10. 【請求項１０】 論理ゲートはＮＡＮＤゲートを含む、
    請求項６に記載の波形整形送信機。
  11. 【請求項１１】 リセット制限回路は、 システムリセット信号を受取るための第１のフリップフ
    ロップ手段と、 第１のフリップフロップ手段に結合され、クロック信号
    および第１のフリップフロップ手段からの出力信号を受
    取るための第２のフリップフロップ手段と、 第２のフリップフロップ手段に結合され、クロック信号
    を受取り、第２のフリップフロップ手段からの出力を受
    取るための第３のフリップフロップ手段と、 第１のフリップフロップ手段および第３のフリップフロ
    ップ手段に結合され、システムリセット時間よりも短い
    所定の時間に制限されるリセット信号を与えるための、
    論理ゲートとをさらに含む、請求項２に記載の波形整形
    送信機。
  12. 【請求項１２】 第１のフリップフロップ手段はリセッ
    トフリップフロップおよびリセットフリップフロップの
    入力に結合されたインバータを含む、請求項１１に記載
    の波形整形送信機。
  13. 【請求項１３】 第２のおよび第３のフリップフロップ
    手段はＤフリップフロップを含む、請求項１１に記載の
    波形整形送信機。
  14. 【請求項１４】 論理ゲートはＮＡＮＤゲートを含む、
    請求項１１に記載の波形整形送信機。
  15. 【請求項１５】 予めコード化された波形整形送信機
    （ＰＷＴ）であって、 クロック信号を受取り複数の遅延クロック信号を与える
    ための遅延線回路を含み、遅延線回路はさらに、クロッ
    ク信号を受取るための遅延段を備え、前記遅延段は、互
    いに結合され遅延クロック信号を与える複数の遅延セル
    を有し、遅延線回路はさらに、遅延段に結合され遅延ク
    ロック信号およびクロック信号を標本化し位相の差異を
    決定するためのサンプルホールド回路と、遅延段とサン
    プルホールド回路とに結合されシステムリセット信号と
    クロック信号とを受取るためおよび所定の時間の間シス
    テムリセット信号の遷移の端縁でリセットするためのリ
    セット制限回路とを備え、前記リセット制限回路はさら
    に、システムリセット信号を受取るための第１のフリッ
    プフロップ手段と、第１のフリップフロップ手段に結合
    されクロック信号および第１のフリップフロップ手段か
    らの出力を受取るための第２のフリップフロップ手段
    と、第２のフリップフロップ手段に結合されクロック信
    号を受取り第２のフリップフロップ手段からの出力を受
    取るための第３のフリップフロップ手段と、第１のフリ
    ップフロップ手段および第３のフリップフロップ手段に
    結合されシステムリセット時間よりも短い所定の時間に
    制限されるリセット信号を与えるための論理ゲートとを
    備え、前記波形整形送信機はさらに、 遅延線回路に結合され、データ信号およびクロック信号
    を受取り複数の予めコード化されたスタガ時間遅延出力
    データを伝送するための送信機ステートマシンと、 予めコード化された複数のスタガ時間遅延データに応答
    して、予め定められた出力信号を与えるためのディジタ
    ルアナログ変換器（ＤＡＣ）手段とを含む、予めコード
    化された波形整形送信機。
  16. 【請求項１６】 前記第１のフリップフロップ手段は、
    リセットフリップフロップとリセットフリップフロップ
    の入力に結合されたインバータとを含む、請求項１５に
    記載の波形整形送信機。
  17. 【請求項１７】 第２のおよび第３のフリップフロップ
    手段はＤフリップフロップを含む、請求項１５に記載の
    波形整形送信機。
  18. 【請求項１８】 論理ゲートはＮＡＮＤゲートを含む、
    請求項１５に記載の波形整形送信機。
  19. 【請求項１９】 予めコード化された波形整形送信機
    （ＰＷＴ）であって、 クロック信号を受取り複数の遅延クロック信号を与える
    ための遅延線回路を含み、前記遅延線回路はさらに、ク
    ロック信号を受取るための遅延段を備え、前記遅延段
    は、互いに結合され遅延クロック信号を与えるための複
    数の遅延セルを有し、前記複数の遅延セルの各々は第１
    および第２の遅延回路とゼロ移相遅延セルとを有し、前
    記遅延線回路はさらに、遅延段に結合され遅延クロック
    信号およびクロック信号を標本化し位相の差異を決定す
    るためのサンプルホールド回路と、遅延段とサンプルホ
    ールド回路とに結合されシステムリセット信号とクロッ
    ク信号とを受取るためおよび所定の時間の間システムリ
    セット信号の遷移の端縁でリセットするためのリセット
    制限回路とを備え、前記リセット制限回路はさらに、シ
    ステムリセット信号を受取るためのリセット手段と、リ
    セット手段に結合されクロック信号およびリセット手段
    からの出力信号を受取るための所定時間設定手段と、リ
    セット手段および所定時間設定手段に結合されシステム
    リセット時間よりも短い所定の時間に制限されるリセッ
    ト信号を与えるための論理ゲートとを有し、前記予めコ
    ード化された波形整形送信機はさらに、 前記遅延線回路に結合され、データ信号およびクロック
    信号を受取り複数の予めコード化されたスタガ時間遅延
    出力データを伝送するための送信機ステートマシンと、
    予めコード化された複数のスタガ時間遅延データに応答
    して、予め定められた出力信号を与えるためのディジタ
    ルアナログ変換器（ＤＡＣ）手段とを含む、予めコード
    化された波形整形送信機。
  20. 【請求項２０】 ＤＡＣ手段は４ビットの差動電流ＤＡ
    Ｃを含む、請求項１９に記載の波形整形送信機。
  21. 【請求項２１】 送信機ステートマシン手段はさらに、
    送信機ステートマシンを能動化し、クロック信号のパル
    ス幅を伸張するためのイネーブル手段を含む、請求項１
    ９に記載の波形整形送信機。
JP7057034A 1994-03-17 1995-03-16 予めコード化された波形整形送信機 Pending JPH07273675A (ja)

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