JPH11177406A - 集積回路 - Google Patents
集積回路Info
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- JPH11177406A JPH11177406A JP10166863A JP16686398A JPH11177406A JP H11177406 A JPH11177406 A JP H11177406A JP 10166863 A JP10166863 A JP 10166863A JP 16686398 A JP16686398 A JP 16686398A JP H11177406 A JPH11177406 A JP H11177406A
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B3/00—Line transmission systems
- H04B3/54—Systems for transmission via power distribution lines
- H04B3/548—Systems for transmission via power distribution lines the power on the line being DC
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B2203/00—Indexing scheme relating to line transmission systems
- H04B2203/54—Aspects of powerline communications not already covered by H04B3/54 and its subgroups
- H04B2203/5462—Systems for power line communications
- H04B2203/547—Systems for power line communications via DC power distribution
-
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- Engineering & Computer Science (AREA)
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- Signal Processing (AREA)
- Logic Circuits (AREA)
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 電源線を介して信号転送を実現するチップ間
信号伝送回路および方法を提供することである。 【解決手段】 並列データビットが直列データストリー
ムに直列化されて電源線を介して源半導体装置から宛先
半導体装置へ送られる。宛先半導体装置は、この直列デ
ータストリームを受け、ハイパスフィルタを使用して電
源線の高周波成分を選択し、直列データストリームを並
列ビットに非直列化する。電源線とチップとを相互接続
するローパスフィルタは、チップの機能素子を動作させ
るのに安定した電源電位を提供する。
信号伝送回路および方法を提供することである。 【解決手段】 並列データビットが直列データストリー
ムに直列化されて電源線を介して源半導体装置から宛先
半導体装置へ送られる。宛先半導体装置は、この直列デ
ータストリームを受け、ハイパスフィルタを使用して電
源線の高周波成分を選択し、直列データストリームを並
列ビットに非直列化する。電源線とチップとを相互接続
するローパスフィルタは、チップの機能素子を動作させ
るのに安定した電源電位を提供する。
Description
【０００１】
【技術分野】本発明は、一般に半導体装置に関し、かつ
より特定的には装置間信号転送回路および方法に関す
る。
より特定的には装置間信号転送回路および方法に関す
る。
【０００２】
【背景技術】今日の半導体集積回路装置または「チッ
プ」は、ピンを介して外部と電気的接続を構成する。特
に、ピンは、チップへ電力および接地基準電位を供給す
るのに使用される。たとえば、ＣＭＯＳまたはＴＴＬ半
導体装置は、あるピンを介して５Ｖの電源電位を受けか
つ他のピンを介して０Ｖの接地電位を受ける。ＥＣＬ等
の、他の論理形式で実現される集積回路は、電源および
接地として他の基準電位レベルを受け、しかも複数の電
源電位を受けることが可能である。
プ」は、ピンを介して外部と電気的接続を構成する。特
に、ピンは、チップへ電力および接地基準電位を供給す
るのに使用される。たとえば、ＣＭＯＳまたはＴＴＬ半
導体装置は、あるピンを介して５Ｖの電源電位を受けか
つ他のピンを介して０Ｖの接地電位を受ける。ＥＣＬ等
の、他の論理形式で実現される集積回路は、電源および
接地として他の基準電位レベルを受け、しかも複数の電
源電位を受けることが可能である。
【０００３】ピンはまたチップ間で電気信号を運ぶため
にも使用される。特に、ピンは、あるチップから他のチ
ップへのビットデータの転送用電気接続部を構成する。
従来技術のチップでは、複数のピンを用いて複数のビッ
トデータを入力かつ出力する。たとえば、図１におい
て、従来技術のＩＣ１００は、８ビットの並列データ
（「バイト」）を、伝送データピンＤ０からＤ７および
伝送データストローブピンＴＤＳを用いて、ＩＣ１１０
へ伝送する。伝送データストローブピンＴＤＳは、ピン
Ｄ０からＤ７上の複数ビットデータが有効であることを
知らせるために使用される。ＩＣ１１０は、受信データ
ストローブＲＤＳによる信号を受け、ピンＤ０からＤ７
のバイトを受ける。図１のピンＤ０からＤ７は、双方向
性であり、同じピンを介してデータの送信および受信双
方が可能である。
にも使用される。特に、ピンは、あるチップから他のチ
ップへのビットデータの転送用電気接続部を構成する。
従来技術のチップでは、複数のピンを用いて複数のビッ
トデータを入力かつ出力する。たとえば、図１におい
て、従来技術のＩＣ１００は、８ビットの並列データ
（「バイト」）を、伝送データピンＤ０からＤ７および
伝送データストローブピンＴＤＳを用いて、ＩＣ１１０
へ伝送する。伝送データストローブピンＴＤＳは、ピン
Ｄ０からＤ７上の複数ビットデータが有効であることを
知らせるために使用される。ＩＣ１１０は、受信データ
ストローブＲＤＳによる信号を受け、ピンＤ０からＤ７
のバイトを受ける。図１のピンＤ０からＤ７は、双方向
性であり、同じピンを介してデータの送信および受信双
方が可能である。
【０００４】ＩＣ１００は、ピンＤ０からＤ７上のデー
タが読出の準備ができていることを示す信号を受けるた
めの受信データストローブピンＲＤＳをさらに備える。
この構成において、各チップについて合計１２本のピン
のうち、信号を送るのに必要とされるピンの数は１０で
あり、かつ基準電位を受けるために必要とされるピンの
数は２である。
タが読出の準備ができていることを示す信号を受けるた
めの受信データストローブピンＲＤＳをさらに備える。
この構成において、各チップについて合計１２本のピン
のうち、信号を送るのに必要とされるピンの数は１０で
あり、かつ基準電位を受けるために必要とされるピンの
数は２である。
【０００５】ピンは必要ではあるが、チップ上にスペー
スをとり、そのため実装に費用を要することが多い。し
たがって、半導体装置が必要とするピンの数を飛躍的に
減少させるという需要が存在する。
スをとり、そのため実装に費用を要することが多い。し
たがって、半導体装置が必要とするピンの数を飛躍的に
減少させるという需要が存在する。
【０００６】
【発明の開示】本発明によれば、チップ間で信号を転送
するための回路は電源ピンを含む。同電源ピンは、チッ
プを電源線に結合する。第１のフィルタを、チップの電
源ピンおよび機能素子に結合して、電源線からチップの
機能素子へ低周波信号を供給する。第２のフィルタを電
源ピンとトランシーバとの間に結合して、電源線の高周
波信号成分をトランシーバに供給する。トランシーバ
は、第２のフィルタとチップ機能素子とに結合されてお
り、電源線から／へ受ける／供給する複数のビットデー
タを直列化／非直列化するように構成され、チップ間の
信号転送が行なわれる。
するための回路は電源ピンを含む。同電源ピンは、チッ
プを電源線に結合する。第１のフィルタを、チップの電
源ピンおよび機能素子に結合して、電源線からチップの
機能素子へ低周波信号を供給する。第２のフィルタを電
源ピンとトランシーバとの間に結合して、電源線の高周
波信号成分をトランシーバに供給する。トランシーバ
は、第２のフィルタとチップ機能素子とに結合されてお
り、電源線から／へ受ける／供給する複数のビットデー
タを直列化／非直列化するように構成され、チップ間の
信号転送が行なわれる。
【０００７】本発明の他の局面においては、半導体装置
のネットワークが共通の電源線を備え、各半導体装置が
電源線に結合された電源ピンを有する。第１のフィルタ
がチップの電源ピンおよび機能素子に結合されて、チッ
プ機能素子へ電源線からの低周波信号を供給する。第２
のフィルタは、電源ピンとトランシーバとの間に結合さ
れて、電線からの高周波信号成分をトランシーバに供給
する。トランシーバは、第２のフィルタおよびチップの
機能素子に結合されており、電源線から／への高周波成
分としての、チップ機能素子のための複数のビットデー
タを直列化／非直列化するよう構成されている。
のネットワークが共通の電源線を備え、各半導体装置が
電源線に結合された電源ピンを有する。第１のフィルタ
がチップの電源ピンおよび機能素子に結合されて、チッ
プ機能素子へ電源線からの低周波信号を供給する。第２
のフィルタは、電源ピンとトランシーバとの間に結合さ
れて、電線からの高周波信号成分をトランシーバに供給
する。トランシーバは、第２のフィルタおよびチップの
機能素子に結合されており、電源線から／への高周波成
分としての、チップ機能素子のための複数のビットデー
タを直列化／非直列化するよう構成されている。
【０００８】本発明の他の局面においては、源半導体装
置と宛先半導体装置との間の通信方法が、ビットを直列
データストリームに直列化して、この直列データストリ
ームを電源線へ出力するステップを含む。同方法は、直
列データストリームを電源からの高周波成分としてフィ
ルタ処理しかつ直列データストリームを非直列化するス
テップを含む。
置と宛先半導体装置との間の通信方法が、ビットを直列
データストリームに直列化して、この直列データストリ
ームを電源線へ出力するステップを含む。同方法は、直
列データストリームを電源からの高周波成分としてフィ
ルタ処理しかつ直列データストリームを非直列化するス
テップを含む。
【０００９】本発明は限定目的ではなく例示目的で添付
の図面に図示されており、図面において同様の参照番号
は類似する要素を指す。
の図面に図示されており、図面において同様の参照番号
は類似する要素を指す。
【００１０】
【発明を実施するためのベストモード】集積回路の電源
ピンを介して信号を送るための回路および方法について
説明する。以下の説明においては、説明の目的で、具体
的に詳説して、本発明の完全な理解を図るものである。
しかしながら、本発明は、これら具体的詳細によらず実
施可能であることは明らかである。これ以外に、周知の
構造および装置については本発明が不必要にわかりにく
くなることを避けるため、ブロック図の形で示す。
ピンを介して信号を送るための回路および方法について
説明する。以下の説明においては、説明の目的で、具体
的に詳説して、本発明の完全な理解を図るものである。
しかしながら、本発明は、これら具体的詳細によらず実
施可能であることは明らかである。これ以外に、周知の
構造および装置については本発明が不必要にわかりにく
くなることを避けるため、ブロック図の形で示す。
【００１１】図２を参照して、ＩＣ２００とＩＣ２１０
の間に電源線Ｖｃｃを介して直列リンク接続が構成され
る。この直列リンク接続によって、従来技術では複数の
ピンにより行なわれていた並列データの送受信が電源ピ
ンを介して直列に行なわれる。こうして、複数並列ピン
による構成を、単一電源ピンに置換える。
の間に電源線Ｖｃｃを介して直列リンク接続が構成され
る。この直列リンク接続によって、従来技術では複数の
ピンにより行なわれていた並列データの送受信が電源ピ
ンを介して直列に行なわれる。こうして、複数並列ピン
による構成を、単一電源ピンに置換える。
【００１２】ＩＣ２００は、各々電源線Ｖｃｃに結合さ
れたローパスフィルタ２０２とハイパスフィルタ２０４
とを備える。ローパスフィルタ２０２は、機能素子２０
８に結合され、同機能素子が半導体装置の機能を実現す
る。使用する半導体装置の目的に応じて、同チップ機能
素子は、計算または信号処理回路系を含み得る。トラン
シーバ２０６は、ハイパスフィルタ２０４およびチップ
機能素子２０８に結合される。
れたローパスフィルタ２０２とハイパスフィルタ２０４
とを備える。ローパスフィルタ２０２は、機能素子２０
８に結合され、同機能素子が半導体装置の機能を実現す
る。使用する半導体装置の目的に応じて、同チップ機能
素子は、計算または信号処理回路系を含み得る。トラン
シーバ２０６は、ハイパスフィルタ２０４およびチップ
機能素子２０８に結合される。
【００１３】同様に、ＩＣ２１０は、ローパスフィルタ
２１２、ハイパスフィルタ２１４、トランシーバ２１６
およびチップ機能素子２１８を含み、そのすべてがＩＣ
２００のそれぞれのコンポーネントと同じ態様で結合さ
れかつ動作する。
２１２、ハイパスフィルタ２１４、トランシーバ２１６
およびチップ機能素子２１８を含み、そのすべてがＩＣ
２００のそれぞれのコンポーネントと同じ態様で結合さ
れかつ動作する。
【００１４】ＩＣ２００は、以下のように電源線Ｖｃｃ
を介して複数ビットデータをＩＣ２１０へ伝送する。チ
ップ機能素子２０８は、トランシーバ２０６へ並列ビッ
トデータを送り、同トランシーバはこの複数のビットデ
ータを直列データストリームに直列化する。トランシー
バ２０６は、この直列データストリームを７ＧＨｚ等の
非常に速い速度で出力する。この直列データストリーム
は、ハイパスフィルタ２０４を介して高周波成分として
電源線Ｖｃｃへ送られる。
を介して複数ビットデータをＩＣ２１０へ伝送する。チ
ップ機能素子２０８は、トランシーバ２０６へ並列ビッ
トデータを送り、同トランシーバはこの複数のビットデ
ータを直列データストリームに直列化する。トランシー
バ２０６は、この直列データストリームを７ＧＨｚ等の
非常に速い速度で出力する。この直列データストリーム
は、ハイパスフィルタ２０４を介して高周波成分として
電源線Ｖｃｃへ送られる。
【００１５】ＩＣ２１０は、電源線Ｖｃｃの高周波成分
としてこの直列データストリームを受ける。ハイパスフ
ィルタ２１４は、電源線Ｖｃｃの高周波成分を抽出し
て、この高周波成分を直列データストリームとしてトラ
ンシーバ２１６へ伝送する。トランシーバ２１６はこの
直列データストリームを受けて、これを非直列化するこ
とによって伝送時の並列ビットデータに戻す。このよう
にして、複数ビットの信号が電源線Ｖｃｃを介して伝送
される。
としてこの直列データストリームを受ける。ハイパスフ
ィルタ２１４は、電源線Ｖｃｃの高周波成分を抽出し
て、この高周波成分を直列データストリームとしてトラ
ンシーバ２１６へ伝送する。トランシーバ２１６はこの
直列データストリームを受けて、これを非直列化するこ
とによって伝送時の並列ビットデータに戻す。このよう
にして、複数ビットの信号が電源線Ｖｃｃを介して伝送
される。
【００１６】電源基準電位は、電源線Ｖｃｃの低周波成
分である。したがって、ローパスフィルタ２０２とロー
パスフィルタ２１２は、低周波成分を抽出して、それぞ
れＩＣ２００とＩＣ２１０のコンポーネントへ安定した
電源電圧を供給する。
分である。したがって、ローパスフィルタ２０２とロー
パスフィルタ２１２は、低周波成分を抽出して、それぞ
れＩＣ２００とＩＣ２１０のコンポーネントへ安定した
電源電圧を供給する。
【００１７】一実施例によれば、ハイパスフィルタ２１
４とローパスフィルタ２０２とは標準的な、アナログの
１次ＲＣフィルタとして実現される。図３を参照して、
ローパスフィルタ３００は、電源線Ｖｃｃから接地に向
かって順に直列に結合された抵抗器３０２とキャパシタ
３０４とを含む。ローパスフィルタ３００の出力は、ノ
ード結合抵抗器３０２とキャパシタ３０４からタッピン
グされる。ハイパスフィルタ３１０は、電源線Ｖｃｃか
ら接地に向かって順に直列に結合されたキャパシタ３１
２と抵抗器３１４とを備える。ハイパスフィルタ３１０
の出力は、ノード結合キャパシタ３１２と抵抗器３１４
からタッピングされる。
４とローパスフィルタ２０２とは標準的な、アナログの
１次ＲＣフィルタとして実現される。図３を参照して、
ローパスフィルタ３００は、電源線Ｖｃｃから接地に向
かって順に直列に結合された抵抗器３０２とキャパシタ
３０４とを含む。ローパスフィルタ３００の出力は、ノ
ード結合抵抗器３０２とキャパシタ３０４からタッピン
グされる。ハイパスフィルタ３１０は、電源線Ｖｃｃか
ら接地に向かって順に直列に結合されたキャパシタ３１
２と抵抗器３１４とを備える。ハイパスフィルタ３１０
の出力は、ノード結合キャパシタ３１２と抵抗器３１４
からタッピングされる。
【００１８】ローパスフィルタ３００とハイパスフィル
タ３１０の抵抗および容量素子は、金属−酸化物−半導
体技術の分野で周知の技術により実現される。電源線信
号は、７ＧＨｚまでの、ＤＣ定常成分および高周波成分
のみを含むので、ローパスフィルタ３００およびハイパ
スフィルタ３１０の帯域幅は非常に大きくでき、性能に
悪影響を与えることはない。結果として、製造上の制約
に応じてフィルタの抵抗および容量値を選択する上で高
い融通性が確保される。
タ３１０の抵抗および容量素子は、金属−酸化物−半導
体技術の分野で周知の技術により実現される。電源線信
号は、７ＧＨｚまでの、ＤＣ定常成分および高周波成分
のみを含むので、ローパスフィルタ３００およびハイパ
スフィルタ３１０の帯域幅は非常に大きくでき、性能に
悪影響を与えることはない。結果として、製造上の制約
に応じてフィルタの抵抗および容量値を選択する上で高
い融通性が確保される。
【００１９】このようにして、チップへ電源および接地
電位を伝えかつ供給する双方の場合について、必要なピ
ンは、電源ＶＣＣ用１つと接地用１つ合計２つのピンの
みとなり、１２のピンを必要とした先ほどの従来技術の
例の半導体装置と対照をなす。したがって、半導体装置
が必要とするピンの数はかなり減少する。
電位を伝えかつ供給する双方の場合について、必要なピ
ンは、電源ＶＣＣ用１つと接地用１つ合計２つのピンの
みとなり、１２のピンを必要とした先ほどの従来技術の
例の半導体装置と対照をなす。したがって、半導体装置
が必要とするピンの数はかなり減少する。
【００２０】
【調整可能な遅延素子での直列化】本発明の一実施例に
よれば、トランシーバ２０６および２１６の回路部分
は、図３のトランシーバ３００として描かれる。トラン
シーバ３００は、シリアライザ３０２とデシリアライザ
３０４を含み、その両方がローカルクロック信号ＬＣＬ
Ｋを受ける。シリアライザ３０２は、並列伝送データＴ
ＤＡＴＡをさらに受け、直列データ出力ＳＥＲＯＵＴを
出力する。デシリアライザ３０４は、直列データ入力Ｓ
ＥＲＩＮをさらに受け、並列受信データＲＤＡＴＡを出
力する。
よれば、トランシーバ２０６および２１６の回路部分
は、図３のトランシーバ３００として描かれる。トラン
シーバ３００は、シリアライザ３０２とデシリアライザ
３０４を含み、その両方がローカルクロック信号ＬＣＬ
Ｋを受ける。シリアライザ３０２は、並列伝送データＴ
ＤＡＴＡをさらに受け、直列データ出力ＳＥＲＯＵＴを
出力する。デシリアライザ３０４は、直列データ入力Ｓ
ＥＲＩＮをさらに受け、並列受信データＲＤＡＴＡを出
力する。
【００２１】トランシーバ３００の直列化機能の構成に
ついては図４に示す。直列化機能は、ローカルクロック
信号ＬＣＬＫを受信すると、並列データビットＴＤＡＴ
Ａ（３：０）をラッチするよう構成された入力レジスタ
３１０を含む。入力レジスタ３１０は、複数の出力を与
え、その各々は複数のＭＯＳスイッチを含むゲートネッ
トワーク内のそれぞれのスイッチ３１２−３１８の入力
端子に結合される。複数のスイッチ３１２−３１８の出
力端子は、共通のノードに接続される。この共通のノー
ドには、プル・アップロード装置３２０と出力インバー
タ３２２とがさらに結合される。
ついては図４に示す。直列化機能は、ローカルクロック
信号ＬＣＬＫを受信すると、並列データビットＴＤＡＴ
Ａ（３：０）をラッチするよう構成された入力レジスタ
３１０を含む。入力レジスタ３１０は、複数の出力を与
え、その各々は複数のＭＯＳスイッチを含むゲートネッ
トワーク内のそれぞれのスイッチ３１２−３１８の入力
端子に結合される。複数のスイッチ３１２−３１８の出
力端子は、共通のノードに接続される。この共通のノー
ドには、プル・アップロード装置３２０と出力インバー
タ３２２とがさらに結合される。
【００２２】直列化機能は、ローカルクロック信号ＬＣ
ＬＫおよび調整可能な遅延素子３２４の出力を受けるパ
ルス発生器３２６を含み、同遅延素子もローカルクロッ
ク信号ＬＣＬＫを受ける。パルス発生器３２６の出力
は、遅延線３２８に結合され、同遅延線は直列に結合さ
れた複数の調整可能な遅延素子３２４を含む。遅延線３
２８は、始まりと、終りと、調整可能な遅延素子１つお
きの間に複数のタップＢＴ３−ＢＴ０を有する。各タッ
プ、ＢＴ３−ＢＴ０は、別個のスイッチ３１２−３１８
の制御端末に結合される。
ＬＫおよび調整可能な遅延素子３２４の出力を受けるパ
ルス発生器３２６を含み、同遅延素子もローカルクロッ
ク信号ＬＣＬＫを受ける。パルス発生器３２６の出力
は、遅延線３２８に結合され、同遅延線は直列に結合さ
れた複数の調整可能な遅延素子３２４を含む。遅延線３
２８は、始まりと、終りと、調整可能な遅延素子１つお
きの間に複数のタップＢＴ３−ＢＴ０を有する。各タッ
プ、ＢＴ３−ＢＴ０は、別個のスイッチ３１２−３１８
の制御端末に結合される。
【００２３】ローカルクロック信号ＬＣＬＫを受信する
と、入力レジスタ３１０は、ＴＤＡＴＡをラッチして、
ピンＴＤ′３、ＴＤ′２、ＴＤ′１、ＴＤ′０へ相補の
並列データを出力する。図４に示す実施例では、入力レ
ジスタ３１０は一度に４並列ビット分のデータを受け
る。しかしながら、発明の他の実施例では、入力レジス
タ３１０で異なる数の並列ビットを処理してもよい。シ
リアライザにより処理される正確なビットの数は構成ご
とにさまざまである。
と、入力レジスタ３１０は、ＴＤＡＴＡをラッチして、
ピンＴＤ′３、ＴＤ′２、ＴＤ′１、ＴＤ′０へ相補の
並列データを出力する。図４に示す実施例では、入力レ
ジスタ３１０は一度に４並列ビット分のデータを受け
る。しかしながら、発明の他の実施例では、入力レジス
タ３１０で異なる数の並列ビットを処理してもよい。シ
リアライザにより処理される正確なビットの数は構成ご
とにさまざまである。
【００２４】ローカルクロック信号ＬＣＬＫは、調整可
能な遅延素子３２４およびパルス発生器３２６に付与さ
れる。パルス発生器３２６は、各クロック期間、調整可
能な遅延素子３２４の遅延値により決定される幅のパル
スを出力する。遅延素子３２４の遅延値は、シリアライ
ザのビット期間の半分に較正される。
能な遅延素子３２４およびパルス発生器３２６に付与さ
れる。パルス発生器３２６は、各クロック期間、調整可
能な遅延素子３２４の遅延値により決定される幅のパル
スを出力する。遅延素子３２４の遅延値は、シリアライ
ザのビット期間の半分に較正される。
【００２５】シリアライザのビット期間は、ローカルク
ロック信号ＬＣＬＫの期間を入力レジスタ３１０が受け
る並列ビットの数で割ったものを超えない。図４に示す
実施例では、入力レジスタ３１０は４ビットのデータを
受けるので、ビット期間はローカルクロック信号ＬＣＬ
Ｋの期間の４分の１以下となる。
ロック信号ＬＣＬＫの期間を入力レジスタ３１０が受け
る並列ビットの数で割ったものを超えない。図４に示す
実施例では、入力レジスタ３１０は４ビットのデータを
受けるので、ビット期間はローカルクロック信号ＬＣＬ
Ｋの期間の４分の１以下となる。
【００２６】調整可能な遅延素子３２４は、好ましくは
制御可能な伝搬遅延を有するインバータである。好まし
い実施例においては、各遅延素子は、各々が予め定めら
れた寸法のＰチャネルトランジスタとＮチャネルトラン
ジスタを有する複数の並列接続のインバータを含む。伝
搬遅延は、並列接続のインバータの１以上を選択的に能
動化または不能化するデジタル選択制御信号（図示せ
ず）を送ることにより制御される。このようにして、こ
の複合インバータの入力しきい値電圧および電力の駆動
が調整され、制御可能な伝搬遅延を有する遅延素子が得
られる。調整可能な遅延素子３２４の構成および動作に
ついては、Woo に対し１９９３年６月１５日に発行され
た、米国特許第５，２２０，２１６号およびWoo に対し
１９９３年７月１３日に発行された米国特許第５，２２
７，６７９号に詳しく記載されており、これら特許をこ
こに引用により援用する。
制御可能な伝搬遅延を有するインバータである。好まし
い実施例においては、各遅延素子は、各々が予め定めら
れた寸法のＰチャネルトランジスタとＮチャネルトラン
ジスタを有する複数の並列接続のインバータを含む。伝
搬遅延は、並列接続のインバータの１以上を選択的に能
動化または不能化するデジタル選択制御信号（図示せ
ず）を送ることにより制御される。このようにして、こ
の複合インバータの入力しきい値電圧および電力の駆動
が調整され、制御可能な伝搬遅延を有する遅延素子が得
られる。調整可能な遅延素子３２４の構成および動作に
ついては、Woo に対し１９９３年６月１５日に発行され
た、米国特許第５，２２０，２１６号およびWoo に対し
１９９３年７月１３日に発行された米国特許第５，２２
７，６７９号に詳しく記載されており、これら特許をこ
こに引用により援用する。
【００２７】パルス発生器３２６により発生されたパル
スは、複数の調整可能な遅延素子３４を含む遅延線３２
８を介して伝送され、遅延素子の各々はビット期間の半
分以下の遅延値を有するように較正されている。第１番
目のビット以降シリアライザが取扱う並列ビットごとに
遅延線において２つの遅延素子３２４が設けられる。４
ビットの並列データが入力される場合、６つの遅延素子
３２４が必要である。ＢＴ０からＢＴ３は、遅延線から
のタップであり、ビット期間によって時間的に分離され
た遅延信号を付与する。
スは、複数の調整可能な遅延素子３４を含む遅延線３２
８を介して伝送され、遅延素子の各々はビット期間の半
分以下の遅延値を有するように較正されている。第１番
目のビット以降シリアライザが取扱う並列ビットごとに
遅延線において２つの遅延素子３２４が設けられる。４
ビットの並列データが入力される場合、６つの遅延素子
３２４が必要である。ＢＴ０からＢＴ３は、遅延線から
のタップであり、ビット期間によって時間的に分離され
た遅延信号を付与する。
【００２８】ＢＴ３のパルスが到着すると、ゲートネッ
トワークのスイッチ３１２はパルス幅またはビット期間
の半分の期間オンになる。ＴＤＡＴＡ（３）が論理１で
あれば、ＴＤ′３は論理０の補数値である。スイッチ３
１２がオンになると、ＴＤ′３はインバータ３２２へ伝
送され、その後線ＳＥＲＯＵＴに対して駆動される。同
様に、パルスは遅延線を伝搬して、ゲートネットワーク
のスイッチ３１４、３１６および３１８が連続的にオン
にされ、ＴＤ′２、ＴＤ′１、ＴＤ′０がそれぞれ伝送
されて、並列ビットの各ビットが直列に送られる。スイ
ッチ３１２から３１８のうちいずれもオンになっていな
い場合、ロード素子３２０がインバータ３２２への入力
をハイにし、低い出力電圧となる。
トワークのスイッチ３１２はパルス幅またはビット期間
の半分の期間オンになる。ＴＤＡＴＡ（３）が論理１で
あれば、ＴＤ′３は論理０の補数値である。スイッチ３
１２がオンになると、ＴＤ′３はインバータ３２２へ伝
送され、その後線ＳＥＲＯＵＴに対して駆動される。同
様に、パルスは遅延線を伝搬して、ゲートネットワーク
のスイッチ３１４、３１６および３１８が連続的にオン
にされ、ＴＤ′２、ＴＤ′１、ＴＤ′０がそれぞれ伝送
されて、並列ビットの各ビットが直列に送られる。スイ
ッチ３１２から３１８のうちいずれもオンになっていな
い場合、ロード素子３２０がインバータ３２２への入力
をハイにし、低い出力電圧となる。
【００２９】シリアライザ３２２の伝送速度は高い。た
とえば、調整可能な遅延素子３２４が一貫した７０ｐｓ
の遅延を有するように較正されている場合、シリアライ
ザ３２２の伝送速度は１４０ｐｓ／ビットまたは約７Ｇ
Ｈｚである。
とえば、調整可能な遅延素子３２４が一貫した７０ｐｓ
の遅延を有するように較正されている場合、シリアライ
ザ３２２の伝送速度は１４０ｐｓ／ビットまたは約７Ｇ
Ｈｚである。
【００３０】
【調整可能な遅延素子を用いた非直列化】本発明の同じ
実施例において、トランシーバ３００は図４に示すよう
な非直列化回路系を含む。ＳＥＲＩＮ線は直列接続され
た調整可能な遅延素子３２２を含む遅延線３３０に接続
される。調整可能遅延素子３２３は、調整可能遅延素子
３２４同様に構成されかつ同様にトランシーバのビット
期間の半分に較正されている。
実施例において、トランシーバ３００は図４に示すよう
な非直列化回路系を含む。ＳＥＲＩＮ線は直列接続され
た調整可能な遅延素子３２２を含む遅延線３３０に接続
される。調整可能遅延素子３２３は、調整可能遅延素子
３２４同様に構成されかつ同様にトランシーバのビット
期間の半分に較正されている。
【００３１】遅延線３３０は、調整可能遅延素子３３２
１つおきの後にタッピングされて、出力レジスタ３３４
の入力ＲＤ０からＲＤ３に結合される。出力レジスタ３
３４もローカルクロック信号ＬＣＬＫによりクロック入
力を供給される。ローカルクロック信号ＬＣＬＫがハイ
になると、入力ＲＤ０からＲＤ３上のデータがラッチさ
れてＲＤＡＴＡ（３：０）として出力される。
１つおきの後にタッピングされて、出力レジスタ３３４
の入力ＲＤ０からＲＤ３に結合される。出力レジスタ３
３４もローカルクロック信号ＬＣＬＫによりクロック入
力を供給される。ローカルクロック信号ＬＣＬＫがハイ
になると、入力ＲＤ０からＲＤ３上のデータがラッチさ
れてＲＤＡＴＡ（３：０）として出力される。
【００３２】シリアライザ３０２用の図４に示す非直列
化回路系は、ビット期間分間隔をあけられたビットから
なる直列データストリームを生成する。デシリアライザ
３０４用の図５に示す非直列化回路系は、ビット期間分
間隔をあけられたビットからなる直列データストリーム
をタッピングする。したがって、デシリアライザ３０４
は、シリアライザ３０２により直列化された複数ビット
データを再構築することができる。
化回路系は、ビット期間分間隔をあけられたビットから
なる直列データストリームを生成する。デシリアライザ
３０４用の図５に示す非直列化回路系は、ビット期間分
間隔をあけられたビットからなる直列データストリーム
をタッピングする。したがって、デシリアライザ３０４
は、シリアライザ３０２により直列化された複数ビット
データを再構築することができる。
【００３３】
【位相独立トランシーバ】デシリアライザ３０４は、線
ＳＥＲＩＮ上の直列データストリームの位相に感受性が
ある。直流データストリームがローカルクロック信号Ｌ
ＣＬＫと異なる位相にあれば、直列データストリームの
ビットデータを不正確にラッチしてしまう可能性があ
る。たとえば、直列データストリームが１ビット期間分
異なる位相にある場合、ビットＴＤＡＴＡ（０）はＲＤ
ＡＴＡ（１）として誤って受け取られ、ＴＤＡＴＡ
（１）はＲＤＡＴＡ（２）として…それぞれ受け取られ
る可能性がある。したがって、本発明の一実施例は、図
６にトランシーバ４００として示しかつ１９９５年３月
２１日にGuo に対して発行された米国特許第５，４０
０，３７０号に記載の高速位相独立トランシーバを提供
する。
ＳＥＲＩＮ上の直列データストリームの位相に感受性が
ある。直流データストリームがローカルクロック信号Ｌ
ＣＬＫと異なる位相にあれば、直列データストリームの
ビットデータを不正確にラッチしてしまう可能性があ
る。たとえば、直列データストリームが１ビット期間分
異なる位相にある場合、ビットＴＤＡＴＡ（０）はＲＤ
ＡＴＡ（１）として誤って受け取られ、ＴＤＡＴＡ
（１）はＲＤＡＴＡ（２）として…それぞれ受け取られ
る可能性がある。したがって、本発明の一実施例は、図
６にトランシーバ４００として示しかつ１９９５年３月
２１日にGuo に対して発行された米国特許第５，４０
０，３７０号に記載の高速位相独立トランシーバを提供
する。
【００３４】トランシーバ４００は、データ記憶、タイ
ミングまたは他の機能について、キャパシタ等の大型で
ひとまとめになったアナログコンポーネントを構成しな
いという点で全くデジタルなので、大規模集積回路上に
簡単に構成される。トランシーバ４００は、デシリアラ
イザ４１０、デジタル位相調整回路４２０、およびシリ
アライザ４３０という３つの主要なコンポーネントを有
する。１９９４年９月２０日にGuo 他に対し発行され
た、米国特許第５，３４９，６１２号（ここに引用によ
り援用）に記載のシリアライザ４３０は、ローカルクロ
ックＬＣＬＫによりクロックされるＮビットのニブル
で、並列のデータパッケージＴＤＡＴＡを受ける。Ｎビ
ットのニブルＴＤＡＴＡを直列化する際のシリアライザ
４３０の動作について、図７のタイミング図を参照して
説明する。
ミングまたは他の機能について、キャパシタ等の大型で
ひとまとめになったアナログコンポーネントを構成しな
いという点で全くデジタルなので、大規模集積回路上に
簡単に構成される。トランシーバ４００は、デシリアラ
イザ４１０、デジタル位相調整回路４２０、およびシリ
アライザ４３０という３つの主要なコンポーネントを有
する。１９９４年９月２０日にGuo 他に対し発行され
た、米国特許第５，３４９，６１２号（ここに引用によ
り援用）に記載のシリアライザ４３０は、ローカルクロ
ックＬＣＬＫによりクロックされるＮビットのニブル
で、並列のデータパッケージＴＤＡＴＡを受ける。Ｎビ
ットのニブルＴＤＡＴＡを直列化する際のシリアライザ
４３０の動作について、図７のタイミング図を参照して
説明する。
【００３５】ローカルクロックＬＣＬＫの各サイクルの
間、シリアライザ４３０は、Ｎサイクルのビットクロッ
クＢＣＬＫを発生し、第１のビットクロックサイクルは
ローカルクロックＬＣＬＫのエッジと整列する。ビット
クロックＢＣＬＫの期間は、ローカルクロックＬＣＬＫ
をＮで除算した期間以下だが、このビットクロック期間
は必ずしもローカルクロック期間の整数分の１である必
要はない。ビットクロックＢＣＬＫのサイクルは、調整
可能なデジタル遅延素子のカスケードにより生成される
が、同遅延素子は１９９５年１０月１０日付でGuo 他に
発行された、米国特許第５，４５７，７１９号に記載の
シリアライザ４３０のオンチップデジタルサーボサブコ
ンポーネントにより較正されることが好ましい。較正回
路の結果は、シリアライザ４３０から信号ＡＤＪとして
送られ、デジタル位相調整回路４２０の調整可能なデジ
タル遅延素子も較正する。
間、シリアライザ４３０は、Ｎサイクルのビットクロッ
クＢＣＬＫを発生し、第１のビットクロックサイクルは
ローカルクロックＬＣＬＫのエッジと整列する。ビット
クロックＢＣＬＫの期間は、ローカルクロックＬＣＬＫ
をＮで除算した期間以下だが、このビットクロック期間
は必ずしもローカルクロック期間の整数分の１である必
要はない。ビットクロックＢＣＬＫのサイクルは、調整
可能なデジタル遅延素子のカスケードにより生成される
が、同遅延素子は１９９５年１０月１０日付でGuo 他に
発行された、米国特許第５，４５７，７１９号に記載の
シリアライザ４３０のオンチップデジタルサーボサブコ
ンポーネントにより較正されることが好ましい。較正回
路の結果は、シリアライザ４３０から信号ＡＤＪとして
送られ、デジタル位相調整回路４２０の調整可能なデジ
タル遅延素子も較正する。
【００３６】並列データニブルＴＤＡＴＡおよび発生さ
れたビットクロックＢＣＬＫを受けて、シリアライザ４
３０はニブルＴＤＡＴＡをビットストリームＳＥＲＯＵ
Ｔに符号化し、同ストリームはＥＣＬ信号となって高速
伝送され得る。図７に示すある符号化の方法は、ＮＲＺ
Ｉ（ノン・リターン・ツー・ゼロ、インバート・オン・
ワン）であり、遷移が１を表わしかつ遷移がなければ０
を表わす。ＮＲＺ又はマンチェスタ等の他の符号化方式
も本発明の他の実施例において同様に使用可能である。
れたビットクロックＢＣＬＫを受けて、シリアライザ４
３０はニブルＴＤＡＴＡをビットストリームＳＥＲＯＵ
Ｔに符号化し、同ストリームはＥＣＬ信号となって高速
伝送され得る。図７に示すある符号化の方法は、ＮＲＺ
Ｉ（ノン・リターン・ツー・ゼロ、インバート・オン・
ワン）であり、遷移が１を表わしかつ遷移がなければ０
を表わす。ＮＲＺ又はマンチェスタ等の他の符号化方式
も本発明の他の実施例において同様に使用可能である。
【００３７】トランシーバ４００は、入来直列データス
トリームＳＥＲＩＮを受け、入来直列データストリーム
ＳＥＲＩＮに対するクロック信号は、一般にビットクロ
ックＢＣＬＫとは位相がずれている。したがって、デジ
タル位相調整回路４２０は、ビットクロックＢＣＬＫの
位相をシフトさせて、シフトしたビットクロックＳＢＣ
ＬＫを創出し、同ビットクロックは入来直列データスト
リームＳＥＲＩＮのデータアイの中心と整列したタイミ
ングエッジを有する。デシリアライザ４１０は、シフト
したビットクロックＳＢＣＬＫを取込んで、入来直列デ
ータストリームＳＥＲＩＮをデコードして受信データニ
ブルＲＤＡＴＡにする。デシリアライザ４１０は、１９
９４年１１月２２日付で、Guo に対し発行された米国特
許第５，３６７，５４２号に、より詳細に記載されてお
り、同特許をここに引用により援用する。
トリームＳＥＲＩＮを受け、入来直列データストリーム
ＳＥＲＩＮに対するクロック信号は、一般にビットクロ
ックＢＣＬＫとは位相がずれている。したがって、デジ
タル位相調整回路４２０は、ビットクロックＢＣＬＫの
位相をシフトさせて、シフトしたビットクロックＳＢＣ
ＬＫを創出し、同ビットクロックは入来直列データスト
リームＳＥＲＩＮのデータアイの中心と整列したタイミ
ングエッジを有する。デシリアライザ４１０は、シフト
したビットクロックＳＢＣＬＫを取込んで、入来直列デ
ータストリームＳＥＲＩＮをデコードして受信データニ
ブルＲＤＡＴＡにする。デシリアライザ４１０は、１９
９４年１１月２２日付で、Guo に対し発行された米国特
許第５，３６７，５４２号に、より詳細に記載されてお
り、同特許をここに引用により援用する。
【００３８】上記において、発明につきその具体的な実
施例を参照して説明した。しかしながら、本発明のより
広い精神と範囲から逸脱することなくさまざまな修正お
よび変更がなされ得る点は明らかであろう。したがっ
て、明細書および図面については、限定的な意味ではな
く例示的なものとして解釈されたい。
施例を参照して説明した。しかしながら、本発明のより
広い精神と範囲から逸脱することなくさまざまな修正お
よび変更がなされ得る点は明らかであろう。したがっ
て、明細書および図面については、限定的な意味ではな
く例示的なものとして解釈されたい。
【図１】２つの従来技術の半導体装置間の接続を示すブ
ロック図である。
ロック図である。
【図２】本発明による２つの半導体装置間の接続部を示
すブロック図である。
すブロック図である。
【図３】本発明の実施例に従い実現したトランシーバ回
路を示すブロック図である。
路を示すブロック図である。
【図４】本発明の実施例に従い実現したシリアライザ回
路を示すブロック図である。
路を示すブロック図である。
【図５】本発明の実施例に従い実現したデシリアライザ
回路を示すブロック図である。
回路を示すブロック図である。
【図６】発明の他の実施例に従い実現した高速の、全デ
ジタルトランシーバを示すブロック図である。
ジタルトランシーバを示すブロック図である。
【図７】図６の高速の、全デジタルトランシーバの信号
のタイミング図である。
のタイミング図である。
２００…ＩＣ ２０２…ローパスフィルタ ２０４…ハイパスフィルタ ２１０…ＩＣ ２１２…ローパスフィルタ ２１４…ハイパスフィルタ ２１６…トランシーバ ３００…ローパスフィルタ ３０２…抵抗器 ３０４…キャパシタ ３１０…ハイパスフィルタ ３１２…キャパシタ ３１４…抵抗器
Claims (17)
- 【請求項１】 電源線を結合するための電源ピンと、 前記電源ピンに結合されかつ前記電源線から高周波成分
を取り除いて機能素子に給電するように構成された第１
のフィルタと、 前記電源ピンに結合されかつ前記電源線から高周波信号
を抽出するよう構成された第２のフィルタと、 前記第２のフィルタと前記機能素子とに結合されて、前
記高周波信号を第１の複数のビットに非直列化し、前記
複数のビットを前記機能素子に対し出力し、第２の複数
のビットを直列データストリームに直列化し、前記直列
データストリームを前記第２のフィルタを介して前記電
源線ピンへ出力するトランシーバとを含む、集積回路。 - 【請求項２】 前記トランシーバが、 前記第２のフィルタと前記機能素子とに結合されかつ前
記第２の複数のビットを前記直列データストリームに直
列化しかつ前記直流データストリームを前記第２のフィ
ルタを介して前記電源線へ出力するよう構成されたシリ
アライザと、 前記第２のフィルタと前記機能素子とに結合されかつ前
記高周波信号を前記第１の複数のビットに非直列化しか
つ前記複数のビットを前記機能素子に対し出力するデシ
リアライザとを含む、請求項１に記載の集積回路。 - 【請求項３】 前記シリアライザが、 直列化される多ビットワードをラッチするための第１の
複数段レジスタを含み、各レジスタ段が出力を有し、さ
らに複数のスイッチを含むゲートネットワークを含み、
各前記スイッチが入力、出力および制御端子を含み、前
記スイッチすべての出力端子がノードに結合されかつ各
前記スイッチの入力端子が前記レジスタ段出力のうち異
なるものに結合されており、さらにその入力からその出
力へ直列に接続された複数の調整可能な遅延素子を含む
デジタルで調節される遅延回路とを含み、 前記ゲートネットワークスイッチの各制御端子が前記調
整可能な遅延素子のうちの１つの異なる前記入力または
出力に結合されている、請求項２に記載の集積回路。 - 【請求項４】 前記シリアライザが、前記ノードに結合
されたプルアップ回路と、前記ノードに結合された出力
ドライバ回路とを含む、請求項３に記載の集積回路。 - 【請求項５】 前記デシリアライザが、 その入力から出力へ直列に接続された複数の調整可能な
遅延素子を含むデジタルで調節される遅延回路と、 各段が入力を有する、非直列化された多ビットワードを
ラッチするための第２の複数段レジスタとを含み、前記
第２の複数段レジスタの各入力が前記調整可能な遅延素
子の１つの異なる前記入力または出力に結合されてい
る、請求項２に記載の集積回路。 - 【請求項６】 前記トランシーバが、前記シリアライザ
および前記デシリアライザに結合されたデジタル位相調
整回路をさらに含む、請求項２に記載の集積回路。 - 【請求項７】 前記第１のフィルタが、ローパスフィル
タを含む、請求項１に記載の集積回路。 - 【請求項８】 前記第２のフィルタが、ハイパスフィル
タである、請求項１に記載の集積回路。 - 【請求項９】 電源線を含む複数の半導体装置のネット
ワークであって、各半導体装置が、 前記電源線に結合するための電源ピンと、 前記電源に結合されかつ前記電源線からの高周波成分を
取り除いて機能素子に給電するよう構成された第１のフ
ィルタと、 前記電源ピンに結合されかつ前記電源線から高周波信号
を抽出するよう構成された第２のフィルタと、 前記第２のフィルタと前記機能素子とに結合され、前記
高周波信号を第１の複数のビットに非直列化し、前記複
数のビットを前記機能素子に対し出力し、第２の複数の
ビットを直列データストリームに直列化し、かつ前記直
列データストリームを前記第２のフィルタを介して前記
電力線に対し出力するように構成されたトランシーバと
を含む、ネットワーク。 - 【請求項１０】 各前記トランシーバが、 前記第２のフィルタと前記機能素子とに結合され、前記
第２の複数のビットを前記直列データストリームに直列
化し、かつ前記直列データストリームを前記第２のフィ
ルタを介して前記電源線に対し出力するよう構成された
シリアライザと、 前記第２のフィルタと前記機能素子とに結合され、前記
高周波信号を前記第１の複数のビットに非直列化しかつ
前記複数のビットを前記機能素子に対し出力するよう構
成されたデシリアライザとを含む、請求項９に記載のネ
ットワーク。 - 【請求項１１】 各前記シリアライザが、 各段が出力を有する、直列化する多ビットワードをラッ
チするための第１の複数段レジスタと、 複数のスイッチを含むゲートネットワークを含み、各前
記スイッチが入力、出力および制御端子を含み、前記ス
イッチのすべての出力端子がノードに結合されかつ各前
記スイッチの入力端子が前記レジスタ段出力の異なるも
のに結合されており、さらにその入力からその出力へ直
列に接続された複数の調整可能な遅延素子を含む、デジ
タルで調節された遅延回路とを含み、 前記ゲートネットワークスイッチの各制御端子が、前記
調整可能な遅延素子の１つの異なる前記入力または出力
に接続されている、請求項１０に記載のネットワーク。 - 【請求項１２】 各前記シリアライザが、 前記ノードに結合されたプルアップ回路と、 前記ノードに結合された出力ドライバ回路とを含む、請
求項１１に記載のネットワーク。 - 【請求項１３】 各前記デシリアライザが、 その入力からその出力へ直列に接続された複数の調整可
能な遅延素子を含むデジタルで調節される遅延回路と、 各段が入力を有する、非直列化された多ビットワードを
ラッチするための第２の複数段レジスタとを含み、前記
第２の複数段レジスタの各入力が前記調整可能な遅延素
子のうちの１つの異なる前記入力または出力に結合され
ている、請求項１１に記載のネットワーク。 - 【請求項１４】 各前記トランシーバが、前記シリアラ
イザおよび前記デシリアライザに結合されたデジタル位
相調整回路をさらに含む、請求項１１に記載のネットワ
ーク。 - 【請求項１５】 源半導体装置から宛先半導体装置へ電
源線を介して複数のビットを伝送する方法であって、 前記複数のビットを直列データストリームに直列化する
ステップと、 前記直列データストリームを前記電源線に対し出力する
ステップと、 前記電源線を高周波成分についてフィルタ処理してフィ
ルタ処理された直列データストリームを生成するステッ
プと、 前記フィルタ処理された直列データストリームを前記複
数のビットに非直列化するステップとを含む、方法。 - 【請求項１６】 前記複数のビットを直列データストリ
ームに直列化するステップが、 ローカル基準クロック信号に同期化したパルスを発生す
るステップと、 ある期間にわたって前記パルスを繰返し遅延させて、各
前記期間の後に複数の遅延されたパルスを生成するステ
ップと、 複数のスイッチを前記複数の遅延されたパルスの１つで
連続的に能動化して、前記複数のビットの各々のビット
が前記直列データストリームに直列に伝送されるように
するステップとを含む、請求項１５に記載の方法。 - 【請求項１７】 前記フィルタ処理された直列データス
トリームを前記複数のビットに非直列化するステップ
が、 ある期間にわたって前記直列データストリームを繰返し
遅延して、各前記期間の後複数のデータ信号を生成する
ステップと、 前記複数のデータ信号をある時点で取込んで前記複数の
ビットを生成するステップとを含む、請求項１５に記載
の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/962,667 US6192069B1 (en) | 1997-11-03 | 1997-11-03 | Circuit and methodology for transferring signals between semiconductor devices |
| US08/962667 | 1997-11-03 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
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