JPH0727647Y2 - 制御装置 - Google Patents

Description

【考案の詳細な説明】 ［産業上の利用分野］ 本考案は、制御装置に関し、より詳しくは電子写真複写
機や電子写真プリンタ等の機器に用いられる制御装置の
回路基板に関する。

［従来の技術］ 一般に、電子写真複写機や電子写真プリンタ等の機器
は、マイクロコンピュータを含む半導体集積回路やトラ
ンジスタ等の半導体デバイスからなる制御装置を備えて
おり、この制御装置により予めプログラムされた所定の
動作を行なうように制御される。

従来より、この種の制御装置を構成している制御回路
は、紙やガラス繊維に樹脂を含浸した基板に回路パター
ンを形成してなるプリント基板（マザーボード）上に構
成されていた。すなわち、マザーボードには、マルチチ
ップCPU相当のものを核とし、入出力インタフェース（I
/O）やA/D変換器等の周辺チップを含めた形で集積回路
化されたシングルチップCPUが制御回路を構成する他の
部品とともに実装されていた。

ところで、近年、電子写真複写機や電子写真プリンタを
含む電子機器は、年々、筺体が小型、軽量化されてお
り、それに伴って、これら電子機器に使用される制御装
置等も小型、軽量化が迫られている。

しかしながら、上記のように、制御回路を構成する他の
部品とともに、マザーボード上にシングルチップCPUを
実装する形態のものでは、制御装置の小型化には限界が
あった。そこで、上記シングルチップCPUと他の部品を
含み、制御回路内の汎用性のある部分の機能を有する回
路を特定用途向けの集積回路（以下、ASICという。）と
して混成集積回路化し、このASICを混成集積回路化でき
なかった他の回路とともに、マザーボード上に実装する
ことが行なわれている。

上記ASICはガラス、セラミック、金属等の基板上に、上
記シングルチップCPUと他の半導体デバイスを樹脂でモ
ールドされない、いわゆるベアチップの形態で集積し
て、上記機能を有する混成集積回路としたものである。

［考案が解決しようとする課題］ ところで、上記従来の回路基板では、ASIC化された混成
集積回路上で、ASIC化できなかったマザーボード上の回
路部品と接続される端子と、上記マザーボード外に取り
付けられているセンサやスイッチ、あるいはソレノイ
ド、クラッチ、リレー等に接続する端子とが複雑に混在
して配置されていた。

これは、基本的には、混成集積回路上の各チップのピン
配置構造に起因している。すなわち、たとえばワンチッ
プCPUのピン構造を見れば一目瞭然の如く、製造技術
上、各種のポートが複雑に入り組んで形成される関係
上、基板に設ける接続端子も複雑な配列とならざるを得
ないというのが現状である。

このため、上記ASICが実装されるマザーボードは、ASIC
の端子をマザーボードに実装された上記部品に接続する
ためのパターンと、ASICの端子を上記マザーボード外に
設置された部品に接続するためのパターンとが入り乱
れ、回路パターンのレイアウトが複雑になるのでマザー
ボードの基板面積を有効に減少できず、ASIC化が制御装
置の小型化にあまり寄与しないという問題があった。

また、上記のように各種の端子が種々分散して配置され
るため、外部接続用のハーネスを複雑に引き廻す必要が
あり、配線作業が極めて困難となり、誤配線の確率も高
くなるといった実装上の問題もあった。

本考案の目的は、回路パターンのレイアウトが単純で小
型であり、他のデバイスや電子回路との接続や配線を、
簡単かつ確実に行うようにした制御装置を提供すること
である。

［課題を解決するための手段］ このため、本考案は、混成集積回路を有する方形の第１
回路基板であって、該第１回路基板の一端に集中して設
けられ、ハーネスを介して前記第１回路基板外の各デバ
イスに接続するコネクタ群と、他の基板に対し直接接続
するために前記コネクタ群と異なる一端に集中して設け
られた複数の突出した端子からなる接続端子群とを有す
る前記第１回路基板と、前記第１回路基板に隣接して設
けられ、複数の回路部品が実装され、前記第１回路基板
と接続される端子を集中して設けた第２回路基板と、前
記第１回路基板の接続端子群の端子と前記第２回路基板
に集中して設けられた端子とを直接接続したことを特徴
とするものである。

［作用］ 前記コネクタ群は、混成集積回路を有する第１回路基板
の一端に集中して設けられ、ハーネスを介して前記第１
回路基板外の各デバイスに接続される。また、前記接続
端子群は、混成集積回路を有する第１回路基板のコネク
タ群と異なる一端に集中して配置され、前記接続端子群
の端子と第２回路基板に集中して設けられた端子とが直
接接続される。

［考案の効果］ 本考案によれば、混成集積回路を有する第１回路基板の
コネクタ群と端子群とが第１回路基板に接続されるデバ
イスの位置に対応して２つの組に分けて配置されている
ので、第１回路基板の回路パターンのレイアウトが簡単
化され、第１回路基板の形状も小型化することができ
る。

また、本考案によれば、混成集積回路を有する第１回路
基板とこの第１回路基板に隣接して配置される第２回路
基板の端子とは、第１回路基板に設けられた接続端子群
の端子により直接接続されるので、第１回路基板と第２
回路基板との電気的な接続の信頼性が向上するととも
に、第１回路基板とこの第１回路基板外の各デバイスと
のコネクタの着脱による配線の自由度を確保することが
できる。

さらに、本考案によれば、第１回路基板の一端にコネク
タ群を集中して設けているので、第１回路基板と第１回
路基板外のデバイスとの配線が単純化されるばかりでな
く、第１回路基板には接続端子群の端子がコネクタ群と
異なる一端に集中して設けられているので、第１回路基
板の周囲には第２回路基板以外の回路基板を隣接して配
置する必要がなく、第１回路基板の周囲に必要なスペー
スが大幅に削減され、これにより制御装置全体の小型化
を達成することができる。

［実施例］ 以下に、添付の図面を参照して本考案の実施例を説明す
る。

本考案を、電子写真複写機の制御装置の回路基板に適用
した一実施例の全体斜視図を第１図に、要部断面を第２
図に夫々示す。

上記制御装置１の筺体２には、図示しない電子写真複写
機の各部の動作を制御する制御回路３のうち汎用性のあ
る部分の機能を有する回路を混成集積回路化した第３図
に内部構造を示すASIC4aと、上記制御回路３の内の混成
集積回路化されていない拡張回路基板4bが取り付けられ
ている。

上記ASIC4aは、たとえば第４図に示すような回路デバイ
スが集積されたものである。上記ASIC4aは、第１図およ
び第２図に示すように、その端子を構成しているピン12
により、上記拡張回路基板4bに接続される。

また、上記ASIC4aはそれに設けられた後述するソケット
に接続されたハーネス18により、電子写真複写機に設け
られたセンサやスイッチあるいはソレノイドやクラッ
チ、リレー等に接続される。

上記ASIC4aは、たとえば第３図に示すような四角形状の
基板５上に構成される。この基板５は、たとえばアルミ
ニューウム製の金属板６からなるものであって、この金
属板６の一方の主表面には、アルマイト処理等の手法で
絶縁層７が形成される。そして、この絶縁層７の上には
蒸着等の手法により、回路パターン８が形成される。

上記基板５の回路パターン８には、ASIC4aを構成してい
る回路デバイス９が、コネクタ11およびＬ字状のピン12
とともに、接続される。上記回路デバイス９は樹脂モー
ルド等がなされていない、いわゆるベアチップの形態で
上記基板５に集積され、上記回路パターン８とワイヤボ
ンディング等で電気的に接続される。

上記回路パターン８は、ASIC4aの拡張回路基板4bへの接
続用の端子を構成しているピン12が基板５の一辺に沿っ
て配列され、また、電子写真複写機に設けられたセンサ
やスイッチあるいはソレノイドやクラッチ、リレー等の
デバイスへの接続用の端子を構成しているASIC4aのコネ
クタ11が基板５の上記一辺に対向する他辺に沿って配置
されるように、レイアウトされる。

CPU9aとその周辺チップであるI/Oインタフェース9bおよ
びA/D変換器9cを集積したシングルチップCPU10が、たと
えば第４図に示すように、ワイヤボンディングされる回
路パターン８の詳細を、第５図に示す。

この第５図に示すように、上記シングルチップCPU9aの
タイマポート101,アドレスバス102,RD/WR・ALE・RESET1
03,データバス104は上記基板５（第３図参照）のピン12
側に引き出されるパターン8pにワイヤボンディングされ
る。また、上記シングルチップCPU9aのA/D変換器9cの入
力ポート106およびI/Oインタフェース9bの入出力ポート
107は上記基板５（第３図参照）のコネクタ11側に引き
出されるパターン8cにワイヤボンディングされる。

他のドライバ、I/Oインタフェース、アドレスラッチお
よびデコーダ等も上記と全く同様の引き出し形態を有す
る回路パターン（図示せず。）にワイヤボンディングさ
れる。

上記基板５の回路パターン８の形成面側には、第６図に
示すように、四角形状の樹脂カバー13が上記回路パター
ン８を覆って取り付けられる。上記樹脂カバー13には、
取付穴14を有する取付片15が対向する２辺から外方に突
出している。

上記のように、樹脂カバー13が取り付けられた基板５
は、第２図に最もよく示されているように、その金属板
６（第３図参照）の上記回路パターン８が形成されてい
ない他方の主表面側を回路基板１の筺体２に密着して、
上記樹脂カバー13の取付穴14に挿通したビス16により、
上記筺体２に固定される。そして、上記回路基板５に取
り付けられ、樹脂ケース13から引き出されたピン12は、
拡張回路基板4bの回路パターン（図示せず。）に半田付
けされる。この拡張回路基板4bは、その一辺側が、上記
制御回路３の樹脂ケース13に当接し、他辺側は支持部材
17により、筺体２に固定される。

このような構成であれば、第３図及び第４図に示すよう
に、ASIC4aの拡張回路基板4bに接続される端子は、ピン
12として基板５の上記一辺に集合して配置される。ま
た、ASIC4aの電子写真複写機に設けられたセンサやスイ
ッチあるいはソレノイドやクラッチ、リレー等への接続
用の端子を構成しているコネクタ11が基板５の上記一辺
に対向する他辺に沿って配置される。これにより、ASIC
4aと拡張回路基板4bとの接続も、また、上記ASIC4aと電
子写真複写機に設けられたセンサやスイッチあるいはソ
レノイドやクラッチ、リレー等への配線も単純化され、
拡張回路基板4bのパターンも短くなって、拡張回路基板
4bが小型化され、回路基板のサイズも小さくなる。ま
た、拡張回路基板4bの反りの発生も少なくなり、耐ノイ
ズ性も向上する。

本考案は、上記した電子写真複写機の制御装置１のほか
に、電子写真プリンタ等の電子機器の回路基板にも適用
することができる。

【図面の簡単な説明】

第１図はASICを有する本考案に係る制御装置を電子写真
複写機の制御装置に適用した実施例の説明図、 第２図は第１図の制御装置のASICを有する回路基板を筺
体に取り付けた状態を示す要部断面図、 第３図は第１図のASICを有する回路基板を示す斜視図、 第４図はASIC化される回路デバイスおよびASICと他の回
路との接続構成を示す説明図、 第５図は第１図のASICのチップがワイヤボンディングさ
れるパターンの一部を示す詳細図、 第６図は第１図のASICの外観を示す斜視図である。 １…制御装置,2…筺体,3…制御回路,4a…ASIC,4b…拡張
回路基板,5…基板,6…金属版,7…絶縁層,8…回路パター
ン,9…回路デバイス,10…シングルチップCPU,11…コネ
クタ 12…ピン,18…ハーネス。

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】混成集積回路を有する方形の第１回路基板
   であって、該第１回路基板の一端に集中して設けられ、
   ハーネスを介して前記第１回路基板外の各デバイスに接
   続するコネクタ群と、他の基板に対し直接接続するため
   に前記コネクタ群と異なる一端に集中して設けられた複
   数の突出した端子からなる接続端子群とを有する前記第
   １回路基板と、 前記第１回路基板に隣接して設けられ、複数の回路部品
   が実装され、前記第１回路基板と接続される端子を集中
   して設けた第２回路基板と、 前記第１回路基板の接続端子群の端子と前記第２回路基
   板に集中して設けられた端子とを直接接続したことを特
   徴とする制御装置。