JPH0727908B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0727908B2 JPH0727908B2 JP29846486A JP29846486A JPH0727908B2 JP H0727908 B2 JPH0727908 B2 JP H0727908B2 JP 29846486 A JP29846486 A JP 29846486A JP 29846486 A JP29846486 A JP 29846486A JP H0727908 B2 JPH0727908 B2 JP H0727908B2
- Authority
- JP
- Japan
- Prior art keywords
- electrode layer
- insulating film
- interlayer insulating
- layer
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 25
- 238000000034 method Methods 0.000 title claims description 10
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 239000010410 layer Substances 0.000 claims description 64
- 239000011229 interlayer Substances 0.000 claims description 24
- 239000000758 substrate Substances 0.000 claims description 16
- 230000001681 protective effect Effects 0.000 claims description 15
- 238000005530 etching Methods 0.000 claims description 12
- 238000000151 deposition Methods 0.000 claims description 3
- 239000007769 metal material Substances 0.000 claims description 3
- 239000000463 material Substances 0.000 claims 1
- 230000000149 penetrating effect Effects 0.000 claims 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 11
- 229920005591 polysilicon Polymers 0.000 description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910001392 phosphorus oxide Inorganic materials 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- VSAISIQCTGDGPU-UHFFFAOYSA-N tetraphosphorus hexaoxide Chemical compound O1P(O2)OP3OP1OP2O3 VSAISIQCTGDGPU-UHFFFAOYSA-N 0.000 description 1
Landscapes
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明は半導体装置の製造方法、特にオーバーエッチを
防止したコンタクトホールの形成を行う半導体装置の製
造方法に関する。
防止したコンタクトホールの形成を行う半導体装置の製
造方法に関する。
（ロ）従来の技術 従来の多層配線を有する半導体装置の製造方法を第２図
Ａ乃至第２図Ｄを参照して詳述する。なお斯る従来技術
は特開昭60−153131号公報等で知られている。
Ａ乃至第２図Ｄを参照して詳述する。なお斯る従来技術
は特開昭60−153131号公報等で知られている。
先ず第２図Ａに示すように、所望のMOSトランジスタ等
を形成した半導体基板（11）上に熱酸化によりゲート酸
化膜等を構成するシリコン酸化膜（12）を付着し、その
上にリンドーブしたポリシリコン層（13）を全面に付着
する。このポリシリコン層（13）は多層配線を形成する
第１の電極層（15）となる部分上をレジスト層（14）で
被覆する。
を形成した半導体基板（11）上に熱酸化によりゲート酸
化膜等を構成するシリコン酸化膜（12）を付着し、その
上にリンドーブしたポリシリコン層（13）を全面に付着
する。このポリシリコン層（13）は多層配線を形成する
第１の電極層（15）となる部分上をレジスト層（14）で
被覆する。
次に第２図Ｂに示すように、ポリシリコン層（13）をレ
ジスト層（14）をマスクとしてエッチングし、所望のパ
ターンを有する第１の電極層（15）を形成する。エッチ
ング方法としては周知のウェットエッチングあるいはRI
E等のドライエッチングで達成できる。
ジスト層（14）をマスクとしてエッチングし、所望のパ
ターンを有する第１の電極層（15）を形成する。エッチ
ング方法としては周知のウェットエッチングあるいはRI
E等のドライエッチングで達成できる。
更に第２図Ｃに示すように、第１の電極層（15）を被覆
し平坦な上面を有する層間絶縁膜（16）を付着する。層
間絶縁膜（16）としてはリンドープしたPSG膜を用い、
酸化膜（12）上に約14000Åの厚みにCVD法で付着して上
面の平坦化を行う。この結果、第１の電極層（15）上に
は約7000Åの厚みに付着される。
し平坦な上面を有する層間絶縁膜（16）を付着する。層
間絶縁膜（16）としてはリンドープしたPSG膜を用い、
酸化膜（12）上に約14000Åの厚みにCVD法で付着して上
面の平坦化を行う。この結果、第１の電極層（15）上に
は約7000Åの厚みに付着される。
更に第２図Ｄに示すように、層間絶縁膜（16）上を選択
的にレジスト層（17）で被覆した後、第１の電極層（1
5）上と半導体基板（11）上に複数のコンタクト孔（1
8）を形成する。本工程はMOSトランジスタのシリコンゲ
ート電極とソースドレイン電極を形成するときに適用さ
れ、レジスト層（17）をマスクとして層間絶縁膜（16）
をRIE等のドライエッチングでエッチングしてコンタク
ト孔（18）を形成している。
的にレジスト層（17）で被覆した後、第１の電極層（1
5）上と半導体基板（11）上に複数のコンタクト孔（1
8）を形成する。本工程はMOSトランジスタのシリコンゲ
ート電極とソースドレイン電極を形成するときに適用さ
れ、レジスト層（17）をマスクとして層間絶縁膜（16）
をRIE等のドライエッチングでエッチングしてコンタク
ト孔（18）を形成している。
（ハ）発明が解決しようとする問題点 しかしながら、斯上した従来の半導体装置の製造方法で
は、第１の電極層（15）上と半導体基板（11）上とでは
表面の平坦化を行うため層間絶縁膜（16）の厚みが異な
る。具体的には、半導体基板（11）上には約14000Åと
なり、第１の電極層（15）上では約7000Åとなる。従っ
てコンタクト孔（18）を同時にエッチングすると、第１
の電極層（15）上に早くコンタクト孔（18）が形成さ
れ、半導体基板（11）までコンタクト孔（18）が形成さ
れるまで第１の電極層（15）がオーバーエッチングされ
る。このため第１の電極層（15）が薄くなりその抵抗値
が増加したり、第１の電極層（15）にダメージが増加す
る問題点を有していた。
は、第１の電極層（15）上と半導体基板（11）上とでは
表面の平坦化を行うため層間絶縁膜（16）の厚みが異な
る。具体的には、半導体基板（11）上には約14000Åと
なり、第１の電極層（15）上では約7000Åとなる。従っ
てコンタクト孔（18）を同時にエッチングすると、第１
の電極層（15）上に早くコンタクト孔（18）が形成さ
れ、半導体基板（11）までコンタクト孔（18）が形成さ
れるまで第１の電極層（15）がオーバーエッチングされ
る。このため第１の電極層（15）が薄くなりその抵抗値
が増加したり、第１の電極層（15）にダメージが増加す
る問題点を有していた。
（ニ）問題点を解決するための手段 本発明は斯る題点に鑑みてなされ、第１の電極層上面を
層間絶縁膜よりエッチング速度の遅い保護膜で被覆して
第１の電極層のオーバーエッチングを防止して従来の問
題点を大巾に改善した半導体装置の製造方法を実現して
いる。
層間絶縁膜よりエッチング速度の遅い保護膜で被覆して
第１の電極層のオーバーエッチングを防止して従来の問
題点を大巾に改善した半導体装置の製造方法を実現して
いる。
（ホ）作用 本発明に依れば、第１の電極層上に付着した保護膜のエ
ッチング速度を層間絶縁膜のエッチング速度より遅い設
定することにより、コンタクト孔が第１の電極層から半
導体基板に達するまで時間中保護膜で第１の電極層が保
護されているので、第１の電極層のオーバーエッチング
は防止される。
ッチング速度を層間絶縁膜のエッチング速度より遅い設
定することにより、コンタクト孔が第１の電極層から半
導体基板に達するまで時間中保護膜で第１の電極層が保
護されているので、第１の電極層のオーバーエッチング
は防止される。
（ヘ）実施例 本発明の一実施例を第１図Ａ乃至第１図Ｆを参照して詳
述する。
述する。
先ず第１図Ａに示すように、所望のMOSトランジスタ等
を形成した半導体基板（１）上に熱酸化によりゲート酸
化膜等を構成するシリコン酸化膜（２）を付着し、その
上にリンドープしたポリシリコン層（３）を全面に付着
し、更に本発明の特徴とする保護膜（４）をポリシリコ
ン層（３）上に全面に付着している。
を形成した半導体基板（１）上に熱酸化によりゲート酸
化膜等を構成するシリコン酸化膜（２）を付着し、その
上にリンドープしたポリシリコン層（３）を全面に付着
し、更に本発明の特徴とする保護膜（４）をポリシリコ
ン層（３）上に全面に付着している。
ポリシリコン層（３）は第１の電極層（６）を形成する
もので、周知の減圧CVD法により厚さ5000〜6000Åに付
着し、その表面にプラズマCVD法により約1000Åのシリ
コン窒化膜（SIN）（４）を付着する。更に保護膜
（４）上には多層配線を形成する第１の電極層（６）と
なるパターンで選択的にレジスト層（５）で被覆する。
なおポリシリコン層（３）の代りにアルミニウム等のス
パッタによる金属材料で第１の電極層（６）を形成して
も良い。
もので、周知の減圧CVD法により厚さ5000〜6000Åに付
着し、その表面にプラズマCVD法により約1000Åのシリ
コン窒化膜（SIN）（４）を付着する。更に保護膜
（４）上には多層配線を形成する第１の電極層（６）と
なるパターンで選択的にレジスト層（５）で被覆する。
なおポリシリコン層（３）の代りにアルミニウム等のス
パッタによる金属材料で第１の電極層（６）を形成して
も良い。
次に第１図Ｂに示すように、ポリシリコン層（３）およ
び保護膜（４）をレジスト層（５）をマスクとしてエッ
チングし、所望のパターンを有する保護膜（４）で被覆
された第１の電極層（６）を形成する。エッチング方法
としては周知のウェットエッチングあるいはRIE等のド
ライエッチングを用いる。なお第１の電極層（６）は約
6000Åの段差を形成する。
び保護膜（４）をレジスト層（５）をマスクとしてエッ
チングし、所望のパターンを有する保護膜（４）で被覆
された第１の電極層（６）を形成する。エッチング方法
としては周知のウェットエッチングあるいはRIE等のド
ライエッチングを用いる。なお第１の電極層（６）は約
6000Åの段差を形成する。
更に第１図Ｃに示すように、第１の電極層（６）を被覆
し平坦な上面を有する層間絶縁膜（７）を付着する。層
間絶縁膜（７）としてはリンドープしたPSG膜を用い、
シリコン酸化膜（２）上に約14000Åの厚みに減圧CVD法
で付着して上面の平坦化を実現する。この結果、第１の
電極層（６）上には約7000Åの厚みに層間絶縁膜（７）
が堆積される。
し平坦な上面を有する層間絶縁膜（７）を付着する。層
間絶縁膜（７）としてはリンドープしたPSG膜を用い、
シリコン酸化膜（２）上に約14000Åの厚みに減圧CVD法
で付着して上面の平坦化を実現する。この結果、第１の
電極層（６）上には約7000Åの厚みに層間絶縁膜（７）
が堆積される。
更に第１図Ｄおよび第１図Ｅに示すように、層間絶縁膜
（７）上を選択的にレジスト層（８）で被覆した後、第
１の電極層（６）上と半導体基板（１）上に複数のコン
タクト孔（９）を形成する。
（７）上を選択的にレジスト層（８）で被覆した後、第
１の電極層（６）上と半導体基板（１）上に複数のコン
タクト孔（９）を形成する。
本工程はMOSトランジスタのシリコンゲート電極とソー
スドレイン電極等を形成するときに適用され、レジスト
層（８）をマスクとして層間絶縁膜（７）をRIE等のド
ライエッチングによりコンタクト孔（９）を形成してい
る。第１図Ｄはコンタクト孔（９）が第１の電極層
（６）上の保護膜（４）に達するまでの過程を示し、複
数のコンタクト孔（９）は均一のエッチング速度で同じ
深さだけ層間絶縁膜（７）をエッチングして形成され
る。第１図Ｅは本発明の特徴とするものであり、保護膜
（４）がエッチングされる間に層間絶縁膜（７）がエッ
チングされてコンタクト孔（９）が半導体基板（１）ま
で到達する様子を示している。即ち、層間絶縁膜（７）
は前述した如く、第１の電極層（６）上には約7000Å、
半導体基板（１）上には約14000Åの厚みに堆積されて
いるので、第１図Ｅの状態では半導体基板（１）上には
約7000Åの層間絶縁膜（７）が残存している。50mmTorr
に減圧し、CF4−O2（８％）の雰囲気で800Wの出力でRIE
を行うと、PSGよりなる層間絶縁膜（７）が700Å/minの
エッチング速度となり、SINよりなる保護膜（４）は100
Å/minのエッチング速度となり、保護膜（４）の厚みを
1000Åに設定すれば、第１の電極層（６）上の保護膜
（４）と基板（１）上の残存する層間絶縁膜（７）はほ
ぼ同時にエッチングを終了する。このため第１の電極層
（６）はエッチングされるおそれがなくなる。
スドレイン電極等を形成するときに適用され、レジスト
層（８）をマスクとして層間絶縁膜（７）をRIE等のド
ライエッチングによりコンタクト孔（９）を形成してい
る。第１図Ｄはコンタクト孔（９）が第１の電極層
（６）上の保護膜（４）に達するまでの過程を示し、複
数のコンタクト孔（９）は均一のエッチング速度で同じ
深さだけ層間絶縁膜（７）をエッチングして形成され
る。第１図Ｅは本発明の特徴とするものであり、保護膜
（４）がエッチングされる間に層間絶縁膜（７）がエッ
チングされてコンタクト孔（９）が半導体基板（１）ま
で到達する様子を示している。即ち、層間絶縁膜（７）
は前述した如く、第１の電極層（６）上には約7000Å、
半導体基板（１）上には約14000Åの厚みに堆積されて
いるので、第１図Ｅの状態では半導体基板（１）上には
約7000Åの層間絶縁膜（７）が残存している。50mmTorr
に減圧し、CF4−O2（８％）の雰囲気で800Wの出力でRIE
を行うと、PSGよりなる層間絶縁膜（７）が700Å/minの
エッチング速度となり、SINよりなる保護膜（４）は100
Å/minのエッチング速度となり、保護膜（４）の厚みを
1000Åに設定すれば、第１の電極層（６）上の保護膜
（４）と基板（１）上の残存する層間絶縁膜（７）はほ
ぼ同時にエッチングを終了する。このため第１の電極層
（６）はエッチングされるおそれがなくなる。
更に第１図Ｆに示すように、層間絶縁膜（７）上に第２
の電極層（10）を形成するアルミニウム等の金属材料を
スパッタにより付着する。第２の電極層（10）はコンタ
クト孔（９）内にも付着され、半導体基板（１）および
第１の電極層（６）と接続される。
の電極層（10）を形成するアルミニウム等の金属材料を
スパッタにより付着する。第２の電極層（10）はコンタ
クト孔（９）内にも付着され、半導体基板（１）および
第１の電極層（６）と接続される。
（ト）発明の効果 本発明に依れば、第１の電極層（６）上を所定の厚みを
保護膜（４）で被覆することにより、平坦化した層間絶
縁膜（７）を用いても第１の電極層（６）のオーバーエ
ッチングが防止され、第１の電極層（６）のオーバーエ
ッチングによる抵抗値の上昇や接合不良を無くす利点を
有する。
保護膜（４）で被覆することにより、平坦化した層間絶
縁膜（７）を用いても第１の電極層（６）のオーバーエ
ッチングが防止され、第１の電極層（６）のオーバーエ
ッチングによる抵抗値の上昇や接合不良を無くす利点を
有する。
また第１の電極層（６）表面へのイオンの衝撃も防止さ
れるので、ポリシリコン層の結晶のみだれによるコンタ
クト抵抗の上昇も防止できる利点を有する。
れるので、ポリシリコン層の結晶のみだれによるコンタ
クト抵抗の上昇も防止できる利点を有する。
第１図Ａ乃至第１図Ｆは本発明による半導体装置の製造
方法を説明する断面図、第２図Ａ乃至第２図Ｄは従来の
半導体装置の製造方法を説明する断面図である。 （１）は半導体基板、（２）はシリコン酸化膜、（３）
はポリシリコン層、（４）は保護層、（５）（８）はレ
ジスト層、（６）は第１の電極層、（７）は層間絶縁
膜、（９）はコンタクト孔、（10）は第２の電極層であ
る。
方法を説明する断面図、第２図Ａ乃至第２図Ｄは従来の
半導体装置の製造方法を説明する断面図である。 （１）は半導体基板、（２）はシリコン酸化膜、（３）
はポリシリコン層、（４）は保護層、（５）（８）はレ
ジスト層、（６）は第１の電極層、（７）は層間絶縁
膜、（９）はコンタクト孔、（10）は第２の電極層であ
る。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/302 Ｊ
Claims (1)
- 【請求項１】半導体基板上に半導体材料あるいは金属材
料よりなる第１の電極層を形成する工程と前記第１の電
極層を被覆し平坦な上面を有する層間絶縁膜を付着する
工程と前記層間絶縁膜を貫通し前記第１の電極層および
前記半導体基板に達する複数のコンタクト孔を形成する
工程とを具備する半導体装置の製造方法において、前記
第１の電極層上面に前記層間絶縁膜よりエッチング速度
の遅い保護膜を付着した後、前記コンタクト孔のエッチ
ングを行うことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29846486A JPH0727908B2 (ja) | 1986-12-15 | 1986-12-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29846486A JPH0727908B2 (ja) | 1986-12-15 | 1986-12-15 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63150941A JPS63150941A (ja) | 1988-06-23 |
| JPH0727908B2 true JPH0727908B2 (ja) | 1995-03-29 |
Family
ID=17860043
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29846486A Expired - Lifetime JPH0727908B2 (ja) | 1986-12-15 | 1986-12-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0727908B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0732159B2 (ja) * | 1987-05-27 | 1995-04-10 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP2823727B2 (ja) * | 1992-02-17 | 1998-11-11 | シャープ株式会社 | コンタクト形成方法 |
| KR940010197A (ko) * | 1992-10-13 | 1994-05-24 | 김광호 | 반도체 장치의 제조방법 |
| JPH09266252A (ja) * | 1996-03-28 | 1997-10-07 | Nec Corp | 半導体装置の製造方法 |
| KR20000044955A (ko) * | 1998-12-30 | 2000-07-15 | 김영환 | 반도체 소자의 콘택홀 형성 방법 |
| JP5003743B2 (ja) * | 2009-10-20 | 2012-08-15 | 富士通セミコンダクター株式会社 | 半導体装置とその製造方法 |
| JP6128787B2 (ja) | 2012-09-28 | 2017-05-17 | キヤノン株式会社 | 半導体装置 |
| JP6041607B2 (ja) | 2012-09-28 | 2016-12-14 | キヤノン株式会社 | 半導体装置の製造方法 |
-
1986
- 1986-12-15 JP JP29846486A patent/JPH0727908B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63150941A (ja) | 1988-06-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH079934B2 (ja) | 半導体デバイスの製造方法 | |
| US6084289A (en) | Semiconductor processing method of forming a contact opening to a region adjacent a field isolation mass, and a semiconductor structure | |
| US5346587A (en) | Planarization of a gate electrode for improved gate patterning over non-planar active area isolation | |
| JP2791768B2 (ja) | 半導体装置の金属配線の形成方法 | |
| US5981381A (en) | Method of manufacturing a semiconductor memory device | |
| JPH0727908B2 (ja) | 半導体装置の製造方法 | |
| JP3321864B2 (ja) | 半導体装置とその製法 | |
| US6329720B1 (en) | Tungsten local interconnect for silicon integrated circuit structures, and method of making same | |
| JPH088317B2 (ja) | 半導体記憶装置及びその製造方法 | |
| JP3351177B2 (ja) | 接続孔を形成する工程を有する配線構造の形成方法 | |
| JPH11204636A (ja) | 半導体装置の製造方法 | |
| JP2001176976A (ja) | 半導体装置及びその製造方法 | |
| JPH0897383A (ja) | 半導体装置の製造方法 | |
| JP2856489B2 (ja) | 半導体装置の製造方法 | |
| JPH05226333A (ja) | 半導体装置の製造方法 | |
| KR100265839B1 (ko) | 반도체 소자의 금속배선 형 성방법 | |
| JP3312383B2 (ja) | 半導体装置の配線形成方法 | |
| JP2647026B2 (ja) | 半導体装置の製造方法 | |
| JP2000208620A (ja) | 半導体装置の製造方法 | |
| JPH06112265A (ja) | 半導体装置のボンディングパッド構造およびその形成方法 | |
| JP3132847B2 (ja) | 半導体装置の製造方法 | |
| JP3112036B2 (ja) | 半導体装置の製造方法 | |
| JP3007994B2 (ja) | Ｍｏｓ半導体装置の製造方法 | |
| JP3499056B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| KR100275940B1 (ko) | 반도체장치의층간절연층형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |