JPH0727924B2 - 実装体の製造方法 - Google Patents
実装体の製造方法Info
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- JPH0727924B2 JPH0727924B2 JP59127055A JP12705584A JPH0727924B2 JP H0727924 B2 JPH0727924 B2 JP H0727924B2 JP 59127055 A JP59127055 A JP 59127055A JP 12705584 A JP12705584 A JP 12705584A JP H0727924 B2 JPH0727924 B2 JP H0727924B2
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は複数個の半導体素子を基板上に高密度に搭載す
るための製造方法に関するものである。
るための製造方法に関するものである。
従来例の構成とその問題点 近年、半導体素子を多数個用いるデバイス，機器の開発
が促進されてきている。例えば、液晶やELディスプレイ
パネル、TVやVTRのデジタル回路、ICメモリーカード等
があり、これらはいずれも多数個のIC,LSIを定められた
基板面に高密度にしかも薄型に搭載しなければならな
い。基板上に複数個のIC,LSIを搭載するためには、前記
基板の配線電極とIC,LSIの電極とを効率良くしかも信頼
性良く接合しなければならない。このような手段として
従来ワイヤボンディング方式，フリップチップ方式，フ
ィルムキャリヤ方式がある。
が促進されてきている。例えば、液晶やELディスプレイ
パネル、TVやVTRのデジタル回路、ICメモリーカード等
があり、これらはいずれも多数個のIC,LSIを定められた
基板面に高密度にしかも薄型に搭載しなければならな
い。基板上に複数個のIC,LSIを搭載するためには、前記
基板の配線電極とIC,LSIの電極とを効率良くしかも信頼
性良く接合しなければならない。このような手段として
従来ワイヤボンディング方式，フリップチップ方式，フ
ィルムキャリヤ方式がある。
ワイヤボンディング方式は、先ず基板に半導体素子をダ
イ・ボンディングする必要があり、また半導体素子上の
電極と基板の配線電極とを一本づつ結線しなければなら
ない。このために、実装の効率が低下するばかりか、製
造コストも高価になるものであった。
イ・ボンディングする必要があり、また半導体素子上の
電極と基板の配線電極とを一本づつ結線しなければなら
ない。このために、実装の効率が低下するばかりか、製
造コストも高価になるものであった。
また、フリップチップ方式やフィルムキャリヤ方式にお
いては、半導体素子の一個づつの位置合わせが必要なば
かりか、半導体素子の電極と基板の配線電極との接合も
一個づつ実施しなければならない。数10個の半導体素子
を搭載する場合には、接合時間が長くなるばかりでな
く、一個づつ加熱し、電極を接合するために、隣接する
半導体素子を接合する時に、既に接合の終了した半導体
素子の接合が熱によって、はずれてしまい接合不良を発
生させてしまう等の問題があった。
いては、半導体素子の一個づつの位置合わせが必要なば
かりか、半導体素子の電極と基板の配線電極との接合も
一個づつ実施しなければならない。数10個の半導体素子
を搭載する場合には、接合時間が長くなるばかりでな
く、一個づつ加熱し、電極を接合するために、隣接する
半導体素子を接合する時に、既に接合の終了した半導体
素子の接合が熱によって、はずれてしまい接合不良を発
生させてしまう等の問題があった。
発明の目的 本発明は多数個の半導体素子を基板に搭載する場合に、
前記半導体素子の電極と基板上の対向した配線電極との
位置合わせ自己位置合わせするとともに、その場合を一
括して行なうことを目的とするものである。
前記半導体素子の電極と基板上の対向した配線電極との
位置合わせ自己位置合わせするとともに、その場合を一
括して行なうことを目的とするものである。
発明の構成 本発明は電極を有する半導体素子と、これと相対する配
線電極を有する基板および前記半導体素子の外寸と合致
する孔を有した枠体から構成され、先ず、前記基板上に
枠体を搭載し前記枠体の孔に前記半導体素子を挿入し、
加熱もしくは光照射する事により、前記半導体素子の電
極と基板の配線電極とを一度に接合するものである。
線電極を有する基板および前記半導体素子の外寸と合致
する孔を有した枠体から構成され、先ず、前記基板上に
枠体を搭載し前記枠体の孔に前記半導体素子を挿入し、
加熱もしくは光照射する事により、前記半導体素子の電
極と基板の配線電極とを一度に接合するものである。
前記半導体素子の電極と基板の配線電極を接合させる場
合の圧力は、半導体素子自体の自重もしくは電極に設け
た低融点金属の融解時の表面張力あるいは可撓性フィル
ムを前記半導体素子裏面に設け前記枠体の孔を減圧せし
める事によって得られる構成である。
合の圧力は、半導体素子自体の自重もしくは電極に設け
た低融点金属の融解時の表面張力あるいは可撓性フィル
ムを前記半導体素子裏面に設け前記枠体の孔を減圧せし
める事によって得られる構成である。
実施例の説明 第１の実施例を第１図で説明する。電極２を有する半導
体素子１と、これと対向した配線電極３を有する基板４
および前記半導体素子１の外寸と合致した複数の孔５を
有する枠体６から構成されている。
体素子１と、これと対向した配線電極３を有する基板４
および前記半導体素子１の外寸と合致した複数の孔５を
有する枠体６から構成されている。
半導体素子１の電極２上には低融点金属が設けられ、前
記低融金属は対向する基板４上の配線電極３の材質とな
じみの良い材質、Pb−Sn合金,InGa合金,Ag等からなる。
また低融点金属は基板４上の配線電極３上に形成しても
良い。
記低融金属は対向する基板４上の配線電極３の材質とな
じみの良い材質、Pb−Sn合金,InGa合金,Ag等からなる。
また低融点金属は基板４上の配線電極３上に形成しても
良い。
先ず、複数の孔５を有する枠体６を基板４上の配線電極
３上に置き、固定する（第１図ｂ）。この時、枠体６
は、孔５に半導体素子１を挿入した時に、半導体素子１
の電極２と基板４上の配線電極３とが一致する様に基板
４上に配線されるものである。
３上に置き、固定する（第１図ｂ）。この時、枠体６
は、孔５に半導体素子１を挿入した時に、半導体素子１
の電極２と基板４上の配線電極３とが一致する様に基板
４上に配線されるものである。
次に、半導体素子１の電極２面を下側にして前記枠体６
の孔５に挿入する。この挿入によって、半導体素子１の
電極２と基板４の配線電極とは自動的に位置合せが行な
われるものである。しかるのち、基板４を全域加熱する
かもしくは半導体素子１の裏面から赤外加熱７を行う。
この加熱７によって、半導体素子１の低融点金属は少な
くとも溶融し、対向する配線電極と接合されるものであ
る（第１図ｃ）。ここで加熱の際に、半導体素子１に多
少の圧力を加えることにより、より確実な接合を得るこ
ともできる。また前記枠体は、絶縁体で一体成型された
構造であっても良いし、アルミニウムの如く金属であっ
て、表面にAl2O3の如く絶縁性の配化膜を設けた構造で
も良い。
の孔５に挿入する。この挿入によって、半導体素子１の
電極２と基板４の配線電極とは自動的に位置合せが行な
われるものである。しかるのち、基板４を全域加熱する
かもしくは半導体素子１の裏面から赤外加熱７を行う。
この加熱７によって、半導体素子１の低融点金属は少な
くとも溶融し、対向する配線電極と接合されるものであ
る（第１図ｃ）。ここで加熱の際に、半導体素子１に多
少の圧力を加えることにより、より確実な接合を得るこ
ともできる。また前記枠体は、絶縁体で一体成型された
構造であっても良いし、アルミニウムの如く金属であっ
て、表面にAl2O3の如く絶縁性の配化膜を設けた構造で
も良い。
次に第２の実施例を第２図で説明する。半導体素子１、
枠体６、基板４の構成および前記枠体６を基板４の配線
電極３上に載置・固定することは第２図（ａ），（ｂ）
に示した如く、第１の実施例と同一である。前記枠体６
の孔に半導体素子１を挿入した後、ポリイミドフィル
ム，エポキシフィルム，テフロンフィルムの如く耐熱性
の可撓性フィルム８で前記枠体６を含めて半導体素子１
の裏面を覆わせる。ついで、基板もしくは枠体に設けた
真空孔（図示していない）により枠体の孔の半導体素子
１の挿入されている領域の空間すなわち基板４と可撓性
フィルム８で囲まれた空間を減圧する（第２図ｃ）。こ
の減圧により、半導体素子１は、基板４の配線電極３に
押圧されるから、この状態で基板４を加熱するかもしく
は半導体素子１を加熱せしめ、例えば低融点金属により
相互の電極同士を接合せしめる。この実施例の如く、可
撓性フィルムを用いて空間を減圧せしめ、これにより加
圧すれば半導体素子の電極に加わる加重が均等にしかも
平均に加わるから、全ての電極に対し確実な接合を得る
ことができる。
枠体６、基板４の構成および前記枠体６を基板４の配線
電極３上に載置・固定することは第２図（ａ），（ｂ）
に示した如く、第１の実施例と同一である。前記枠体６
の孔に半導体素子１を挿入した後、ポリイミドフィル
ム，エポキシフィルム，テフロンフィルムの如く耐熱性
の可撓性フィルム８で前記枠体６を含めて半導体素子１
の裏面を覆わせる。ついで、基板もしくは枠体に設けた
真空孔（図示していない）により枠体の孔の半導体素子
１の挿入されている領域の空間すなわち基板４と可撓性
フィルム８で囲まれた空間を減圧する（第２図ｃ）。こ
の減圧により、半導体素子１は、基板４の配線電極３に
押圧されるから、この状態で基板４を加熱するかもしく
は半導体素子１を加熱せしめ、例えば低融点金属により
相互の電極同士を接合せしめる。この実施例の如く、可
撓性フィルムを用いて空間を減圧せしめ、これにより加
圧すれば半導体素子の電極に加わる加重が均等にしかも
平均に加わるから、全ての電極に対し確実な接合を得る
ことができる。
次に第３の実施例を第３図で説明する。
基板４上に枠体６を載置した後、枠体６の孔５に光また
は熱硬化型樹脂10を塗布し（第３図ｂ）、ついで、半導
体素子１を孔５に挿入し、圧接しながら熱又は光７を加
える（第３図ｃ）。この工程により、樹脂10は押し拡げ
られ、半導体素子１の電極２と基板４上の配線電極３と
は圧接され、かつこの状態で樹脂は硬化10′されるか
ら、半導体素子１も基板４に固定されることになる。こ
の実施例において、電極同志の接合をより高めるため
に、半導体素子の電極もしくは基板の配線電極上に金属
突起を形成させた構成であっても良い。
は熱硬化型樹脂10を塗布し（第３図ｂ）、ついで、半導
体素子１を孔５に挿入し、圧接しながら熱又は光７を加
える（第３図ｃ）。この工程により、樹脂10は押し拡げ
られ、半導体素子１の電極２と基板４上の配線電極３と
は圧接され、かつこの状態で樹脂は硬化10′されるか
ら、半導体素子１も基板４に固定されることになる。こ
の実施例において、電極同志の接合をより高めるため
に、半導体素子の電極もしくは基板の配線電極上に金属
突起を形成させた構成であっても良い。
第４図の実施例は、第３図の実施例を改良したものであ
る。すなわち、枠体６の孔５に光または熱硬化型樹脂10
を塗布（第４図ｂ）し、半導体素子１を導入した後、可
撓性フィルム８で前記枠体を含めて、半導体素子１の裏
面を覆い、枠体もしくは基板に設けて真空孔（図示せ
ず）により、孔内部を減圧状態にせしめた後、樹脂を硬
化して硬化樹脂10とする（第４図ｃ）。
る。すなわち、枠体６の孔５に光または熱硬化型樹脂10
を塗布（第４図ｂ）し、半導体素子１を導入した後、可
撓性フィルム８で前記枠体を含めて、半導体素子１の裏
面を覆い、枠体もしくは基板に設けて真空孔（図示せ
ず）により、孔内部を減圧状態にせしめた後、樹脂を硬
化して硬化樹脂10とする（第４図ｃ）。
この減圧状態により、樹脂10は半導体素子１の表面と基
板４面とのわずかな隙間にも浸入する事になるから強い
接合が得られ、かつ、半導体素子１の表面の確実な保護
樹脂としても効果がある。
板４面とのわずかな隙間にも浸入する事になるから強い
接合が得られ、かつ、半導体素子１の表面の確実な保護
樹脂としても効果がある。
発明の効果 本発明では、基板上に載置する枠体によって複数の半
導体素子の電極と基板の配線電極との位置合せを一括し
て実施する構成である。すなわち、基板上に枠体を載置
・固定するのみで、基板上に搭載する全ての半導体素子
の位置合せを不要とし、一括して処理できるものであ
る。したがって、従来半導体素子をひとつづつ位置合せ
した時間が必要でなく製造に要する時間を著じるしく短
縮できるものである。
導体素子の電極と基板の配線電極との位置合せを一括し
て実施する構成である。すなわち、基板上に枠体を載置
・固定するのみで、基板上に搭載する全ての半導体素子
の位置合せを不要とし、一括して処理できるものであ
る。したがって、従来半導体素子をひとつづつ位置合せ
した時間が必要でなく製造に要する時間を著じるしく短
縮できるものである。
また枠体の孔に半導体素子を挿入した後、お互いの電
極同志の接合も、基板全体あるいは半導体素子を加熱す
るのみで全ての半導体素子の接合を一括・同時に実施で
きる。したがって、製造コストが著じるしく低減できる
効果がある。
極同志の接合も、基板全体あるいは半導体素子を加熱す
るのみで全ての半導体素子の接合を一括・同時に実施で
きる。したがって、製造コストが著じるしく低減できる
効果がある。
枠体に半導体素子を挿入し、可撓性フィルムで覆い、
枠体内の孔を減圧にすることにより、電極面および電極
面と均一で、平均した加重を加えることができるから、
確実で信頼性の高い接合を得る事ができる。
枠体内の孔を減圧にすることにより、電極面および電極
面と均一で、平均した加重を加えることができるから、
確実で信頼性の高い接合を得る事ができる。
第１図（ａ）〜（ｃ）は本発明の第１の実施例を示す工
程図、第２図（ａ）〜（ｃ）は可撓性フィルムを用いた
第２の実施例を示す工程図、第３図（ａ）〜（ｃ）は接
合に樹脂を用いた第３の実施例を示す工程図、第４図
（ａ）〜（ｃ）は第３の実施例において可撓性フィルム
を用いた第４の実施例の工程図である。 １……半導体素子、２……電極、３……配線電極、４…
…基板、６……枠体、８……可撓性フィルム、10……光
または熱硬化性樹脂。
程図、第２図（ａ）〜（ｃ）は可撓性フィルムを用いた
第２の実施例を示す工程図、第３図（ａ）〜（ｃ）は接
合に樹脂を用いた第３の実施例を示す工程図、第４図
（ａ）〜（ｃ）は第３の実施例において可撓性フィルム
を用いた第４の実施例の工程図である。 １……半導体素子、２……電極、３……配線電極、４…
…基板、６……枠体、８……可撓性フィルム、10……光
または熱硬化性樹脂。
Claims (4)
- 【請求項１】少なくとも低融点金属を電極上に形成した
半導体素子と、前記半導体素子の外寸と合致し、前記半
導体素子を挿入するための複数の孔を有する枠体、前記
枠体を載置し、前記半導体素子の電極と対向した位置に
配線電極を有する基板を用い、前記基板に前記枠体を載
置し、ついで前記枠体の複数の孔に前記半導体素子を挿
入した後、前記基板もしくは半導体素子を加熱すること
を特徴とする実装体の製造方法。 - 【請求項２】枠体の複数の孔に半導体素子を挿入し、前
記枠体上面および半導体素子の裏面を可撓性フィルムで
覆い、前記枠体の孔の空間を減圧せしめ、前記半導体素
子もしくは基板を加熱することを特徴とする特許請求の
範囲第１項記載の実装体の製造方法。 - 【請求項３】電極を有する半導体素子と、前記半導体素
子の外寸と合致し前記半導体素子を挿入するための複数
の孔を有する枠体、前記枠体を載置し、前記半導体素子
の電極と対向した位置に配線電極を有する基板を用い、
前記基板に前記枠体を載置し、前記枠体の複数の孔もし
くは前記半導体素子の電極側に光または熱硬化性樹脂を
塗布せしめた後、前記枠体の複数の孔に前記半導体素子
を挿入し、前記樹脂を光または熱によって硬化せしめる
ことを特徴とする実装体の製造方法。 - 【請求項４】枠体の複数の孔に半導体素子を挿入した
後、前記枠体上面および半導体素子の裏面を可撓性フィ
ルムで覆い、前記枠体の孔の空間を減圧せしめ、前記樹
脂を光または熱によって硬化せしめることを特徴とする
特許請求の範囲第３項記載の実装体の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59127055A JPH0727924B2 (ja) | 1984-06-20 | 1984-06-20 | 実装体の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59127055A JPH0727924B2 (ja) | 1984-06-20 | 1984-06-20 | 実装体の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS616833A JPS616833A (ja) | 1986-01-13 |
| JPH0727924B2 true JPH0727924B2 (ja) | 1995-03-29 |
Family
ID=14950479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59127055A Expired - Lifetime JPH0727924B2 (ja) | 1984-06-20 | 1984-06-20 | 実装体の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0727924B2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0248566A3 (en) * | 1986-05-30 | 1990-01-31 | AT&T Corp. | Process for controlling solder joint geometry when surface mounting a leadless integrated circuit package on a substrate |
| JPH0797595B2 (ja) * | 1988-03-16 | 1995-10-18 | 富士通株式会社 | 半導体部品の実装方法 |
| JPH02256252A (ja) * | 1989-03-29 | 1990-10-17 | Omron Tateisi Electron Co | 電子部品の実装方法 |
| JPH04369847A (ja) * | 1990-08-30 | 1992-12-22 | Micron Technol Inc | 半導体組立体 |
| JP5715412B2 (ja) * | 2010-12-28 | 2015-05-07 | アルプス電気株式会社 | 荷重センサの製造方法 |
| CN108922959B (zh) | 2013-03-28 | 2022-07-29 | 日亚化学工业株式会社 | 发光装置、及使用发光装置的装置 |
| JP5723497B2 (ja) | 2013-03-28 | 2015-05-27 | 東芝ホクト電子株式会社 | 発光装置の製造方法 |
| WO2015083364A1 (ja) | 2013-12-02 | 2015-06-11 | 東芝ホクト電子株式会社 | 発光装置 |
| WO2015083365A1 (ja) | 2013-12-02 | 2015-06-11 | 東芝ホクト電子株式会社 | 発光装置およびその製造方法 |
| CN105518886A (zh) | 2013-12-02 | 2016-04-20 | 东芝北斗电子株式会社 | 发光单元、发光装置及发光单元的制造方法 |
| JPWO2015146115A1 (ja) | 2014-03-25 | 2017-04-13 | 東芝ホクト電子株式会社 | 発光装置 |
| CN106030839B (zh) | 2014-09-26 | 2018-09-28 | 东芝北斗电子株式会社 | 发光模块 |
| WO2016047133A1 (ja) | 2014-09-26 | 2016-03-31 | 東芝ホクト電子株式会社 | 発光モジュール |
-
1984
- 1984-06-20 JP JP59127055A patent/JPH0727924B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS616833A (ja) | 1986-01-13 |
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