JPH0727940B2 - Ｉｃメモリ試験装置 - Google Patents
Ｉｃメモリ試験装置Info
- Publication number
- JPH0727940B2 JPH0727940B2 JP57112204A JP11220482A JPH0727940B2 JP H0727940 B2 JPH0727940 B2 JP H0727940B2 JP 57112204 A JP57112204 A JP 57112204A JP 11220482 A JP11220482 A JP 11220482A JP H0727940 B2 JPH0727940 B2 JP H0727940B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- pin electronics
- terminal
- signal
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000005259 measurement Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
Landscapes
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 本発明はICメモリの試験装置に関するものである。
一般的にICメモリの試験装置（以下メモリテスタと称す
る）では、被測定試料間の入出力信号授受をなすテスト
フィクスチャーボード（以下テストボードと称する）上
の測定端子からの入出力信号は予め決められた信号であ
る為、前記テストボードは必ず品種毎に準備されてい
た。被測定品種が同一端子数で、単に端子の機能が異な
るだけの場合も例外ではなかった。
る）では、被測定試料間の入出力信号授受をなすテスト
フィクスチャーボード（以下テストボードと称する）上
の測定端子からの入出力信号は予め決められた信号であ
る為、前記テストボードは必ず品種毎に準備されてい
た。被測定品種が同一端子数で、単に端子の機能が異な
るだけの場合も例外ではなかった。
第１図に従来のメモリテスタのブロック図を示す。１は
パターン発生器、２はタイミング発生器、３は測定部、
４はピンエレクトロニクスで特に41〜4N-1はドライバー
専用で、4Nはコンパレータ専用とする。前記測定部３に
は被測定試料との信号の授受端子である測定端子１〜測
定端子Ｎがあり、今説明の便宜上、測定端子１にはアド
レス信号、同２には書き込み信号、同Ｎ−１にはクロッ
ク信号がパターン発生器１やタイミング発生器２から固
定的に供給され、又同Ｎには被測定試料の出力信号が与
えられピンエレクトロニクス4Nにて良、否の判定が行な
われるとし、仮に被測定試料の端子１がアドレス入力、
端子２が書込みデータ入力、端子３がクロック入力、端
子４がデータ出力である品種のテストボードを作成した
場合、既テストボードは、例えば、前記品種とは同一端
子数であっても端子１がクロック入力である品種には共
通して使用はできないことになる。
パターン発生器、２はタイミング発生器、３は測定部、
４はピンエレクトロニクスで特に41〜4N-1はドライバー
専用で、4Nはコンパレータ専用とする。前記測定部３に
は被測定試料との信号の授受端子である測定端子１〜測
定端子Ｎがあり、今説明の便宜上、測定端子１にはアド
レス信号、同２には書き込み信号、同Ｎ−１にはクロッ
ク信号がパターン発生器１やタイミング発生器２から固
定的に供給され、又同Ｎには被測定試料の出力信号が与
えられピンエレクトロニクス4Nにて良、否の判定が行な
われるとし、仮に被測定試料の端子１がアドレス入力、
端子２が書込みデータ入力、端子３がクロック入力、端
子４がデータ出力である品種のテストボードを作成した
場合、既テストボードは、例えば、前記品種とは同一端
子数であっても端子１がクロック入力である品種には共
通して使用はできないことになる。
このように従来のメモリテスタでは同一端子数にもかか
わらず、単に端子の機能名が異なる品種間では、テスト
ボードは必ず各々準備する必要があった。テストボード
数の増加は、そのテストボード費用の増大はもちろんの
こと、品種交換に伴う作業能率の悪化及びテストボード
管理面上等種々の問題が掲げられる。
わらず、単に端子の機能名が異なる品種間では、テスト
ボードは必ず各々準備する必要があった。テストボード
数の増加は、そのテストボード費用の増大はもちろんの
こと、品種交換に伴う作業能率の悪化及びテストボード
管理面上等種々の問題が掲げられる。
本発明は以上のような問題を解決し、異品種でも端子数
が同一ならテストボードが共用可能なメモリテスタを提
供することにある。
が同一ならテストボードが共用可能なメモリテスタを提
供することにある。
本発明のICメモリ試験装置は、アドレス入力端子、デー
タ入力及び出力端子並びに制御入力端子を有するICメモ
リの試験装置であって、前記ICメモリの外部にあって、
ICメモリの各端子毎に各々接続される複数のピンエレク
トロニクスと、該ピンエレクトロニクスにテスト信号を
印加するパタン発生器及びタイミング発生器と、前記複
数のピンエレクトロニクスと前記パタン発生器及びタイ
ミング発生器との間に挿入され、出力端が前記ICメモリ
の各端子に接続される前記ピンエレクトロニクスの各々
に接続され、入力端には前記パタン発生器及びタイミン
グ発生器の全出力が印加される選択回路を複数個有し、
該複数個の選択回路に対して選択信号を印加することに
より、各選択回路から対応するピンエレクトロニクスに
任意の出力を各々選択的に印加するようにしたことを特
徴とする。
タ入力及び出力端子並びに制御入力端子を有するICメモ
リの試験装置であって、前記ICメモリの外部にあって、
ICメモリの各端子毎に各々接続される複数のピンエレク
トロニクスと、該ピンエレクトロニクスにテスト信号を
印加するパタン発生器及びタイミング発生器と、前記複
数のピンエレクトロニクスと前記パタン発生器及びタイ
ミング発生器との間に挿入され、出力端が前記ICメモリ
の各端子に接続される前記ピンエレクトロニクスの各々
に接続され、入力端には前記パタン発生器及びタイミン
グ発生器の全出力が印加される選択回路を複数個有し、
該複数個の選択回路に対して選択信号を印加することに
より、各選択回路から対応するピンエレクトロニクスに
任意の出力を各々選択的に印加するようにしたことを特
徴とする。
以下本発明の実施例を図を参照しながら、説明する。
第２図は本発明によるメモリテスタのブロック図で、１
はパターン発生器、２はタイミング発生器、３は測定
部、５は、複数の入力信号の内から１信号を選択する選
択回路、６はピンエレクトロニクスである。パターン発
生器１から出力されたアドレス信号（ADDRESS）や書き
込み信号（DATAIN）、及びタイミング発生器からのクロ
ック信号（CLOCK）等は、測定端子数と同数の選択回路
５（51〜5N）に並列に入力され、被測定試料の試験プロ
グラムに従って選択信号にて所望の１信号がそれぞれ選
択され、ピンエレクトロニクス６（61〜6N）を経由して
測定端子１〜測定端子Ｎに現われる。つまり、前記選択
回路を測定端子数を同数分だけ持っている為、任意の測
定端子に任意の入力信号を供給でき、且つ、ピンエレク
トロニクス61〜6Nをそれぞれドライバー回路とコンパレ
ータ回路で構成し、全てのピンエレクトロニクスが入出
力端子と成り得る為、前述したように異品種であっても
同一端子数の品種間ではテストボードの共同が可能とな
る。
はパターン発生器、２はタイミング発生器、３は測定
部、５は、複数の入力信号の内から１信号を選択する選
択回路、６はピンエレクトロニクスである。パターン発
生器１から出力されたアドレス信号（ADDRESS）や書き
込み信号（DATAIN）、及びタイミング発生器からのクロ
ック信号（CLOCK）等は、測定端子数と同数の選択回路
５（51〜5N）に並列に入力され、被測定試料の試験プロ
グラムに従って選択信号にて所望の１信号がそれぞれ選
択され、ピンエレクトロニクス６（61〜6N）を経由して
測定端子１〜測定端子Ｎに現われる。つまり、前記選択
回路を測定端子数を同数分だけ持っている為、任意の測
定端子に任意の入力信号を供給でき、且つ、ピンエレク
トロニクス61〜6Nをそれぞれドライバー回路とコンパレ
ータ回路で構成し、全てのピンエレクトロニクスが入出
力端子と成り得る為、前述したように異品種であっても
同一端子数の品種間ではテストボードの共同が可能とな
る。
このような本発明によるメモリテスタの効果としては、
テストボードの共用化により、テストボード費用の低
減、作業性の向上、テストボード管理の容易性等があげ
られる。
テストボードの共用化により、テストボード費用の低
減、作業性の向上、テストボード管理の容易性等があげ
られる。
第１図は従来のメモリテスタのブロック図、第２図は本
発明によるメモリテスタのブロック図である。 なお図において、１……パターン発生器、２……タイミ
ング発生器、３……測定部、４……ピンエレクトロニク
ス、５……選択回路、６……ピンエレクトロニクス、で
ある。
発明によるメモリテスタのブロック図である。 なお図において、１……パターン発生器、２……タイミ
ング発生器、３……測定部、４……ピンエレクトロニク
ス、５……選択回路、６……ピンエレクトロニクス、で
ある。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/10 7210−4Ｍ
Claims (1)
- 【請求項１】アドレス入力端子、データ入力及び出力端
子並びに制御入力端子を有するICメモリの試験装置であ
って、前記ICメモリの外部にあって、ICメモリの各端子
毎に各々接続される複数のピンエレクトロニクスと、該
ピンエレクトロニクスにテスト信号を印加するパタン発
生器及びタイミング発生器と、前記複数のピンエレクト
ロニクスと前記パタン発生器及びタイミング発生器との
間に挿入され、出力端が前記ICメモリの各端子に接続さ
れる前記ピンエレクトロニクスの各々に接続され、入力
端には前記パタン発生器及びタイミング発生器の全出力
が印加される選択回路を複数個有し、該複数個の選択回
路に対して選択信号を印加することにより、各選択回路
から対応するピンエレクトロニクスに任意の出力を各々
選択的に印加するようにしたことを特徴とするICメモリ
試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57112204A JPH0727940B2 (ja) | 1982-06-29 | 1982-06-29 | Ｉｃメモリ試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57112204A JPH0727940B2 (ja) | 1982-06-29 | 1982-06-29 | Ｉｃメモリ試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS593967A JPS593967A (ja) | 1984-01-10 |
| JPH0727940B2 true JPH0727940B2 (ja) | 1995-03-29 |
Family
ID=14580856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57112204A Expired - Lifetime JPH0727940B2 (ja) | 1982-06-29 | 1982-06-29 | Ｉｃメモリ試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0727940B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS645300U (ja) * | 1987-06-26 | 1989-01-12 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS515928A (ja) * | 1974-07-03 | 1976-01-19 | Nippon Electric Co | |
| JPS5787149A (en) * | 1980-11-19 | 1982-05-31 | Matsushita Electric Ind Co Ltd | Large-scale integrated circuit |
-
1982
- 1982-06-29 JP JP57112204A patent/JPH0727940B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS593967A (ja) | 1984-01-10 |
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